JP5121102B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より具体的には、トレンチ分離に酸化防止膜を形成した半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
トレンチ分離形成後の酸化工程時に溝内壁が酸化されて体積膨張することにより、溝内壁に応力が発生し、シリコン(Si)基板中にディスロケーションやマイクロ欠陥といった結晶欠陥が発生する。この結晶欠陥の発生を防止するため、溝内壁に酸化防止膜を形成する技術がある。以下、この酸化防止膜を形成する従来の技術について説明する。
【0003】
図18〜図24は、従来の半導体装置の製造方法を工程順に示す概略断面図である。図18を参照して、たとえばp型のシリコン基板101上に絶縁膜102が形成される。
【0004】
図19を参照して、この絶縁膜102が、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされた絶縁膜102をマスクとして異方性のドライエッチングなどの適当なエッチング技術を用いることにより、シリコン基板101の表面に所定の深さの溝103が形成される。
【0005】
図20を参照して、上記のエッチングによるダメージ層を除去するため、または溝103のコーナー部を丸めるため、熱酸化によりシリコン酸化膜104が溝103の内壁に形成される。
【0006】
図21を参照して、後続の酸化工程による溝内壁の酸化を防止するため、酸化防止膜106が形成される。この酸化防止膜106は、窒素(N)を含む雰囲気中にて所定の温度でアニールを行なうことにより、シリコン基板101とシリコン酸化膜104との界面にシリコン窒化膜として形成される。
【0007】
図22を参照して、溝103内を埋め込むように絶縁膜102上にシリコン酸化膜よりなる埋め込み酸化膜107が形成される。この後、所定の温度で所定の雰囲気中にてアニールを行なうことによりこの埋め込み酸化膜107の緻密化が行なわれる。この後、CMP(Chemical Mechanical Polishing)法により表面が平坦化された後、活性領域上の絶縁膜102がウエットエッチングにより除去される。
【0008】
図23を参照して、上記のCMPおよびウエットエッチングによりシリコン基板101の表面が露出し、かつ溝103内を埋め込むように埋め込み酸化膜107が残存されてトレンチ分離が完成する。
【0009】
図24を参照して、酸化により、シリコン基板101の表面にゲート酸化膜108が形成される。この酸化は、水素ガスと酸素ガスとを予め反応させた後にウェハを収容する反応容器内に導入することにより、もしくは酸素ガスのみを反応容器内に導入することにより行われる。この後、ゲート酸化膜108上にゲート電極が形成された後、そのゲート電極などをマスクとしてシリコン基板101に不純物を注入することにより、シリコン基板101の表面に1対のソース/ドレイン領域が形成される。これにより、DRAM(Dynamic Random Access Memory)などに用いられるMOS(Metal Oxide Semiconductor)トランジスタや、EEPROM(Electrically Erasable Programmable Read Only Memory)などに用いられる浮遊ゲート型トランジスタが形成される。
【0010】
【発明が解決しようとする課題】
上記の半導体装置では、トレンチ分離の内壁に酸化防止膜106が形成されている。このため、従来のような方法でトレンチ分離およびゲート酸化膜108を形成すると、トレンチ分離のエッジ部(酸化防止膜106上)においてゲート酸化膜108の膜厚が図25に示すように薄くなる(thinning)。つまり、トレンチ分離のエッジ部におけるゲート酸化膜108の膜厚TA3は、それ以外の部分の膜厚TB3よりも薄くなる。これにより、信頼性の高いゲート酸化膜108を形成することが難しいという問題があった。
【0011】
それゆえ本発明の目的は、トレンチ分離のエッジ部におけるゲート酸化膜の薄膜化(thinning)を抑制できる半導体装置の製造方法を提供することである。
【0012】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、以下の工程を備えている。
【0013】
まず半導体基板の主表面に溝が形成される。そして溝の内壁に沿って酸化防止膜が形成される。そして酸化防止膜が形成された後に、溝を埋め込むように充填層が形成される。そして充填層が形成された後に、基板の主表面の真上で水素ガスと酸素ガスとを反応させることで、酸化防止膜と半導体基板の主表面とにゲート酸化膜が形成される。そして酸化防止膜の形成前に溝の内壁に熱酸化により酸化膜が形成される。酸化膜をNOガス、N2Oガス、NH3ガスの少なくとも1つを含む雰囲気中でアニールすることにより酸化膜と半導体基板との間に、窒化膜よりなる酸化防止膜が形成される。ゲート酸化膜を形成する工程において、溝のエッジ部における酸化防止膜の上部が酸化される。
【0014】
本発明の半導体装置の製造方法では、水素ラジカルおよび酸素ラジカルの少なくとも1つが発生するような酸化力の強い酸化を施すため、半導体基板と酸化防止膜との双方の酸化速度をほぼ同じにすることができる。このため、この酸化で形成されるゲート酸化膜は、溝のエッジ部の酸化防止膜真上においても他の部分と同程度の膜厚とすることができる。これにより、ゲート酸化膜の膜厚を均一にすることができ、信頼性の高いゲート酸化膜を得ることができる。
【0015】
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜上にゲート電極を形成する工程と、ゲート電極の真下の領域を挟むように半導体基板の主表面に1対のソース/ドレイン領域を形成する工程とがさらに備えられている。
【0016】
これにより、ゲート層を備えたトランジスタを形成することができる。
上記の半導体装置の製造方法において好ましくは、ゲート電極は、互いに絶縁された浮遊ゲート電極と制御ゲート電極とを有するように形成される。
【0017】
これにより、フラッシュメモリのメモリセルを形成することができる。
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜は、酸化防止膜真上とゲート電極真下とにおいて略同一の厚みを有している。
【0018】
このように均一な厚みを有するゲート酸化膜を形成することができる。
上記の半導体装置の製造方法において好ましくは、酸化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の少なくともいずれかよりなっている。
【0019】
このように酸化防止膜として種々の膜種を選択することができる。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【0025】
(実施の形態1)
図1〜図7は、本発明の実施の形態1における半導体装置の製造方法を工程順に示す概略断面図である。まず図1を参照して、たとえばp型の導電型を有するシリコンよりなる半導体基板1上に絶縁膜2が形成される。
【0026】
図2を参照して、絶縁膜2が、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされた絶縁膜2をマスクとして異方性のドライエッチングなどの適当なエッチング技術を用いることにより、半導体基板1の表面に所望の深さの溝3が形成される。
【0027】
図3を参照して、上記のエッチングによるダメージ層を除去するため、また溝3のコーナー部を丸めるために熱酸化が施される。これにより溝3の内壁に10nm〜70nmの厚みのシリコン酸化膜4が形成される。
【0028】
図4を参照して、後続の酸化工程による溝3内壁の酸化を防止するため、850℃〜1000℃の温度で、NOガス、N2Oガス、NH3ガスの少なくとも1つを含む雰囲気中でアニールが施される。これにより半導体基板1とシリコン酸化膜4との界面にシリコン窒化膜よりなる酸化防止膜6が形成される。
【0029】
図5を参照して、溝3の内部を埋め込むように絶縁膜2上に、TEOS(Tetra Ethyl Ortho Silicate)酸化膜やHDP(High Density Plasma)酸化膜などのシリコン酸化膜が、LPCVD(Low Pressure Chemical Vapor Deposition)法で形成される。この後、800℃〜1150℃の温度でN2(窒素)ガス雰囲気中でアニールを行なうことにより、埋め込み酸化膜7の緻密化が行なわれる。この埋め込み酸化膜7をCMPにより除去して表面を平坦化した後、活性領域上の絶縁膜2がウエットエッチングにより除去される。
【0030】
図6を参照して、上記のCMPおよびウエットエッチングによって、半導体基板1の表面が露出するとともに、溝3内にのみ埋め込み酸化膜7が残存されてトレンチ分離が完成する。
【0031】
図7を参照して、半導体基板1の活性領域上にゲート酸化膜8が形成される。このゲート酸化膜8の形成は、いわゆる水蒸気条件で行われ、水素や酸素のラジカル原子が発生し、シリコン窒化膜などの酸化防止膜6を酸化できるほど酸化力が強い酸化条件を用いて行なわれる。具体的には、ウェハを収容する反応容器内に水素ガスと酸素ガスとを個別に導入し、ウェハの真上において水素ガスと酸素ガスとを反応させることによって、水素や酸素のラジカル原子が発生して強い酸化力で酸化が行なわれる。このようにして、本実施の形態におけるトレンチ分離とゲート酸化膜8とが形成される。
【0032】
このように形成されたゲート酸化膜8は、たとえば図8に示すように通常のMOSトランジスタのゲート絶縁膜として用いることができる。このようなMOSトランジスタは、図7の工程の後、以下のように形成される。
【0033】
図8を参照して、ゲート酸化膜8上に、ゲート電極となる導電層が形成された後、この導電層が通常の写真製版技術およびエッチング技術によってパターニングされてゲート電極9が形成される。このゲート電極9などをマスクとして半導体基板1の活性領域に砒素またはリンなどのn型不純物がイオン注入される。これにより、ゲート電極9の真下領域を挟むように1対のソース/ドレイン領域10が半導体基板1の表面に形成されてMOSトランジスタが完成する。
【0034】
次に、上記のように形成された半導体装置の構成について説明する。
図8を参照して、半導体基板1の活性領域がトレンチ分離によって電気的に分離されている。このトレンチ分離は、半導体基板1に設けられた溝3の内壁に沿って形成されたシリコン酸化膜4と、シリコン酸化膜4と半導体基板1との境界部分に形成されたシリコン窒化膜などよりなる酸化防止膜6と、溝3内を充填する埋め込み酸化膜7とから構成されている。
【0035】
電気的に分離された活性領域には、MOSトランジスタが形成されている。このMOSトランジスタは、ゲート酸化膜8と、ゲート電極9と、1対のソース/ドレイン領域10とを有している。半導体基板1の活性領域上にはゲート酸化膜8が形成されており、このゲート酸化膜8上にパターニングされたゲート電極9が形成されている。このゲート電極9の真下領域を挟むように半導体基板1の表面に1対のソース/ドレイン領域10が形成されている。
【0036】
上記のゲート酸化膜8は、図9に示すように酸化防止膜6の真上領域の膜厚TA1とゲート電極9の真下領域の膜厚TB1とがほぼ同じとなるような均一な膜厚を有している。
【0037】
本実施の形態では、水素や酸素のラジカル原子が発生し、シリコン窒化膜などの酸化防止膜6を酸化できるほど酸化力の強い酸化方法を用いてゲート酸化膜8が形成される。このため、この酸化時において、シリコン窒化膜よりなる酸化防止膜6とシリコンよりなる半導体基板1との酸化速度をほぼ同じにすることができる。これにより、図9に示すようにゲート酸化膜8は、酸化防止膜6真上とゲート電極9の真下との双方においてほぼ同じ膜厚を有することとなり、トレンチ分離のエッジ部におけるゲート酸化膜8の薄膜化を防止することができる。
【0038】
このように、ゲート酸化膜8がほぼ均一な膜厚を有するため、ゲート酸化膜8は劣化しにくく、破壊寿命が長くなり、信頼性の高いゲート酸化膜8を得ることができる。したがって、DRAM(Dynamic Random Access Memory)などにおいて、良好なトランジスタ特性を持つデバイスを得ることができる。
【0039】
なお、図7に示す工程の後、図10に示す浮遊ゲート型トランジスタを形成することもできる。以下、そのことについて説明する。
【0040】
図10を参照して、ゲート酸化膜8上に浮遊ゲート電極9aが形成された後、浮遊ゲート電極9a上に絶縁膜9bと制御ゲート電極9cとが形成される。この制御ゲート電極9cなどをマスクとして砒素、リンなどのn型不純物がイオン注入される。これにより、半導体基板1の表面に1対のソース/ドレイン領域10が形成されて、浮遊ゲート型トランジスタが完成する。
【0041】
このように形成された浮遊ゲート型トランジスタは、互いに絶縁された浮遊ゲート電極9aと制御ゲート電極9cとを有している。なお、ゲート電極の構成以外は、上述した図8の通常のMOSトランジスタの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【0042】
上記のような浮遊ゲート型トランジスタにおいても、トレンチ分離のエッジ部におけるゲート酸化膜8の薄膜化を防止することで均一な膜厚を有するゲート酸化膜8を得ることができる。これにより、ゲート酸化膜8が劣化しにくく、かつ破壊寿命が長くなることから、良好なトランジスタ特性を有するフラッシュメモリを得ることができる。
【0043】
(実施の形態2)
図11〜図15は、本発明の実施の形態2における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、実施の形態1の工程と比較して酸化防止膜の形成工程が異なる。本実施の形態の製造方法は、図1〜図3に示す実施の形態1と同様の工程を経る。この後、図11を参照して、LPCVD法により、溝3の内壁を含む表面上にシリコン窒化膜(SiN膜)やシリコン酸窒化膜(SiON膜)よりなる酸化防止膜5が5nm〜30nmの膜厚で形成される。
【0044】
図12を参照して、溝3内を埋め込むように実施の形態1と同様にして埋め込み酸化膜7が形成される。この後、CMPにより表面を平坦化した後、活性領域上の絶縁膜2がウエットエッチングにより除去される。
【0045】
図13を参照して、これにより、半導体基板1の表面が露出するとともに、溝3内にのみ埋め込み酸化膜7が残存されてトレンチ分離が完成する。
【0046】
図14を参照して、実施の形態1と同様の条件でゲート酸化膜8が形成される。このゲート酸化膜8の形成においては、酸化力の強い酸化方法が用いられるため、酸化防止膜5も酸化され、その真上領域にもゲート酸化膜8が形成される。このようにして、本実施の形態におけるトレンチ分離とゲート酸化膜8とが形成される。
【0047】
このように形成されたゲート酸化膜8は、たとえば図15に示すように通常のMOSトランジスタのゲート絶縁膜として用いることができる。このようなMOSトランジスタは、図14の工程の後、実施の形態1と同様にして形成される。
【0048】
次に、上記のように形成された半導体装置の構成について説明する。
図15を参照して、半導体基板1の活性領域がトレンチ分離によって電気的に分離されている。このトレンチ分離は、半導体基板1に設けられた溝3の内壁に沿って形成されたシリコン酸化膜4と、そのシリコン酸化膜4の内周面に沿って形成された酸化防止膜5と、溝3内を充填する埋め込み酸化膜7とから構成されている。
【0049】
このトレンチ分離によって電気的に分離された活性領域には、MOSトランジスタが形成されている。このMOSトランジスタは、ゲート酸化膜8と、ゲート電極9と、1対のソース/ドレイン領域10とを有している。半導体基板1の活性領域上にはゲート酸化膜8が形成されており、このゲート酸化膜8上にパターニングされたゲート電極9が形成されている。このゲート電極9の真下領域を挟むように半導体基板1の表面に1対のソース/ドレイン領域10が形成されている。
【0050】
上記のゲート酸化膜8は、図16に示すように酸化防止膜6の真上領域の膜厚TA2とゲート電極9の真下領域の膜厚TB2とがほぼ同じとなるような均一な膜厚を有している。
【0051】
本実施の形態においても、実施の形態1と同様、トレンチ分離のエッジ部におけるゲート酸化膜8の薄膜化を防止することができ、ゲート酸化膜8が均一な膜厚を有している。このため、ゲート酸化膜8は劣化しにくく、破壊寿命が長くなり、信頼性の高いゲート酸化膜8を得ることができる。したがって、DRAMなどにおいて、良好なトランジスタ特性を持つデバイスを得ることができる。
【0052】
また、図15においては、通常のMOSトランジスタの構成について説明したが、図17に示すように本実施の形態の製造方法および構成は、浮遊ゲート型トランジスタにも適用することができる。この場合、ゲート酸化膜8が劣化しにくく、また破壊寿命が長いことから、良好なトランジスタ特性のフラッシュメモリを得ることができる。
【0053】
なお、上記の半導体装置の各部の導電型は逆導電形であってもよい。
また、ゲート酸化膜形成時の酸化力の強い酸化の条件は、上述した条件に限定されず、シリコン窒化膜などの酸化防止膜をシリコンとほぼ同じ速度で酸化できる条件であればよい。
【0054】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0055】
【発明の効果】
本発明の半導体装置の製造方法では、基板の主表面の真上で水素ガスと酸素ガスとを反応させることで酸化力の強い酸化を施すため、半導体基板と酸化防止膜との双方の酸化速度をほぼ同じにすることができる。このため、この酸化で形成されるゲート酸化膜は、溝のエッジ部の酸化防止膜真上においても他の部分と同程度の膜厚とすることができる。これにより、ゲート酸化膜の膜厚を均一にすることができ、信頼性の高いゲート酸化膜を得ることができる。
【0056】
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜上にゲート電極を形成する工程と、ゲート電極の真下の領域を挟むように半導体基板の主表面に1対のソース/ドレイン領域を形成する工程とがさらに備えられている。これにより、ゲート層を備えたトランジスタを形成することができる。
【0057】
上記の半導体装置の製造方法において好ましくは、ゲート電極は、互いに絶縁された浮遊ゲート電極と制御ゲート電極とを有するように形成される。これにより、フラッシュメモリのメモリセルを形成することができる。
【0058】
上記の半導体装置の製造方法において好ましくは、ゲート酸化膜は、酸化防止膜真上とゲート電極真下とにおいて略同一の厚みを有している。このように均一な厚みを有するゲート酸化膜を形成することができる。
【0059】
上記の半導体装置の製造方法において好ましくは、酸化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の少なくともいずれかよりなっている。このように酸化防止膜として種々の膜種を選択することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体装置の製造方法の第1工程を示す概略断面図である。
【図2】 本発明の実施の形態1における半導体装置の製造方法の第2工程を示す概略断面図である。
【図3】 本発明の実施の形態1における半導体装置の製造方法の第3工程を示す概略断面図である。
【図4】 本発明の実施の形態1における半導体装置の製造方法の第4工程を示す概略断面図である。
【図5】 本発明の実施の形態1における半導体装置の製造方法の第5工程を示す概略断面図である。
【図6】 本発明の実施の形態1における半導体装置の製造方法の第6工程を示す概略断面図である。
【図7】 本発明の実施の形態1における半導体装置の製造方法の第7工程を示す概略断面図である。
【図8】 本発明の実施の形態1における半導体装置のゲート酸化膜を形成した後にMOSトランジスタを形成した様子を示す概略断面図である。
【図9】 本発明の実施の形態1における半導体装置のゲート酸化膜の膜厚を説明するための図である。
【図10】 本発明の実施の形態1の構成を浮遊ゲート型トランジスタに適用した場合の構成を示す概略断面図である。
【図11】 本発明の実施の形態2における半導体装置の製造方法の第1工程を示す概略断面図である。
【図12】 本発明の実施の形態2における半導体装置の製造方法の第2工程を示す概略断面図である。
【図13】 本発明の実施の形態2における半導体装置の製造方法の第3工程を示す概略断面図である。
【図14】 本発明の実施の形態2における半導体装置の製造方法の第4工程を示す概略断面図である。
【図15】 本発明の実施の形態2における半導体装置のゲート酸化膜を形成した後にMOSトランジスタを形成した様子を示す概略断面図である。
【図16】 本発明の実施の形態2における半導体装置のゲート酸化膜の膜厚を説明するための図である。
【図17】 本発明の実施の形態2の構成を浮遊ゲート型トランジスタに適用した場合の構成を示す概略断面図である。
【図18】 従来の半導体装置の製造方法の第1工程を示す概略断面図である。
【図19】 従来の半導体装置の製造方法の第2工程を示す概略断面図である。
【図20】 従来の半導体装置の製造方法の第3工程を示す概略断面図である。
【図21】 従来の半導体装置の製造方法の第4工程を示す概略断面図である。
【図22】 従来の半導体装置の製造方法の第5工程を示す概略断面図である。
【図23】 従来の半導体装置の製造方法の第6工程を示す概略断面図である。
【図24】 従来の半導体装置の製造方法の第7工程を示す概略断面図である。
【図25】 従来の半導体装置におけるゲート酸化膜の膜厚を説明するための図である。
【符号の説明】
1 半導体基板、2 絶縁膜、3 溝、4 シリコン酸化膜、5,6 酸化防止膜、7 埋め込み酸化膜、8 ゲート酸化膜、9 ゲート電極、9a 浮遊ゲート電極、9c 制御ゲート電極、9b 絶縁層、10 ソース/ドレイン領域。
Claims (6)
- 半導体基板の主表面に溝を形成する工程と、
前記溝の内壁に沿って酸化防止膜を形成する工程と、
前記酸化防止膜を形成した後に、前記溝を埋め込むように充填層を形成する工程と、
前記充填層を形成した後に、前記基板の前記主表面の真上で水素ガスと酸素ガスとを反応させることで、前記酸化防止膜と前記半導体基板の前記主表面とにゲート酸化膜を形成する工程と、
前記酸化防止膜の形成前に前記溝の内壁に熱酸化により酸化膜を形成する工程とを備え、
前記酸化膜をNOガス、N2Oガス、NH3ガスの少なくとも1つを含む雰囲気中でアニールすることにより前記酸化膜と前記半導体基板との間に、窒化膜よりなる前記酸化防止膜を形成し、
前記ゲート酸化膜を形成する工程において、前記溝のエッジ部における前記酸化防止膜の上部が酸化される、半導体装置の製造方法。 - 前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極の真下の領域を挟むように前記半導体基板の前記主表面に1対のソース/ドレイン領域を形成する工程とをさらに備えたことを特徴とする、請求項1に記載の半導体装置の製造方法。 - 前記ゲート電極は、互いに絶縁された浮遊ゲート電極と制御ゲート電極とを有するように形成されることを特徴とする、請求項2に記載の半導体装置の製造方法。
- 前記ゲート酸化膜は、前記酸化防止膜真上と前記ゲート電極真下とにおいて同一の厚みを有していることを特徴とする、請求項2または3に記載の半導体装置の製造方法。
- 前記酸化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の少なくともいずれかよりなっていることを特徴とする、請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記ゲート酸化膜は、水素ラジカルおよび酸素ラジカルの少なくとも1つが発生した雰囲気中で形成される、請求項1〜5のいずれかに記載の半導体装置の製造方法。
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