JP2003031796A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 良好なトランジスタ特性を有する半導体装置
およびその製造方法を提供する。 【解決手段】 半導体基板１の活性領域がトレンチ分離
によって電気的に分離されている。このトレンチ分離
は、溝３と、溝３の内壁に形成されたシリコン酸化膜４
と、シリコン酸化膜４と半導体基板１との間に形成され
た酸化防止膜６と、溝３内を埋め込む埋め込み酸化膜７
とから構成されている。ゲート酸化膜８は、水素ラジカ
ルおよび酸素ラジカルの少なくとも１つが発生するよう
な酸化力の強い酸化によって形成される。これにより、
ゲート酸化膜８は酸化防止膜６の真上領域の膜厚ＴＡ１
とゲート電極層９の真下領域の膜厚ＴＢ１とが略同一と
なるような均一な膜厚で形成される。
およびその製造方法を提供する。 【解決手段】 半導体基板１の活性領域がトレンチ分離
によって電気的に分離されている。このトレンチ分離
は、溝３と、溝３の内壁に形成されたシリコン酸化膜４
と、シリコン酸化膜４と半導体基板１との間に形成され
た酸化防止膜６と、溝３内を埋め込む埋め込み酸化膜７
とから構成されている。ゲート酸化膜８は、水素ラジカ
ルおよび酸素ラジカルの少なくとも１つが発生するよう
な酸化力の強い酸化によって形成される。これにより、
ゲート酸化膜８は酸化防止膜６の真上領域の膜厚ＴＡ１
とゲート電極層９の真下領域の膜厚ＴＢ１とが略同一と
なるような均一な膜厚で形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より具体的には、トレンチ分離に
酸化防止膜を形成した半導体装置およびその製造方法に
関するものである。
その製造方法に関し、より具体的には、トレンチ分離に
酸化防止膜を形成した半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】トレンチ分離形成後の酸化工程時に溝内
壁が酸化されて体積膨張することにより、溝内壁に応力
が発生し、シリコン（Ｓｉ）基板中にディスロケーショ
ンやマイクロ欠陥といった結晶欠陥が発生する。この結
晶欠陥の発生を防止するため、溝内壁に酸化防止膜を形
成する技術がある。以下、この酸化防止膜を形成する従
来の技術について説明する。
壁が酸化されて体積膨張することにより、溝内壁に応力
が発生し、シリコン（Ｓｉ）基板中にディスロケーショ
ンやマイクロ欠陥といった結晶欠陥が発生する。この結
晶欠陥の発生を防止するため、溝内壁に酸化防止膜を形
成する技術がある。以下、この酸化防止膜を形成する従
来の技術について説明する。
【０００３】図１８〜図２４は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。図１８を参照
して、たとえばｐ型のシリコン基板１０１上に絶縁膜１
０２が形成される。
造方法を工程順に示す概略断面図である。図１８を参照
して、たとえばｐ型のシリコン基板１０１上に絶縁膜１
０２が形成される。
【０００４】図１９を参照して、この絶縁膜１０２が、
通常の写真製版技術およびエッチング技術によりパター
ニングされる。このパターニングされた絶縁膜１０２を
マスクとして異方性のドライエッチングなどの適当なエ
ッチング技術を用いることにより、シリコン基板１０１
の表面に所定の深さの溝１０３が形成される。
通常の写真製版技術およびエッチング技術によりパター
ニングされる。このパターニングされた絶縁膜１０２を
マスクとして異方性のドライエッチングなどの適当なエ
ッチング技術を用いることにより、シリコン基板１０１
の表面に所定の深さの溝１０３が形成される。
【０００５】図２０を参照して、上記のエッチングによ
るダメージ層を除去するため、または溝１０３のコーナ
ー部を丸めるため、熱酸化によりシリコン酸化膜１０４
が溝１０３の内壁に形成される。
るダメージ層を除去するため、または溝１０３のコーナ
ー部を丸めるため、熱酸化によりシリコン酸化膜１０４
が溝１０３の内壁に形成される。
【０００６】図２１を参照して、後続の酸化工程による
溝内壁の酸化を防止するため、酸化防止膜１０６が形成
される。この酸化防止膜１０６は、窒素（Ｎ）を含む雰
囲気中にて所定の温度でアニールを行なうことにより、
シリコン基板１０１とシリコン酸化膜１０４との界面に
シリコン窒化膜として形成される。
溝内壁の酸化を防止するため、酸化防止膜１０６が形成
される。この酸化防止膜１０６は、窒素（Ｎ）を含む雰
囲気中にて所定の温度でアニールを行なうことにより、
シリコン基板１０１とシリコン酸化膜１０４との界面に
シリコン窒化膜として形成される。
【０００７】図２２を参照して、溝１０３内を埋め込む
ように絶縁膜１０２上にシリコン酸化膜よりなる埋め込
み酸化膜１０７が形成される。この後、所定の温度で所
定の雰囲気中にてアニールを行なうことによりこの埋め
込み酸化膜１０７の緻密化が行なわれる。この後、ＣＭ
Ｐ（Chemical Mechanical Polishing）法により表面が
平坦化された後、活性領域上の絶縁膜１０２がウエット
エッチングにより除去される。
ように絶縁膜１０２上にシリコン酸化膜よりなる埋め込
み酸化膜１０７が形成される。この後、所定の温度で所
定の雰囲気中にてアニールを行なうことによりこの埋め
込み酸化膜１０７の緻密化が行なわれる。この後、ＣＭ
Ｐ（Chemical Mechanical Polishing）法により表面が
平坦化された後、活性領域上の絶縁膜１０２がウエット
エッチングにより除去される。
【０００８】図２３を参照して、上記のＣＭＰおよびウ
エットエッチングによりシリコン基板１０１の表面が露
出し、かつ溝１０３内を埋め込むように埋め込み酸化膜
１０７が残存されてトレンチ分離が完成する。
エットエッチングによりシリコン基板１０１の表面が露
出し、かつ溝１０３内を埋め込むように埋め込み酸化膜
１０７が残存されてトレンチ分離が完成する。
【０００９】図２４を参照して、酸化により、シリコン
基板１０１の表面にゲート酸化膜１０８が形成される。
この酸化は、水素ガスと酸素ガスとを予め反応させた後
にウェハを収容する反応容器内に導入することにより、
もしくは酸素ガスのみを反応容器内に導入することによ
り行われる。この後、ゲート酸化膜１０８上にゲート電
極が形成された後、そのゲート電極などをマスクとして
シリコン基板１０１に不純物を注入することにより、シ
リコン基板１０１の表面に１対のソース／ドレイン領域
が形成される。これにより、ＤＲＡＭ（Dynamic Random
Access Memory）などに用いられるＭＯＳ（Metal Oxid
e Semiconductor）トランジスタや、ＥＥＰＲＯＭ（Ele
ctrically Erasable Programmable Read Only Memory）
などに用いられる浮遊ゲート型トランジスタが形成され
る。
基板１０１の表面にゲート酸化膜１０８が形成される。
この酸化は、水素ガスと酸素ガスとを予め反応させた後
にウェハを収容する反応容器内に導入することにより、
もしくは酸素ガスのみを反応容器内に導入することによ
り行われる。この後、ゲート酸化膜１０８上にゲート電
極が形成された後、そのゲート電極などをマスクとして
シリコン基板１０１に不純物を注入することにより、シ
リコン基板１０１の表面に１対のソース／ドレイン領域
が形成される。これにより、ＤＲＡＭ（Dynamic Random
Access Memory）などに用いられるＭＯＳ（Metal Oxid
e Semiconductor）トランジスタや、ＥＥＰＲＯＭ（Ele
ctrically Erasable Programmable Read Only Memory）
などに用いられる浮遊ゲート型トランジスタが形成され
る。
【００１０】
【発明が解決しようとする課題】上記の半導体装置で
は、トレンチ分離の内壁に酸化防止膜１０６が形成され
ている。このため、従来のような方法でトレンチ分離お
よびゲート酸化膜１０８を形成すると、トレンチ分離の
エッジ部（酸化防止膜１０６上）においてゲート酸化膜
１０８の膜厚が図２５に示すように薄くなる（thinnin
g）。つまり、トレンチ分離のエッジ部におけるゲート
酸化膜１０８の膜厚ＴＡ３は、それ以外の部分の膜厚Ｔ
Ｂ３よりも薄くなる。これにより、信頼性の高いゲート
酸化膜１０８を形成することが難しいという問題があっ
た。
は、トレンチ分離の内壁に酸化防止膜１０６が形成され
ている。このため、従来のような方法でトレンチ分離お
よびゲート酸化膜１０８を形成すると、トレンチ分離の
エッジ部（酸化防止膜１０６上）においてゲート酸化膜
１０８の膜厚が図２５に示すように薄くなる（thinnin
g）。つまり、トレンチ分離のエッジ部におけるゲート
酸化膜１０８の膜厚ＴＡ３は、それ以外の部分の膜厚Ｔ
Ｂ３よりも薄くなる。これにより、信頼性の高いゲート
酸化膜１０８を形成することが難しいという問題があっ
た。
【００１１】それゆえ本発明の目的は、トレンチ分離の
エッジ部におけるゲート酸化膜の薄膜化（thinning）を
抑制できる半導体装置およびその製造方法を提供するこ
とである。
エッジ部におけるゲート酸化膜の薄膜化（thinning）を
抑制できる半導体装置およびその製造方法を提供するこ
とである。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、以下の工程を備えている。
造方法は、以下の工程を備えている。
【００１３】まず半導体基板の主表面に溝が形成され
る。そして溝の内壁に沿って酸化防止膜を形成される。
そして溝を埋め込むように充填層が形成される。そして
水素ラジカルおよび酸素ラジカルの少なくとも１つが発
生するような雰囲気中で酸化力の強い酸化を施すことに
より、半導体基板の主表面にゲート酸化膜が形成され
る。
る。そして溝の内壁に沿って酸化防止膜を形成される。
そして溝を埋め込むように充填層が形成される。そして
水素ラジカルおよび酸素ラジカルの少なくとも１つが発
生するような雰囲気中で酸化力の強い酸化を施すことに
より、半導体基板の主表面にゲート酸化膜が形成され
る。
【００１４】本発明の半導体装置の製造方法では、水素
ラジカルおよび酸素ラジカルの少なくとも１つが発生す
るような酸化力の強い酸化を施すため、半導体基板と酸
化防止膜との双方の酸化速度をほぼ同じにすることがで
きる。このため、この酸化で形成されるゲート酸化膜
は、溝のエッジ部の酸化防止膜真上においても他の部分
と同程度の膜厚とすることができる。これにより、ゲー
ト酸化膜の膜厚を均一にすることができ、信頼性の高い
ゲート酸化膜を得ることができる。
ラジカルおよび酸素ラジカルの少なくとも１つが発生す
るような酸化力の強い酸化を施すため、半導体基板と酸
化防止膜との双方の酸化速度をほぼ同じにすることがで
きる。このため、この酸化で形成されるゲート酸化膜
は、溝のエッジ部の酸化防止膜真上においても他の部分
と同程度の膜厚とすることができる。これにより、ゲー
ト酸化膜の膜厚を均一にすることができ、信頼性の高い
ゲート酸化膜を得ることができる。
【００１５】上記の半導体装置の製造方法において好ま
しくは、ゲート酸化膜上にゲート電極を形成する工程
と、ゲート電極の真下の領域を挟むように半導体基板の
主表面に１対のソース／ドレイン領域を形成する工程と
がさらに備えられている。
しくは、ゲート酸化膜上にゲート電極を形成する工程
と、ゲート電極の真下の領域を挟むように半導体基板の
主表面に１対のソース／ドレイン領域を形成する工程と
がさらに備えられている。
【００１６】これにより、ゲート層を備えたトランジス
タを形成することができる。上記の半導体装置の製造方
法において好ましくは、ゲート電極は、互いに絶縁され
た浮遊ゲート電極と制御ゲート電極とを有するように形
成される。
タを形成することができる。上記の半導体装置の製造方
法において好ましくは、ゲート電極は、互いに絶縁され
た浮遊ゲート電極と制御ゲート電極とを有するように形
成される。
【００１７】これにより、フラッシュメモリのメモリセ
ルを形成することができる。上記の半導体装置の製造方
法において好ましくは、ゲート酸化膜は、酸化防止膜真
上とゲート電極真下とにおいて略同一の厚みを有してい
る。
ルを形成することができる。上記の半導体装置の製造方
法において好ましくは、ゲート酸化膜は、酸化防止膜真
上とゲート電極真下とにおいて略同一の厚みを有してい
る。
【００１８】このように均一な厚みを有するゲート酸化
膜を形成することができる。上記の半導体装置の製造方
法において好ましくは、酸化防止膜は、シリコン窒化膜
およびシリコン酸窒化膜の少なくともいずれかよりなっ
ている。
膜を形成することができる。上記の半導体装置の製造方
法において好ましくは、酸化防止膜は、シリコン窒化膜
およびシリコン酸窒化膜の少なくともいずれかよりなっ
ている。
【００１９】このように酸化防止膜として種々の膜種を
選択することができる。本発明の半導体装置は、半導体
基板と、酸化防止膜と、充填層と、ゲート酸化膜と、ゲ
ート電極とを備えている。半導体基板は主表面に溝を有
している。酸化防止膜は溝の内壁に沿って形成されてい
る。充填層は溝内を埋め込んでいる。ゲート酸化膜は半
導体基板の主表面上および酸化防止膜上に形成されてい
る。ゲート電極はゲート酸化膜上に形成されている。ゲ
ート酸化膜は、酸化防止膜真上とゲート電極真下とにお
いて略同一の厚みを有している。
選択することができる。本発明の半導体装置は、半導体
基板と、酸化防止膜と、充填層と、ゲート酸化膜と、ゲ
ート電極とを備えている。半導体基板は主表面に溝を有
している。酸化防止膜は溝の内壁に沿って形成されてい
る。充填層は溝内を埋め込んでいる。ゲート酸化膜は半
導体基板の主表面上および酸化防止膜上に形成されてい
る。ゲート電極はゲート酸化膜上に形成されている。ゲ
ート酸化膜は、酸化防止膜真上とゲート電極真下とにお
いて略同一の厚みを有している。
【００２０】本発明の半導体装置では、ゲート酸化膜が
酸化防止膜真上とゲート電極真下とにおいて略同一の厚
みを有しているため、ゲート酸化膜の膜厚を均一にする
とことができる。これにより、信頼性の高いゲート酸化
膜を得ることができる。
酸化防止膜真上とゲート電極真下とにおいて略同一の厚
みを有しているため、ゲート酸化膜の膜厚を均一にする
とことができる。これにより、信頼性の高いゲート酸化
膜を得ることができる。
【００２１】上記の半導体装置において好ましくは、ゲ
ート電極は、互いに絶縁された浮遊ゲート電極と制御ゲ
ート電極とを有している。
ート電極は、互いに絶縁された浮遊ゲート電極と制御ゲ
ート電極とを有している。
【００２２】これにより、フラッシュメモリのメモリセ
ルを形成することができる。上記の半導体装置において
好ましくは、酸化防止膜は、シリコン窒化膜およびシリ
コン酸窒化膜の少なくともいずれかよりなっている。
ルを形成することができる。上記の半導体装置において
好ましくは、酸化防止膜は、シリコン窒化膜およびシリ
コン酸窒化膜の少なくともいずれかよりなっている。
【００２３】このように酸化防止膜として種々の膜種を
選択することができる。
選択することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００２５】（実施の形態１）図１〜図７は、本発明の
実施の形態１における半導体装置の製造方法を工程順に
示す概略断面図である。まず図１を参照して、たとえば
ｐ型の導電型を有するシリコンよりなる半導体基板１上
に絶縁膜２が形成される。
実施の形態１における半導体装置の製造方法を工程順に
示す概略断面図である。まず図１を参照して、たとえば
ｐ型の導電型を有するシリコンよりなる半導体基板１上
に絶縁膜２が形成される。
【００２６】図２を参照して、絶縁膜２が、通常の写真
製版技術およびエッチング技術によりパターニングされ
る。このパターニングされた絶縁膜２をマスクとして異
方性のドライエッチングなどの適当なエッチング技術を
用いることにより、半導体基板１の表面に所望の深さの
溝３が形成される。
製版技術およびエッチング技術によりパターニングされ
る。このパターニングされた絶縁膜２をマスクとして異
方性のドライエッチングなどの適当なエッチング技術を
用いることにより、半導体基板１の表面に所望の深さの
溝３が形成される。
【００２７】図３を参照して、上記のエッチングによる
ダメージ層を除去するため、また溝３のコーナー部を丸
めるために熱酸化が施される。これにより溝３の内壁に
１０ｎｍ〜７０ｎｍの厚みのシリコン酸化膜４が形成さ
れる。
ダメージ層を除去するため、また溝３のコーナー部を丸
めるために熱酸化が施される。これにより溝３の内壁に
１０ｎｍ〜７０ｎｍの厚みのシリコン酸化膜４が形成さ
れる。
【００２８】図４を参照して、後続の酸化工程による溝
３内壁の酸化を防止するため、８５０℃〜１０００℃の
温度で、ＮＯガス、Ｎ2Ｏガス、ＮＨ3ガスの少なくとも
１つを含む雰囲気中でアニールが施される。これにより
半導体基板１とシリコン酸化膜４との界面にシリコン窒
化膜よりなる酸化防止膜６が形成される。
３内壁の酸化を防止するため、８５０℃〜１０００℃の
温度で、ＮＯガス、Ｎ2Ｏガス、ＮＨ3ガスの少なくとも
１つを含む雰囲気中でアニールが施される。これにより
半導体基板１とシリコン酸化膜４との界面にシリコン窒
化膜よりなる酸化防止膜６が形成される。
【００２９】図５を参照して、溝３の内部を埋め込むよ
うに絶縁膜２上に、ＴＥＯＳ（Tetra Ethyl Ortho Sili
cate）酸化膜やＨＤＰ（High Density Plasma）酸化膜
などのシリコン酸化膜が、ＬＰＣＶＤ（Low Pressure C
hemical Vapor Deposition）法で形成される。この後、
８００℃〜１１５０℃の温度でＮ2（窒素）ガス雰囲気
中でアニールを行なうことにより、埋め込み酸化膜７の
緻密化が行なわれる。この埋め込み酸化膜７をＣＭＰに
より除去して表面を平坦化した後、活性領域上の絶縁膜
２がウエットエッチングにより除去される。
うに絶縁膜２上に、ＴＥＯＳ（Tetra Ethyl Ortho Sili
cate）酸化膜やＨＤＰ（High Density Plasma）酸化膜
などのシリコン酸化膜が、ＬＰＣＶＤ（Low Pressure C
hemical Vapor Deposition）法で形成される。この後、
８００℃〜１１５０℃の温度でＮ2（窒素）ガス雰囲気
中でアニールを行なうことにより、埋め込み酸化膜７の
緻密化が行なわれる。この埋め込み酸化膜７をＣＭＰに
より除去して表面を平坦化した後、活性領域上の絶縁膜
２がウエットエッチングにより除去される。
【００３０】図６を参照して、上記のＣＭＰおよびウエ
ットエッチングによって、半導体基板１の表面が露出す
るとともに、溝３内にのみ埋め込み酸化膜７が残存され
てトレンチ分離が完成する。
ットエッチングによって、半導体基板１の表面が露出す
るとともに、溝３内にのみ埋め込み酸化膜７が残存され
てトレンチ分離が完成する。
【００３１】図７を参照して、半導体基板１の活性領域
上にゲート酸化膜８が形成される。このゲート酸化膜８
の形成は、いわゆる水蒸気条件で行われ、水素や酸素の
ラジカル原子が発生し、シリコン窒化膜などの酸化防止
膜６を酸化できるほど酸化力が強い酸化条件を用いて行
なわれる。具体的には、ウェハを収容する反応容器内に
水素ガスと酸素ガスとを個別に導入し、ウェハの真上に
おいて水素ガスと酸素ガスとを反応させることによっ
て、水素や酸素のラジカル原子が発生して強い酸化力で
酸化が行なわれる。このようにして、本実施の形態にお
けるトレンチ分離とゲート酸化膜８とが形成される。
上にゲート酸化膜８が形成される。このゲート酸化膜８
の形成は、いわゆる水蒸気条件で行われ、水素や酸素の
ラジカル原子が発生し、シリコン窒化膜などの酸化防止
膜６を酸化できるほど酸化力が強い酸化条件を用いて行
なわれる。具体的には、ウェハを収容する反応容器内に
水素ガスと酸素ガスとを個別に導入し、ウェハの真上に
おいて水素ガスと酸素ガスとを反応させることによっ
て、水素や酸素のラジカル原子が発生して強い酸化力で
酸化が行なわれる。このようにして、本実施の形態にお
けるトレンチ分離とゲート酸化膜８とが形成される。
【００３２】このように形成されたゲート酸化膜８は、
たとえば図８に示すように通常のＭＯＳトランジスタの
ゲート絶縁膜として用いることができる。このようなＭ
ＯＳトランジスタは、図７の工程の後、以下のように形
成される。
たとえば図８に示すように通常のＭＯＳトランジスタの
ゲート絶縁膜として用いることができる。このようなＭ
ＯＳトランジスタは、図７の工程の後、以下のように形
成される。
【００３３】図８を参照して、ゲート酸化膜８上に、ゲ
ート電極となる導電層が形成された後、この導電層が通
常の写真製版技術およびエッチング技術によってパター
ニングされてゲート電極９が形成される。このゲート電
極９などをマスクとして半導体基板１の活性領域に砒素
またはリンなどのｎ型不純物がイオン注入される。これ
により、ゲート電極９の真下領域を挟むように１対のソ
ース／ドレイン領域１０が半導体基板１の表面に形成さ
れてＭＯＳトランジスタが完成する。
ート電極となる導電層が形成された後、この導電層が通
常の写真製版技術およびエッチング技術によってパター
ニングされてゲート電極９が形成される。このゲート電
極９などをマスクとして半導体基板１の活性領域に砒素
またはリンなどのｎ型不純物がイオン注入される。これ
により、ゲート電極９の真下領域を挟むように１対のソ
ース／ドレイン領域１０が半導体基板１の表面に形成さ
れてＭＯＳトランジスタが完成する。
【００３４】次に、上記のように形成された半導体装置
の構成について説明する。図８を参照して、半導体基板
１の活性領域がトレンチ分離によって電気的に分離され
ている。このトレンチ分離は、半導体基板１に設けられ
た溝３の内壁に沿って形成されたシリコン酸化膜４と、
シリコン酸化膜４と半導体基板１との境界部分に形成さ
れたシリコン窒化膜などよりなる酸化防止膜６と、溝３
内を充填する埋め込み酸化膜７とから構成されている。
の構成について説明する。図８を参照して、半導体基板
１の活性領域がトレンチ分離によって電気的に分離され
ている。このトレンチ分離は、半導体基板１に設けられ
た溝３の内壁に沿って形成されたシリコン酸化膜４と、
シリコン酸化膜４と半導体基板１との境界部分に形成さ
れたシリコン窒化膜などよりなる酸化防止膜６と、溝３
内を充填する埋め込み酸化膜７とから構成されている。
【００３５】電気的に分離された活性領域には、ＭＯＳ
トランジスタが形成されている。このＭＯＳトランジス
タは、ゲート酸化膜８と、ゲート電極９と、１対のソー
ス／ドレイン領域１０とを有している。半導体基板１の
活性領域上にはゲート酸化膜８が形成されており、この
ゲート酸化膜８上にパターニングされたゲート電極９が
形成されている。このゲート電極９の真下領域を挟むよ
うに半導体基板１の表面に１対のソース／ドレイン領域
１０が形成されている。
トランジスタが形成されている。このＭＯＳトランジス
タは、ゲート酸化膜８と、ゲート電極９と、１対のソー
ス／ドレイン領域１０とを有している。半導体基板１の
活性領域上にはゲート酸化膜８が形成されており、この
ゲート酸化膜８上にパターニングされたゲート電極９が
形成されている。このゲート電極９の真下領域を挟むよ
うに半導体基板１の表面に１対のソース／ドレイン領域
１０が形成されている。
【００３６】上記のゲート酸化膜８は、図９に示すよう
に酸化防止膜６の真上領域の膜厚ＴＡ１とゲート電極９
の真下領域の膜厚ＴＢ１とがほぼ同じとなるような均一
な膜厚を有している。
に酸化防止膜６の真上領域の膜厚ＴＡ１とゲート電極９
の真下領域の膜厚ＴＢ１とがほぼ同じとなるような均一
な膜厚を有している。
【００３７】本実施の形態では、水素や酸素のラジカル
原子が発生し、シリコン窒化膜などの酸化防止膜６を酸
化できるほど酸化力の強い酸化方法を用いてゲート酸化
膜８が形成される。このため、この酸化時において、シ
リコン窒化膜よりなる酸化防止膜６とシリコンよりなる
半導体基板１との酸化速度をほぼ同じにすることができ
る。これにより、図９に示すようにゲート酸化膜８は、
酸化防止膜６真上とゲート電極９の真下との双方におい
てほぼ同じ膜厚を有することとなり、トレンチ分離のエ
ッジ部におけるゲート酸化膜８の薄膜化を防止すること
ができる。
原子が発生し、シリコン窒化膜などの酸化防止膜６を酸
化できるほど酸化力の強い酸化方法を用いてゲート酸化
膜８が形成される。このため、この酸化時において、シ
リコン窒化膜よりなる酸化防止膜６とシリコンよりなる
半導体基板１との酸化速度をほぼ同じにすることができ
る。これにより、図９に示すようにゲート酸化膜８は、
酸化防止膜６真上とゲート電極９の真下との双方におい
てほぼ同じ膜厚を有することとなり、トレンチ分離のエ
ッジ部におけるゲート酸化膜８の薄膜化を防止すること
ができる。
【００３８】このように、ゲート酸化膜８がほぼ均一な
膜厚を有するため、ゲート酸化膜８は劣化しにくく、破
壊寿命が長くなり、信頼性の高いゲート酸化膜８を得る
ことができる。したがって、ＤＲＡＭ（Dynamic Random
Access Memory）などにおいて、良好なトランジスタ特
性を持つデバイスを得ることができる。
膜厚を有するため、ゲート酸化膜８は劣化しにくく、破
壊寿命が長くなり、信頼性の高いゲート酸化膜８を得る
ことができる。したがって、ＤＲＡＭ（Dynamic Random
Access Memory）などにおいて、良好なトランジスタ特
性を持つデバイスを得ることができる。
【００３９】なお、図７に示す工程の後、図１０に示す
浮遊ゲート型トランジスタを形成することもできる。以
下、そのことについて説明する。
浮遊ゲート型トランジスタを形成することもできる。以
下、そのことについて説明する。
【００４０】図１０を参照して、ゲート酸化膜８上に浮
遊ゲート電極９ａが形成された後、浮遊ゲート電極９ａ
上に絶縁膜９ｂと制御ゲート電極９ｃとが形成される。
この制御ゲート電極９ｃなどをマスクとして砒素、リン
などのｎ型不純物がイオン注入される。これにより、半
導体基板１の表面に１対のソース／ドレイン領域１０が
形成されて、浮遊ゲート型トランジスタが完成する。
遊ゲート電極９ａが形成された後、浮遊ゲート電極９ａ
上に絶縁膜９ｂと制御ゲート電極９ｃとが形成される。
この制御ゲート電極９ｃなどをマスクとして砒素、リン
などのｎ型不純物がイオン注入される。これにより、半
導体基板１の表面に１対のソース／ドレイン領域１０が
形成されて、浮遊ゲート型トランジスタが完成する。
【００４１】このように形成された浮遊ゲート型トラン
ジスタは、互いに絶縁された浮遊ゲート電極９ａと制御
ゲート電極９ｃとを有している。なお、ゲート電極の構
成以外は、上述した図８の通常のＭＯＳトランジスタの
構成とほぼ同じであるため、同一の要素については同一
の符号を付し、その説明を省略する。
ジスタは、互いに絶縁された浮遊ゲート電極９ａと制御
ゲート電極９ｃとを有している。なお、ゲート電極の構
成以外は、上述した図８の通常のＭＯＳトランジスタの
構成とほぼ同じであるため、同一の要素については同一
の符号を付し、その説明を省略する。
【００４２】上記のような浮遊ゲート型トランジスタに
おいても、トレンチ分離のエッジ部におけるゲート酸化
膜８の薄膜化を防止することで均一な膜厚を有するゲー
ト酸化膜８を得ることができる。これにより、ゲート酸
化膜８が劣化しにくく、かつ破壊寿命が長くなることか
ら、良好なトランジスタ特性を有するフラッシュメモリ
を得ることができる。
おいても、トレンチ分離のエッジ部におけるゲート酸化
膜８の薄膜化を防止することで均一な膜厚を有するゲー
ト酸化膜８を得ることができる。これにより、ゲート酸
化膜８が劣化しにくく、かつ破壊寿命が長くなることか
ら、良好なトランジスタ特性を有するフラッシュメモリ
を得ることができる。
【００４３】（実施の形態２）図１１〜図１５は、本発
明の実施の形態２における半導体装置の製造方法を工程
順に示す概略断面図である。本実施の形態の製造方法
は、実施の形態１の工程と比較して酸化防止膜の形成工
程が異なる。本実施の形態の製造方法は、図１〜図３に
示す実施の形態１と同様の工程を経る。この後、図１１
を参照して、ＬＰＣＶＤ法により、溝３の内壁を含む表
面上にシリコン窒化膜（ＳｉＮ膜）やシリコン酸窒化膜
（ＳｉＯＮ膜）よりなる酸化防止膜５が５ｎｍ〜３０ｎ
ｍの膜厚で形成される。
明の実施の形態２における半導体装置の製造方法を工程
順に示す概略断面図である。本実施の形態の製造方法
は、実施の形態１の工程と比較して酸化防止膜の形成工
程が異なる。本実施の形態の製造方法は、図１〜図３に
示す実施の形態１と同様の工程を経る。この後、図１１
を参照して、ＬＰＣＶＤ法により、溝３の内壁を含む表
面上にシリコン窒化膜（ＳｉＮ膜）やシリコン酸窒化膜
（ＳｉＯＮ膜）よりなる酸化防止膜５が５ｎｍ〜３０ｎ
ｍの膜厚で形成される。
【００４４】図１２を参照して、溝３内を埋め込むよう
に実施の形態１と同様にして埋め込み酸化膜７が形成さ
れる。この後、ＣＭＰにより表面を平坦化した後、活性
領域上の絶縁膜２がウエットエッチングにより除去され
る。
に実施の形態１と同様にして埋め込み酸化膜７が形成さ
れる。この後、ＣＭＰにより表面を平坦化した後、活性
領域上の絶縁膜２がウエットエッチングにより除去され
る。
【００４５】図１３を参照して、これにより、半導体基
板１の表面が露出するとともに、溝３内にのみ埋め込み
酸化膜７が残存されてトレンチ分離が完成する。
板１の表面が露出するとともに、溝３内にのみ埋め込み
酸化膜７が残存されてトレンチ分離が完成する。
【００４６】図１４を参照して、実施の形態１と同様の
条件でゲート酸化膜８が形成される。このゲート酸化膜
８の形成においては、酸化力の強い酸化方法が用いられ
るため、酸化防止膜５も酸化され、その真上領域にもゲ
ート酸化膜８が形成される。このようにして、本実施の
形態におけるトレンチ分離とゲート酸化膜８とが形成さ
れる。
条件でゲート酸化膜８が形成される。このゲート酸化膜
８の形成においては、酸化力の強い酸化方法が用いられ
るため、酸化防止膜５も酸化され、その真上領域にもゲ
ート酸化膜８が形成される。このようにして、本実施の
形態におけるトレンチ分離とゲート酸化膜８とが形成さ
れる。
【００４７】このように形成されたゲート酸化膜８は、
たとえば図１５に示すように通常のＭＯＳトランジスタ
のゲート絶縁膜として用いることができる。このような
ＭＯＳトランジスタは、図１４の工程の後、実施の形態
１と同様にして形成される。
たとえば図１５に示すように通常のＭＯＳトランジスタ
のゲート絶縁膜として用いることができる。このような
ＭＯＳトランジスタは、図１４の工程の後、実施の形態
１と同様にして形成される。
【００４８】次に、上記のように形成された半導体装置
の構成について説明する。図１５を参照して、半導体基
板１の活性領域がトレンチ分離によって電気的に分離さ
れている。このトレンチ分離は、半導体基板１に設けら
れた溝３の内壁に沿って形成されたシリコン酸化膜４
と、そのシリコン酸化膜４の内周面に沿って形成された
酸化防止膜５と、溝３内を充填する埋め込み酸化膜７と
から構成されている。
の構成について説明する。図１５を参照して、半導体基
板１の活性領域がトレンチ分離によって電気的に分離さ
れている。このトレンチ分離は、半導体基板１に設けら
れた溝３の内壁に沿って形成されたシリコン酸化膜４
と、そのシリコン酸化膜４の内周面に沿って形成された
酸化防止膜５と、溝３内を充填する埋め込み酸化膜７と
から構成されている。
【００４９】このトレンチ分離によって電気的に分離さ
れた活性領域には、ＭＯＳトランジスタが形成されてい
る。このＭＯＳトランジスタは、ゲート酸化膜８と、ゲ
ート電極９と、１対のソース／ドレイン領域１０とを有
している。半導体基板１の活性領域上にはゲート酸化膜
８が形成されており、このゲート酸化膜８上にパターニ
ングされたゲート電極９が形成されている。このゲート
電極９の真下領域を挟むように半導体基板１の表面に１
対のソース／ドレイン領域１０が形成されている。
れた活性領域には、ＭＯＳトランジスタが形成されてい
る。このＭＯＳトランジスタは、ゲート酸化膜８と、ゲ
ート電極９と、１対のソース／ドレイン領域１０とを有
している。半導体基板１の活性領域上にはゲート酸化膜
８が形成されており、このゲート酸化膜８上にパターニ
ングされたゲート電極９が形成されている。このゲート
電極９の真下領域を挟むように半導体基板１の表面に１
対のソース／ドレイン領域１０が形成されている。
【００５０】上記のゲート酸化膜８は、図１６に示すよ
うに酸化防止膜６の真上領域の膜厚ＴＡ２とゲート電極
９の真下領域の膜厚ＴＢ２とがほぼ同じとなるような均
一な膜厚を有している。
うに酸化防止膜６の真上領域の膜厚ＴＡ２とゲート電極
９の真下領域の膜厚ＴＢ２とがほぼ同じとなるような均
一な膜厚を有している。
【００５１】本実施の形態においても、実施の形態１と
同様、トレンチ分離のエッジ部におけるゲート酸化膜８
の薄膜化を防止することができ、ゲート酸化膜８が均一
な膜厚を有している。このため、ゲート酸化膜８は劣化
しにくく、破壊寿命が長くなり、信頼性の高いゲート酸
化膜８を得ることができる。したがって、ＤＲＡＭなど
において、良好なトランジスタ特性を持つデバイスを得
ることができる。
同様、トレンチ分離のエッジ部におけるゲート酸化膜８
の薄膜化を防止することができ、ゲート酸化膜８が均一
な膜厚を有している。このため、ゲート酸化膜８は劣化
しにくく、破壊寿命が長くなり、信頼性の高いゲート酸
化膜８を得ることができる。したがって、ＤＲＡＭなど
において、良好なトランジスタ特性を持つデバイスを得
ることができる。
【００５２】また、図１５においては、通常のＭＯＳト
ランジスタの構成について説明したが、図１７に示すよ
うに本実施の形態の製造方法および構成は、浮遊ゲート
型トランジスタにも適用することができる。この場合、
ゲート酸化膜８が劣化しにくく、また破壊寿命が長いこ
とから、良好なトランジスタ特性のフラッシュメモリを
得ることができる。
ランジスタの構成について説明したが、図１７に示すよ
うに本実施の形態の製造方法および構成は、浮遊ゲート
型トランジスタにも適用することができる。この場合、
ゲート酸化膜８が劣化しにくく、また破壊寿命が長いこ
とから、良好なトランジスタ特性のフラッシュメモリを
得ることができる。
【００５３】なお、上記の半導体装置の各部の導電型は
逆導電形であってもよい。また、ゲート酸化膜形成時の
酸化力の強い酸化の条件は、上述した条件に限定され
ず、シリコン窒化膜などの酸化防止膜をシリコンとほぼ
同じ速度で酸化できる条件であればよい。
逆導電形であってもよい。また、ゲート酸化膜形成時の
酸化力の強い酸化の条件は、上述した条件に限定され
ず、シリコン窒化膜などの酸化防止膜をシリコンとほぼ
同じ速度で酸化できる条件であればよい。
【００５４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５５】
【発明の効果】本発明の半導体装置の製造方法では、水
素ラジカルおよび酸素ラジカルの少なくとも１つが発生
するような酸化力の強い酸化を施すため、半導体基板と
酸化防止膜との双方の酸化速度をほぼ同じにすることが
できる。このため、この酸化で形成されるゲート酸化膜
は、溝のエッジ部の酸化防止膜真上においても他の部分
と同程度の膜厚とすることができる。これにより、ゲー
ト酸化膜の膜厚を均一にすることができ、信頼性の高い
ゲート酸化膜を得ることができる。
素ラジカルおよび酸素ラジカルの少なくとも１つが発生
するような酸化力の強い酸化を施すため、半導体基板と
酸化防止膜との双方の酸化速度をほぼ同じにすることが
できる。このため、この酸化で形成されるゲート酸化膜
は、溝のエッジ部の酸化防止膜真上においても他の部分
と同程度の膜厚とすることができる。これにより、ゲー
ト酸化膜の膜厚を均一にすることができ、信頼性の高い
ゲート酸化膜を得ることができる。
【００５６】上記の半導体装置の製造方法において好ま
しくは、ゲート酸化膜上にゲート電極を形成する工程
と、ゲート電極の真下の領域を挟むように半導体基板の
主表面に１対のソース／ドレイン領域を形成する工程と
がさらに備えられている。これにより、ゲート層を備え
たトランジスタを形成することができる。
しくは、ゲート酸化膜上にゲート電極を形成する工程
と、ゲート電極の真下の領域を挟むように半導体基板の
主表面に１対のソース／ドレイン領域を形成する工程と
がさらに備えられている。これにより、ゲート層を備え
たトランジスタを形成することができる。
【００５７】上記の半導体装置の製造方法において好ま
しくは、ゲート電極は、互いに絶縁された浮遊ゲート電
極と制御ゲート電極とを有するように形成される。これ
により、フラッシュメモリのメモリセルを形成すること
ができる。
しくは、ゲート電極は、互いに絶縁された浮遊ゲート電
極と制御ゲート電極とを有するように形成される。これ
により、フラッシュメモリのメモリセルを形成すること
ができる。
【００５８】上記の半導体装置の製造方法において好ま
しくは、ゲート酸化膜は、酸化防止膜真上とゲート電極
真下とにおいて略同一の厚みを有している。このように
均一な厚みを有するゲート酸化膜を形成することができ
る。
しくは、ゲート酸化膜は、酸化防止膜真上とゲート電極
真下とにおいて略同一の厚みを有している。このように
均一な厚みを有するゲート酸化膜を形成することができ
る。
【００５９】上記の半導体装置の製造方法において好ま
しくは、酸化防止膜は、シリコン窒化膜およびシリコン
酸窒化膜の少なくともいずれかよりなっている。このよ
うに酸化防止膜として種々の膜種を選択することができ
る。
しくは、酸化防止膜は、シリコン窒化膜およびシリコン
酸窒化膜の少なくともいずれかよりなっている。このよ
うに酸化防止膜として種々の膜種を選択することができ
る。
【００６０】本発明の半導体装置では、ゲート酸化膜が
酸化防止膜真上とゲート電極真下とにおいて略同一の厚
みを有しているため、ゲート酸化膜の膜厚を均一にする
とことができる。これにより、信頼性の高いゲート酸化
膜を得ることができる。
酸化防止膜真上とゲート電極真下とにおいて略同一の厚
みを有しているため、ゲート酸化膜の膜厚を均一にする
とことができる。これにより、信頼性の高いゲート酸化
膜を得ることができる。
【００６１】上記の半導体装置において好ましくは、ゲ
ート電極は、互いに絶縁された浮遊ゲート電極と制御ゲ
ート電極とを有している。これにより、フラッシュメモ
リのメモリセルを形成することができる。
ート電極は、互いに絶縁された浮遊ゲート電極と制御ゲ
ート電極とを有している。これにより、フラッシュメモ
リのメモリセルを形成することができる。
【００６２】上記の半導体装置において好ましくは、酸
化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の
少なくともいずれかよりなっている。このように酸化防
止膜として種々の膜種を選択することができる。
化防止膜は、シリコン窒化膜およびシリコン酸窒化膜の
少なくともいずれかよりなっている。このように酸化防
止膜として種々の膜種を選択することができる。
【図１】 本発明の実施の形態１における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図２】 本発明の実施の形態１における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図５】 本発明の実施の形態１における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図６】 本発明の実施の形態１における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図７】 本発明の実施の形態１における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図８】 本発明の実施の形態１における半導体装置の
ゲート酸化膜を形成した後にＭＯＳトランジスタを形成
した様子を示す概略断面図である。
ゲート酸化膜を形成した後にＭＯＳトランジスタを形成
した様子を示す概略断面図である。
【図９】 本発明の実施の形態１における半導体装置の
ゲート酸化膜の膜厚を説明するための図である。
ゲート酸化膜の膜厚を説明するための図である。
【図１０】 本発明の実施の形態１の構成を浮遊ゲート
型トランジスタに適用した場合の構成を示す概略断面図
である。
型トランジスタに適用した場合の構成を示す概略断面図
である。
【図１１】 本発明の実施の形態２における半導体装置
の製造方法の第１工程を示す概略断面図である。
の製造方法の第１工程を示す概略断面図である。
【図１２】 本発明の実施の形態２における半導体装置
の製造方法の第２工程を示す概略断面図である。
の製造方法の第２工程を示す概略断面図である。
【図１３】 本発明の実施の形態２における半導体装置
の製造方法の第３工程を示す概略断面図である。
の製造方法の第３工程を示す概略断面図である。
【図１４】 本発明の実施の形態２における半導体装置
の製造方法の第４工程を示す概略断面図である。
の製造方法の第４工程を示す概略断面図である。
【図１５】 本発明の実施の形態２における半導体装置
のゲート酸化膜を形成した後にＭＯＳトランジスタを形
成した様子を示す概略断面図である。
のゲート酸化膜を形成した後にＭＯＳトランジスタを形
成した様子を示す概略断面図である。
【図１６】 本発明の実施の形態２における半導体装置
のゲート酸化膜の膜厚を説明するための図である。
のゲート酸化膜の膜厚を説明するための図である。
【図１７】 本発明の実施の形態２の構成を浮遊ゲート
型トランジスタに適用した場合の構成を示す概略断面図
である。
型トランジスタに適用した場合の構成を示す概略断面図
である。
【図１８】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
示す概略断面図である。
【図１９】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
示す概略断面図である。
【図２０】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。
示す概略断面図である。
【図２１】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。
示す概略断面図である。
【図２２】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。
示す概略断面図である。
【図２３】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。
示す概略断面図である。
【図２４】 従来の半導体装置の製造方法の第７工程を
示す概略断面図である。
示す概略断面図である。
【図２５】 従来の半導体装置におけるゲート酸化膜の
膜厚を説明するための図である。
膜厚を説明するための図である。
１ 半導体基板、２ 絶縁膜、３ 溝、４ シリコン酸
化膜、５，６ 酸化防止膜、７ 埋め込み酸化膜、８
ゲート酸化膜、９ ゲート電極、９ａ 浮遊ゲート電
極、９ｃ 制御ゲート電極、９ｂ 絶縁層、１０ ソー
ス／ドレイン領域。
化膜、５，６ 酸化防止膜、７ 埋め込み酸化膜、８
ゲート酸化膜、９ ゲート電極、９ａ 浮遊ゲート電
極、９ｃ 制御ゲート電極、９ｂ 絶縁層、１０ ソー
ス／ドレイン領域。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA46 CA17
CA23 DA03 DA04 DA23 DA33
DA53 DA74 DA78
5F058 BA06 BD01 BD04 BD10 BD15
BF63
5F083 EP02 EP23 EP45 ER22 GA27
NA01 PR03 PR12 PR21 PR33
PR40
5F101 BA07 BA23 BA35 BB05 BD34
BD35 BH03 BH05
5F140 AA08 AA19 AC32 BA01 BE07
BG37 BK13 CB04 CB10 CE07
Claims (8)
- 【請求項１】 半導体基板の主表面に溝を形成する工程
と、 前記溝の内壁に沿って酸化防止膜を形成する工程と、 前記溝を埋め込むように充填層を形成する工程と、 水素ラジカルおよび酸素ラジカルの少なくとも１つが発
生するような雰囲気中で酸化力の強い酸化を施すことに
より、前記半導体基板の主表面にゲート酸化膜を形成す
る工程とを備えた、半導体装置の製造方法。 - 【請求項２】 前記ゲート酸化膜上にゲート電極を形成
する工程と、 前記ゲート電極の真下の領域を挟むように前記半導体基
板の前記主表面に１対のソース／ドレイン領域を形成す
る工程とをさらに備えたことを特徴とする、請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極は、互いに絶縁された浮
遊ゲート電極と制御ゲート電極とを有するように形成さ
れることを特徴とする、請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 前記ゲート酸化膜は、前記酸化防止膜真
上と前記ゲート電極真下とにおいて略同一の厚みを有し
ていることを特徴とする、請求項２または３に記載の半
導体装置の製造方法。 - 【請求項５】 前記酸化防止膜は、シリコン窒化膜およ
びシリコン酸窒化膜の少なくともいずれかよりなってい
ることを特徴とする、請求項１〜４のいずれかに記載の
半導体装置の製造方法。 - 【請求項６】 主表面に溝を有する半導体基板と、 前記溝の内壁に沿って形成された酸化防止膜と、 前記溝内を埋め込む充填層と、 前記半導体基板の主表面上および前記酸化防止膜上に形
成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極とを備え、 前記ゲート酸化膜は、前記酸化防止膜真上と前記ゲート
電極真下とにおいて略同一の厚みを有している、半導体
装置。 - 【請求項７】 前記ゲート電極は、互いに絶縁された浮
遊ゲート電極と制御ゲート電極とを有していることを特
徴とする、請求項６に記載の半導体装置。 - 【請求項８】 前記酸化防止膜は、シリコン窒化膜およ
びシリコン酸窒化膜の少なくともいずれかよりなってい
ることを特徴とする、請求項６または７に記載の半導体
装置。
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