KR20020005851A - 트렌치 소자 분리형 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

본 발명은 트렌치 소자 분리형 반도체 장치 및 그 형성방법에 관한 것으로, 풀백 공정과 산소 베리어용 라이너를 채택하는 경우에 있어서, 기판과 라이너 사이의 트렌치 측벽 열산화막의 두께를 20 내지 140Å으로 얇게 형성하여 실리콘 기판에 미치는 측벽 라이너의 장력을 조절하고, 장력의 조절에 의해서 트렌치 인근의 게이트 절연막 두께를 조절할 수 있도록 하며, 실리콘 기판의 트렌치 인근 모서리부가 부드러운 곡선으로 형성되어 전압을 분산시킬 수 있도록 하는 것을 특징으로 한다.따라서, 게이트 절연과 트렌지스터 동작의 안정성 및 신뢰성을 높일 수 있다.

Description

트렌치 소자 분리형 반도체 장치 및 그 형성방법{SHALLOW TRENCH ISOLATION TYPE SEMICONDUCTOR DEVICE AND METHOD OF FORMING IT}
본 발명은 트렌치 소자 분리형 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 덴트 현상을 방지할 수 있는 풀백(pull back) 방식의 트렌치 소자 분리형 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 소자 고집적화 경향에 따라 종래에 많이 사용되던 LOCOS 형 소자 분리방법은 점차 줄어들고 활성영역의 면적을 늘일 수 있는 STI(Shallow Trench Isolation) 방법이 많이 사용되고 있다.
STI 방법은 반도체 기판 영역을 선택적으로 식각하여 소자분리를 위한 트랜치를 형성하고 트렌치에 절연막을 채워넣는 방법이다. 따라서, 각 소자영역은 트렌치로 분리된다. 그러나, 단순한 트렌치 소자 분리방법의 경우 트렌치에 절연용 산화막을 채워넣는 과정이나 후속 열 공정에서 산화막 경계로부터 기판 내부로 산소의 확산이 일어나 내벽을 추가로 산화시키는 현상이 발생한다. 이때 산화에 의해 부피가 늘어나므로 기판의 결정 구조에 디스로케이션(dislocation) 등의 손상이 발생하는 문제가 있었다.
기판 내벽의 산화에 의한 결정 구조 손상을 방지하기 위해 사용된 것이 실리콘 질화막 라이닝을 사용하는 방법이다(USP 5747866 Ho et al.). 트렌치에 실리콘산화막을 채워넣기 전에 트렌치 내벽에 실리콘 질화막 라이닝을 형성시킬 경우 실리콘 질화막이 산소의 확산 방지막의 역할을 하므로 내벽 산화에 의한 기판의 손상을 막을 수 있다. 그러나 실리콘 질화막 라이닝을 사용하는 경우에 다른 문제가 발생할 수 있다.
도1 내지 도4는 실리콘 질화막 라이닝을 트렌치 내벽에 형성시킬 경우의 문제점을 나타내기 위해 트렌치 주변부의 단면을 나타내는 공정 단면도들이다.
도1에 따르면, 기판(10)에 패드 산화막(11)이 형성된 상태에서 실리콘 질화막을 식각 보호막(13)으로 적층한다. 그리고, 통상의 노광과 식각으로 이루어진 패터닝 과정을 통해 트렌치 영역의 식각 보호막(13)을 제거한다. 다시, 잔류 식각 보호막(13)을 식각 마스크로 기판(10)을 식각하여 트렌치(15)를 형성한다.
도2에 따르면, 트렌치 측벽에 열산화를 이용한 측벽 산화막(17)을 200 내지 300Å 형성한다. 이는 트렌치(15)를 형성하는 식각 과정에서 결정구조가 손상된 트렌치 측벽의 실리콘 기판(10)을 치유(curing)하는 역할을 한다. 그리고, 기판(10) 전면에 걸쳐 실리콘 질화막을 적층하여 트렌치 측벽에 라이너(liner:19)를 형성한다.
도3에 따르면, 라이너(19)가 형성된 기판(10) 위로 CVD 실리콘 산화막(21)을 적층하여 트렌치를 채우고 활성 영역의 식각 보호막(13) 위로 적층된 CVD 실리콘 산화막(21)을 평탄화 작업을 통해 제거한다.
도4에 따르면 활성 영역을 덮고 있는 식각 보호막을 습식 식각을 통해 제거한다. 그러나, 이 과정에서 식각 보호막과 연결되어 있는 트렌치 내벽 라이너 일부가 함께 제거된다. 특히, 식각 보호막의 완전한 제거를 위해 과식각을 하는 과정에서 라이너층을 따라 식각이 깊숙히 이루어진다. 과식각의 결과로 소자 분리막과 활성 영역 사이에 줄어든 라이너(19')가 남게 되며, 제거된 라이너 부분이 존재하던 공간에 오목하게 빈 공간이 형성되는 '덴트(dent)'현상이 발생된다. 그리고, 후속 세정 공정등에서 세정액이 빈 공간으로 들어와 주변의 CVD 실리콘 산화막(21)과 측벽 산화막(17)을 식각하면 공간은 더욱 커지게 된다.
덴트현상이 발생하면 오목한 공간에 후속 공정에서 게이트 형성을 위해 적층되는 폴리실리콘이 채워지고, 채워진 폴리실리콘이 게이트 브리지(gate bridge) 현상을 유발시키는 문제가 있다. 또한, 기생 트랜지스터를 형성하여 정상적 소자의 트랜지스터 특성이 선형을 이루지 못하게 하는 험프(hump) 현상 및 주변 누설 전류의 증가를 유발시키는 문제가 있다.
덴트를 방지하기 위해 사용되는 것이 풀백(pull back) 방식의 STI 방법이다. 대한민국 특허출원 제98-21037에 의하면, 트렌치 형성 후에 도1의 단계에서 활성 영역을 덮고 있는 식각 보호막(13)을 등방성으로 식각하여 식각 보호막의 측단을 제거하므로써 축소패턴(13')을 형성하고, 트렌치(15) 주변의 활성 영역이 드러나게 한다 (도5 참조). 그리고 트렌치 측벽을 산화시킨 다음에 실리콘 질화막 라이너를 형성한다. 트렌치 측벽에는 150Å 내지 300Å 정도의 두께로 측벽 산화막(17)을 형성하며, 라이너(19)를 형성하면 활성 영역의 주변 상단의 모서리는 대개 라이너(19)로 커버된다 (도6 참조).
따라서 도7과 같이 CVD 실리콘 산화막(21)으로 트랜치를 채운 다음 나머지평탄화에 이어 축소패턴(13')을 습식 식각한 때 라이너(19)층 일부가 제거되는 경우에도 활성 영역 위쪽에서 라이너(19)층이 제거되므로 트렌치 측벽에는 라이너(19')가 잔류하므로 종래와 같이 트렌치 측벽 상단에 오목한 공간이 생기는 덴트의 문제는 방지될 수 있다.
그러나, 풀백 방식의 경우, 덴트 현상이 없음으로 인하여 활성 영역의 주변 기판 상단의 모서리 측벽에 라이너(19')와 트랜치 측벽 산화막(17) 등이 위치하게 된다. 따라서, 활성 영역의 식각 보호막과 패드 산화막(11)을 제거하고 후속으로 게이트 절연막을 형성하는 과정에서 기판 상단의 모서리에는 산소의 공급이 잘 이루어지지 않는다. 따라서 이 모서리에는 다른 활성 영역의 게이트 절연막에 비해서 도8과 같이 산화막이 매우 얇게 형성된다. 이런 현상은 항복전하 (Qbd) 수치를 낮추어 절연의 신뢰성이 약화시키고 누설전류를 발생시키는 문제가 있다. 게이트 절연막 위쪽으로 기판을 덮고 있는 층은 폴리실리콘층이다.
본 발명은 이상에서 언급된 STI 방법의 문제점을 개선하고 보완하기 위한 것으로, 덴트의 문제가 없는 동시에 활성 영역 주변 모서리에서 게이트 절연막이 얇게 형성되는 문제를 개선할 수 있는 반도체 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 실리콘 질화막 라이닝을 트렌치 내벽에 형성시킬 경우의 종래의 문제점을 나타내기 위해 트렌치 주변부의 단면을 나타내는 공정 단면도들이다.
도5 내지 도7은 통상의 풀백 공정을 채택하는 트렌치 소자 분리 방법을 나타내는 공정 단면도들이다.
도8은 종래의 풀백 공정에서의 문제점을 나타내는 TEM 사진이다.
도9 내지 도15는 본 발명에 따른 반도체 장치 형성방법의 각 단계를 나타내는 공정 단면도이다.
도16은 도15의 실리콘 기판 상단 모서리부에서 개선된 게이트 절연막을 명확히 하기 위한 확대도이다.
※도면의 주요 부분에 대한 부호의 설명
10,30: 기판 11,31: 패드 산화막
13,33: 식각 보호막 13',33': 축소패턴
15,35:트렌치 17,37: 측벽 산화막
19,39,19',39': 라이너(liner) 21: CVD 실리콘 산화막
41: 소자 분리막 51: 버퍼 절연막
52: 게이트 절연막
상기 목적을 달성하기 위한 본 발명의 장치는, 산소 베리어용 라이너를 채택하는 트렌치 소자 분리형 반도체 장치에 있어서, 트렌치 측벽의 상기 라이너와 실리콘 기판 사이에 형성되어 있는 트렌치 측벽 산화막의 두께가 20 내지 140Å이고, 상기 라이너 상단은 상기 실리콘 기판의 상면에서 150Å 낮은 수준보다 위에 있는 것을 특징으로 한다.
본 발명 장치의 다른 한 형태에 의하면, 산소 베리어용 라이너를 채택하는 트렌치 소자 분리형 반도체 장치에 있어서, 활성 영역의 트렌치 인접부 게이트 절연막의 두께가 중심부 게이트 절연막의 두께보다 동일하거나 크도록 형성되고, 상기 라이너 상단은 상기 실리콘 기판의 상면에서 150Å 낮은 수준보다 위에 있는 것을 특징으로 한다.
본 발명에서 라이너 상단은 상기 실리콘 기판의 상면에서 150Å 낮은 수준보다 위에 있는 것은 트렌치 형성에 있어서 식각 보호막에 대한 풀백(pull back)이 이루어짐을 의미하는 것이다. 식각 보호막과 산소 베리어용 라이너는 통상 실리콘 질화막으로 이루어지며, 통상의 풀백 공정이 이루어질 때 식각 보호막은 상면과 측단면이 함께 식각되어 줄어들며, 원래 식각 보호막 패턴의 측면으로부터 100 내지 500Å 만큼 줄어들게 한다. 따라서, 라이너는 실리콘 기판 상면으로 100 내지 500Å 만큼 확장되어 형성된다. 그리고, 식각 보호막막의 습식 에칭 과정에서도 라이너의 상단이 실리콘 기판 상면보다 높게 유지되며, 통상 수준의 과식각이 이루어지는 경우에도 실리콘 기판 상면보다 150Å 이상 낮게 위치하는 경우를 발견하기 어렵다.
본 발명의 장치에서 라이너와 실리콘 기판 사이에 있는 트렌치 측벽 산화막은 라이너가 실리콘 기판 모서리부에 주는 장력을 전달하는 동시에 완충하는 역할을 한다. 두께가 140Å 이하로 이루어지는 것은 활성 영역에 게이트 절연막이 형성될 때 라이너가 실리콘 기판 상단 모서리부에 장력(tensile stress, tensile strength)을 실질적으로 미칠 수 있도록 하기 위한 것이다. 또한 20Å 이상으로 한 것은 모서리부에 장력이 너무 세게 작용하여 게이트 절연막이 비정상적으로 두껍게 성장하는 것을 방지하기 위한 것이다. 라이너의 장력은 라이너의 두께가 두꺼울수록 다소간 커질 것이나 통상의 50 내지 150Å의 라이너 두께 범위에서 트렌치 측벽 산화막의 두께는 20 내지 140Å이 적당하며, 라이너의 두께가 60 내지 70Å에서 트렌치 측벽 산화막의 두께 50 내지 100Å으로 형성하는 것이 보다 바람직하다.
상기 목적을 달성하기 위한 본 발명의 방법은, 식각 보호막 패턴이 활성 영역을 덮고 있는 기판을 식각하여 트렌치를 형성하는 단계, 상기 식각 보호막 패턴을 등방성으로 식각하여 상기 패턴의 측단을 소정의 폭으로 제거하여 축소패턴을 형성하는 단계, 트렌치 측벽에 열산화막을 형성하는 단계, 상기 축소패턴이 형성된 기판에 상기 열산화막 위로 실리콘 질화막 라이너를 적층하는 단계, 상기 라이너가 적층된 기판에 CVD 실리콘 산화막을 적층하여 트렌치를 채우는 단계, 상기 활성 영역에서 상기 CVD 실리콘 산화막을 제거하는 평탄화 단계, 상기 축소패턴을 제거하는 단계 및 상기 활성 영역에 게이트 산화막을 형성하는 단계를 구비하며, 상기 라이너를 적층하는 단계에서 상기 열산화막의 두께는 20 내지 140Å으로 보다 바람직하게는 50Å 내지 100Å으로 조절한다.
본 발명에서 식각 보호막 패턴은 대개 기판에 패드 산화막이 형성된 상태에서 실리콘 질화막(Si3N4)이나 질화산화 실리콘(SiON)막을 적층하고 통상의 패터닝 과정을 통해 형성된다. 따라서 상기 축소패턴을 제거하는 단계에 이어 패드 산화막도 제거된다. 그리고, 식각 보호막 위에 실리콘 산화막을 별도로 형성하고 패터닝을 실시하여 패터닝 과정에서의 정확성을 높이기도 한다.
본 발명에서 식각 보호막 패턴의 측단을 제거하는 등방성 식각은 트랜치 측벽이 열산화된 후에 이루어지거나 트렌치 측벽이 열산화하기 전에 이루어질 수 있다.
또한, CVD 실리콘 산화막의 평탄화는 대개 CMP 공정을 통해 이루어진다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명한다.
도9 내지 도14는 본 발명에 따른 반도체 장치 형성방법의 각 단계를 나타내는 공정 단면도이다.
도9를 참조하여 설명하면, 실리콘 기판(30) 표면에 패드 산화막(31)이 형성된다. 패드 산화막(31)은 기판(30) 표면에 열산화막을 100Å 정도의 두께로 성장시켜 형성할 수 있다. 패드 산화막(31) 위에 실리콘 질화막으로 식각 보호막(33)을 적층한다. 그리고, 패터닝을 실시한다. 식각 보호막 위에 다시 얇게 실리콘 산화막으로 이루어진 희생막을 적층하고, 희생막에 대한 패터닝을 실시할 수도 있다. 패터닝은 포토레지스트막을 도포하고, 노광, 현상하여 포토레지스트 패턴을 만들고, 포토레지스트 패턴을 식각 마스크로 하여 식각을 실시하는 통상의 방법으로 이루어진다. 우선 식각 보호막(33)의 패턴이 형성되고, 계속해서 트렌치 영역의 패드 산화막(31)이 제거된다. 다음으로, 포토레지스트 패턴을 제거한 상태에서 소정 깊이의 실리콘 기판(30)이 식각되어 트렌치(35)를 형성하게 된다. 트렌치 식각시 포토레지스트 패턴을 잔류시킨 경우에는 트렌치 형성 후 포토레지스트 패턴을 애싱, 스트립핑을 통해 제거한다.
도10을 참조하면, 트렌치(35)가 형성된 기판(30)에 대해 풀백 공정을 실시한다. 즉, 활성 영역을 커버하고 있는 식각 보호막에 대한 등방성 식각을 실시한다. 따라서 식각 보호막은 드러난 모든 표면에서 식각이 이루어져 두께와 폭이 줄어들게 된다. 기판(30)이 식각되어 이루는 트렌치(35) 측벽의 연장선상에 있던 식각 보호막 패턴의 측벽이 측방으로 100 내지 500Å씩 제거되어 축소패턴(33')이 된다. 이러한 식각 보호막의 측방 식각은 이후 적층되는 산소 베리어용 라이너의 길이를 늘임으로써 이후 식각 보호막(33)을 완전히 제거하는 습식 식각의 과정에서 라이너의 과식각을 줄일 수 있다. 패드 산화막(31)은 거의 제거되지 않으며, 패드 산화막으로 커버되느 실리콘 기판(30)도 트렌치(35) 인접부 상단이 각진 상태를 유지하게 된다.
도11을 참조하면, 축소패턴(33')이 형성된 기판에서 트렌치(35) 내벽에 대한 열산화가 이루어진다. 열산화는 식각 단계에서 트렌치 내측면에 발생한 실리콘 기판(30)의 손상을 치유하기 위한 것으로 본 발명에 따라 20 내지 140Å 두께의 산화막이 형성되도록 실시한다. 통상, 트렌치 측벽 산화막의 두께는 기판 상면의 열산화막을 성장시키는 조건을 기준으로 결정하나 식각된 측벽을 산화시킬 경우 측벽의 열산화막 성장속도가 거의 2배에 달할 수 있으므로 이를 고려해야 한다. 상기 20내지 140Å의 두께는 실제로 측벽에 성장한 열산화막 두께를 기준으로 한 수치이다.
경우에 따라서는 트렌치 측벽 산화막을 더 두껍게 형성한 다음 식각액인 불소(F)계열의 불산(HF), 불화암모늄(NH4F) 등의 화학물질을 이용하여 열산화막의 일부를 식각하여 20 내지 140Å의 두께가 되도록 한다.
도12를 참조하면, 식각 보호막 패턴이 줄어든 상태에서 기판(30) 전면에 산소 베리어용 라이너(39)가 적층된다. 라이너(39)는 주로 실리콘 질화막을 CVD로 적층하며, 두께는 60 내지 70Å이 적당하다. 라이너(39)가 너무 두꺼운 경우, 풀백에도 불구하고 과식각에 따른 덴트현상이 있을 수 있으므로 대개 150Å 이하로 유지한다. 라이너(39)는 기판(10) 전면에 콘포말(conformal)하게 형성되나 식각 보호막의 축소패턴(33')과 같은 막질이므로 실질적으로 의미를 갖는 것은 트렌치 측벽부의 라이너(39)이며, 측벽부 라이너(39)는 풀백에 의해 식각 보호막이 측방으로 줄어든 길이만큼 활성 영역의 패드 산화막(31) 상에 확장하여 형성된다.
그리고, CVD 실리콘 산화막이 트렌치를 채우도록 두껍게 적층된다. 그리고 식각 보호막의 축소패턴(33') 상면에 쌓인 CVD 실리콘 산화막은 CMP를 통해 평탄화되면서 제거되어 소자 분리막(41)이 된다. CMP 공정에서는 식각 보호막의 축소패턴(33') 위에 적층된 라이너(39)와 축소패턴(33')의 상부 일부도 함께 제거될 수 있다. 트렌치 위쪽으로 솟아 식각 보호막의 축소패턴(33') 사이에 존재하는 소자 분리막(41)은 풀백 공정의 결과 트렌치의 폭보다 그 폭이 늘어나게 된다.
도13을 참조하면, 식각 보호막의 축소패턴(33')을 기판(30)에서 제거하기 위한 습식 식각을 실시한다. 습식 식각에는 대개 인산을 사용하게 되며, 식각 보호막이 질화산화 실리콘이나 플라즈마 방식을 적용한 실리콘 질화막인 경우에는 불화물 계통을 혼용할 수 있다. 활성 영역 위로 확장되어 형성된 측벽 라이너(39)의 상당부분이 식각 보호막의 축소패턴(33')을 제거하는 식각과정에서 함께 제거된다. 그리고, 식각 보호막의 제거에 이어서 그 하부의 패드 산화막(31)도 제거된다. 이때 트렌치 위쪽의 소자 분리막(41)도 표면에서 일정 두께씩 제거된다.
그러나 트렌치 측벽부분의 라이너(39')는 손상되지 않으므로 덴트 현상은 발생하지 않는다. 측벽부 라이너(39')의 상단은 실리콘 기판면과 비슷한 수준에 있고(실리콘 기판면 기준으로 -150Å 이상), 라이너(39')에는 수축력이 작용하여 인접된 트렌치 측벽 산화막(37)과 실리콘 기판(30) 측면에 장력을 작용시키게 된다.
도14를 참조하면, 패드 산화막을 제거한 상태에서 활성 영역에 드러난 실리콘 기판(30) 표면에 이온주입용 버퍼(buffer) 절연막(51)을 형성한다. 버퍼 절연막(51)은 열산화막으로 형성한다. 열산화는 산소의 확산이 빠르게 이루어질 수 있는 부분에서 쉽게 성장한다. 트렌치와 인접한 실리콘 기판 상단의 모서리부에는 적어도 모서리를 이루는 한 면, 즉 측면이 열산화막, 라이너, CVD 산화막으로 차폐되어 있으므로 상대적으로 산소와 접할 기회가 적다. 그러나, 측벽부 라이너(39')에 의한 장력이 모서리에 작용하여 기판(30)을 횡방향으로 당겨주는 역할을 하므로 산소가 결정을 이루는 실리콘 원자 사이에 쉽게 침투하여 산화막의 성장률을 높이게 된다. 즉, 트렌치와 인접한 실리콘 기판의 모서리부에서는 일부분이 차폐된 것을 라이너의 장력이 보상하면서 기판의 산화가 빠르게 이루어져 활성 영역 다른 부분의 버퍼 절연막보다 두꺼운 버퍼 절연막이 형성된다.
도15를 참조하면, 이온주입이 버퍼 산화막 위로 진행된 후에 버퍼 산화막은 식각으로 제거되고, 다시 게이트 절연막(52)가 열산화를 통해 기판 실리콘 위에 형성된다. 이때에도 도14의 버퍼 절연막(51) 형성시와 같이 측벽부 라이너(39')에 의한 장력이 모서리에 작용하여 기판(30)을 횡방향으로 당겨주는 역할을 하므로 산소가 결정을 이루는 실리콘 원자 사이에 쉽게 침투하여 산화막의 성장률을 높이게 된다. 결과적으로, 트렌치와 인접한 실리콘 기판 상단의 모서리부에는 두꺼운 게이트 절연막이 형성되고, 확대도 도16과 같은 프로파일(profile)을 얻을 수 있다.
본 발명에 따르면, 트렌치 소자 분리를 실시하면서 풀백 공정을 실시하므로 덴트현상을 방지할 수 있다. 동시에, 트렌치 측벽 산화막의 두께를 얇게하여 실리콘 기판에 미치는 측벽 라이너의 장력을 조절하고, 장력의 조절에 의해서 트렌치 인근의 게이트 절연막 두께를 두껍게 조절할 수 있으므로 게이트 절연과 트렌지스터 동작의 안정성 및 신뢰성을 높일 수 있다.

Claims (10)

  1. 산소 베리어용 라이너를 채택하는 트렌치 소자 분리형 반도체 장치에 있어서,
    상기 라이너와 실리콘 기판 사이에 형성되어 있는 트렌치 측벽 열산화막의 두께가 20 내지 140Å이고, 상기 라이너 상단은 상기 실리콘 기판의 상면에서 150Å 낮은 수준보다 위에 위치하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 트렌치 측벽 열산화막의 두께는 50 내지 100ÅÅ인 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  3. 제 1 항에 있어서,
    트렌치 인접부 게이트 절연막의 두께가 활성 영역 중심부 게이트 절연막의 두께보다 동일하거나 크도록 형성되는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치.
  4. 식각 보호막 패턴이 활성 영역을 덮고 있는 기판을 식각하여 트렌치를 형성하는 단계;
    트렌치 측벽에 열산화막을 형성하는 단계;
    상기 식각 보호막 패턴을 등방성으로 식각하여 상기 패턴의 측단을 소정의 폭으로 제거하여 축소패턴을 형성하는 단계;
    상기 축소패턴이 형성된 기판에 상기 열산화막 위로 산소 베리어용 라이너를 적층하는 단계;
    상기 라이너가 적층된 기판에 CVD 실리콘 산화막을 적층하여 트렌치를 채우는 단계;
    상기 식각 보호막 위에서 상기 CVD 실리콘 산화막을 제거하는 평탄화 단계;
    상기 축소패턴을 제거하는 단계; 및
    상기 활성 영역에 게이트 산화막을 형성하는 단계를 구비하며,
    상기 라이너를 적층하는 단계에서 상기 열산화막의 두께는 20 내지 140Å으로 조절하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  5. 제 4 항에 있어서,
    상기 열산화막의 두께는 50Å 내지 100Å으로 조절하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  6. 제 4 항에 있어서,
    상기 식각 보호막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  7. 제 4 항에 있어서,
    트렌치 측벽에 열산화막을 형성하는 단계는 상기 축소패턴을 형성하는 단계 이후에 이루어지는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  8. 제 4 항에 있어서,
    상기 열산화막의 두께는 20 내지 140Å으로 조절하는 것은 열산화막을 상기 두께 범위 이상으로 형성하고, 불소 계열의 에천트를 이용하여 상기 두께 범위가 되도록 식각하는 방법으로 이루어지는 트렌치 소자 분리형 반도체 장치의 형성방법.
  9. 제 4 항에 있어서,
    상기 축소패턴을 형성하는 단계에서 상기 소정의 폭은 100 내지 500Å으로 하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
  10. 제 4 항에 있어서,
    상기 산소 베리어용 라이너는 실리콘 질화막을 CVD로 적층하여 50 내지 150Å 두께로 형성하는 것을 특징으로 하는 트렌치 소자 분리형 반도체 장치의 형성방법.
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