KR100976669B1 - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자는 액티브 영역을 정의하기 위하여 반도체 기판에 형성된 소자분리막; 상기 액티브 영역과 접하는 상기 소자분리막의 가장자리에 상기 액티브 영역의 표면보다 낮고 경사면을 가지도록 형성된 코너 영역; 상기 액티브 영역의 표면에 도핑된 제1 배리어막; 상기 코너 영역의 표면에 도핑된 제2 배리어막; 및 상기 제1 및 제2 배리어막을 포함하는 상기 반도체 기판 상에 형성된 터널 산화막을 포함한다.
플래시 메모리, STI, 디봇(Divot)영역

Description

플래시 메모리 소자의 제조방법{Method Manufactruing of Flash Memory Device}
실시예는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리와 비휘발성 메모리로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read only memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특징이 있다.
플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막, ONO층의 개재 하에 적층된 플로팅 게이트 및 컨트롤 게이트로 이루어지는 게이트 스택 및 상기 게이트 스택의 양측에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 현재 130nm의 제품이 일반화되어 가고 있으며 최근에는 90nm 이하로 감소(shrink)되고 있는 추세이다. 특히, 셀 사이즈의 축소로 인하여 상기 플래시 메모리 소자의 게이트 스택은 STI영역 가장자리 영역까지 형성되고 있다.
일반적으로 STI 형성시 액티브 영역과 인접하는 STI의 에지 부위에 디봇(divot)영역이 형성되며 상기 디봇 영역을 포함하는 기판 상부로 터널 산화막이 형성된다. 상기 터널 산화막은 기판을 이루는 실리콘의 경사면 결졍방향에 따라서 증착비가 달라지게 되므로 국부적으로 옥사이트 씨닝(Oxide Thinning)현상이 발생하게 된다.
이러한, 옥사이드 씨닝 현상은 플래시 메모리 소자의 데이터 프로그램 이후 데이터 이레이스(erase) 시 패스트 이레이스(fast erase) 현상의 주원인이 된다. 즉, STI의 코너 영역에서 디봇 현상이 발생되고 상기 디봇영역 상부로 게이트 스택이 형성되므로 전압(Vt) 산포가 확장되어 소자의 스피드 및 신뢰성을 저해하는 문제가 있다.
실시예에서는 STI 코너 영역을 포함하는 반도체 기판 상에 터널 산화막의 증착이 균일하게 이루어져 전압 산포영역을 감소시킴으로써 소자의 성능을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조방법을 제공한다.
실시예에 따른 플래시 메모리 소자는 액티브 영역을 정의하기 위하여 반도체 기판에 형성된 소자분리막; 상기 액티브 영역과 접하는 상기 소자분리막의 가장자리에 상기 액티브 영역의 표면보다 낮고 경사면을 가지도록 형성된 코너 영역; 상기 액티브 영역의 표면에 도핑된 제1 배리어막; 상기 코너 영역의 표면에 도핑된 제2 배리어막; 및 상기 제1 및 제2 배리어막을 포함하는 상기 반도체 기판 상에 형성된 터널 산화막을 포함한다.
실시예에 따른 플래시 메모리 소자의 제조방법은, 액티브 영역을 정의하기 위하여 트랜치가 형성된 반도체 기판에 절연막을 형성하는 단계; 상기 절연막에 대한 평탄화 공정을 진행하여 트랜치를 형성하고 절연소자분리막을 형성하는 단계; 상기 액티브 영역과 접하는 상기 소자분리막의 가장자리에 상기 액티브 영역의 표면보다 낮고 경사면을 가지도록 형성된 코너 영역; 상기 액티브 영역의 표면에 도핑된 제1 배리어막; 상기 코너 영역의 표면에 도핑된 제2 배리어막; 및 상기 제1 및 제2 배리어막을 포함하는 상기 반도체 기판 상에 형성된 터널 산화막을 포함한다.
실시예에 따른 플래시 메모리 소자 및 그 제조방법에 의하면, 플라즈마 트리트먼트 공정에 의하여 액티브 영역과 소자분리막의 에지 영역에 배리어 질화막의 농도를 다르게 형성할 수 있다. 이에 따라, 터널 산화막의 증착이 균일하게 이루어져 옥사이트 씨닝 현상을 방지함으로써 소자의 성능을 향상시킬 수 있다.
실시예에 따른 플래시메모리 소자 및 그의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 6은 실시예에 따른 플래시 메모리 소자의 단면도이다.
실시예에 따른 플래시 메모리 소자는, 액티브 영역(A)을 정의하기 위하여 반도체 기판(100)에 형성된 소자분리막(160); 상기 액티브 영역(A)과 접하는 상기 소자분리막(160)의 가장자리에 상기 액티브 영역(A)의 표면보다 낮고 경사면을 가지도록 형성된 코너 영역(170); 상기 액티브 영역(A)의 표면(180)에 도핑된 제1 배리어 질화막(210); 상기 코너 영역(170)의 표면에 도핑된 제2 배리어 질화막(220); 및 상기 제1 및 제2 배리어 질화막(210,220)을 포함하는 상기 반도체 기판(100) 상에 형성된 터널 산화막(250)을 포함한다.
상기 제1 배리어 질화막(210)과 제2 배리어 질화막(220)의 질소이온 도핑농도는 서로 다르며, 상기 제2 배리어 질화막(220)의 도핑농도가 상기 제1 배리어 질화막(210)의 도핑농도보다 낮게 형성될 수 있다.
따라서, 상기 제1 배리어 질화막(210)과 제2 배리어 질화막(220)의 농도차에 의하여 상기 터널 산화막(250)이 균일한 두께로 형성되어 소자의 성능을 향상시킬 수 있다.
도 6의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다.
이하, 실시예에 따른 플래시 메모리 소자의 제조방법에 대하여 도면을 참조하여 구체적으로 설명한다.
도 1 내지 도 6은 실시예에 따른 플래시 메모리 소자의 제조공정을 나타내는 단면도이다.
도 1 내지 도 3을 참조하여, 반도체 기판(100)에 소자분리막(160) 및 액티브 영역(A)이 형성된다.
예를 들어, 상기 소자분리막(160)은 도 1에 도시된 바와같이 상기 반도체 기판(100) 상에 패드 산화막(110), 패드 질화막(120) 및 패드 테오스(TEOS)막(130)이 형성된다. 상기 패드 산화막(110), 패드 질화막(120) 및 패드 테오스막(130)은 포토레지스트 패턴(미도시)에 의하여 선택적으로 식각되어 상기 반도체 기판(100)의 표면을 선택적으로 노출시킬 수 있다. 상기 패드 산화막(110), 패드 질화막(120) 및 패드 테오스막(130)을 식각마스크로 하여 반도체 기판(100)에 대한 반응성 이온식각(Reactive ion etching) 공정을 진행하여 상기 반도체 기판(100)에 소정의 깊이로 트렌치(T)를 형성한다.
도 2 및 도 3을 참조하여, 상기 트랜치(T) 내부에 라이너 산화막(미도시)을 형성하고, HDP 공정에 의하여 상기 트랜치(T)를 산화막으로 갭필한 후 CMP 공정에 의하여 평탄화시켜서 소자분리막(160)을 형성한다. 상기 CMP 공정시 식각 종료점은 패드 질화막(120)일 수 있다. 추가적으로 상기 소자분리막(160)에 대한 열처리 공정을 진행한 후 상기 패드 질화막(120) 및 패드 산화막(110)을 제거할 수 있다.
상기와 같이 반도체 기판(100)에 소자분리막(160)이 형성되어 필드 영역 및 액티브 영역(A)이 정의될 수 있게 된다.
상기 소자분리막(160) 형성을 위한 상기 패드 산화막(110) 및 패드 질화막(120)의 제거시 상기 소자분리막(60)과 상기 반도체 기판(100)과 접하는 코너 영역(170)에 디봇(divot)현상이 발생될 수 있다. 이러한 디봇현상이 발생되면 후속의 터널 산화막 형성시 상기 반도체 기판(100)의 표면(180)과 상기 디봇영역에서의 산화막 증착비가 달라지게되어 옥사이드 씨닝(Oxide thinning) 현상을 유발하게 될 수 있다.
즉, 상기 소자분리막(160)의 코너 영역(170)은 경사면을 가지고 있고 상기 액티브 영역(A)은 평탄한 표면(180)을 가지므로 상기 소자분리막(160) 및 액티브 영역(A)의 표면(180)으로 산화막을 증착하면 상기 반도체 기판(100)의 격자면 방향에 따라 상기 코너 영역(170)에서의 산화막은 상대적으로 얇게 증착되게 되어 옥사 이드 씨닝(Oxide thinning) 현상이 발생하게 되는 것이다.
실시예에서는 이러한 옥사이드 씨닝(Oxide thinning) 현상을 방지하기 위하여 플라즈마 질화공정을 진행할 수 있다.
도 4를 참조하여, 상기 소자분리막(160)이 형성된 반도체 기판(100)에 대한 플라즈마 트리트먼트(Plasma treatment) 공정이 진행된다. 예를 들어, 상기 플라즈마 트리트먼트 공정은 질소이온을 이용하여 진행될 수 있다.
도 5를 참조하여, 상기 플라즈마 질화공정에 의하여 상기 액티브 영역의 표면에는 제1 배리어 질화막(210)이 형성되고 상기 소자분리막(160)의 코너 영역(170)에는 제2 배리어 질화막(220)이 형성될수 있다. 이때, 상기 제2 배리어 질화막(220)은 경사면을 가지는 코너 영역(170)에 형성되므로 저농도로 형성되고, 상기 제1 배리어 질화막(210)은 평탄한 표면(180)을 가지는 액티브 영역(A) 상에 형성되므로 고농도로 형성될 수 있다.
즉, 터널 산화막 증착 공정 이전에 플라즈마 질화공정으로 실리콘으로 형성된 반도체 기판(100)의 표면을 질화시키면 상기 소자분리막(160)의 코너 영역(170)에서의 질소 농도가 상기 액티브 영역(A)의 표면에서의 의 질소 농도보다 상대적으로 적게 도핑되므로 상기 제2 배리어 질화막(220)은 제1 배리어 질화막(210)보다 저농도의 도핑영역을 가지게 된다.
도 6을 참조하여, 상기 반도체 기판(100) 상에 터널 산화막(250)이 형성된다. 상기 터널 산화막(250)은 상기 제1 배리어 질화막(210) 및 제2 배리어 질화막(220) 상에 균일한 두께를 가지도록 형성될 수 있다.
이것은 상기 터널 산화막(250) 증착은 상기 제1 및 제2 배리어 질화막(210,220)에 의하여 증착비가 달라질 수 있기 때문이다.
즉, 상기 소자분리막(160)의 코너 영역(170)에서는 제2 배리어 질화막(220)의 질소 농도가 저농도이기 때문에 상기 코너 영역(170)에서의 터널 산화막(250)의 증착률은 높아지게 된다. 또한, 상기 액티브 영역(A)에서는 상기 제2 배리어 질화막(220)의 질소 농도가 고농도이기 때문에 상기 액티브 영역(A)에서의 상기 터널 산화막(250)의 증착률은 상대적으로 낮아지게 된다. 따라서, 상기 반도체 기판에 형성되는 터널 산화막(250)은 균일한 두께를 가질 수 있게 된다.
일반적으로 디봇 현상이 발생된 상기 코너 영역은 그 경사면에 의하여 평탄한 표면을 갖는 영역에 비하여 절연막의 증착률이 떨어질 수 있다. 이를 개선하기 위하여, 실시예에서는 상기 반도체 기판(100)의 격자면 방향에 따라 제1 및 제2 배리어 질화막(210,220)의 농도를 달리함으로써 상기 터널 산화막(250)의 증착비에 변화를 주는 방법을 사용하였다. 따라서, 상기 제1 및 제2 배리어 질화막(210,220) 농도와 산화막 증착비의 상호보완 작용에 의하여 균일한 터널 산화막(250)의 형성이 가능할 수 있다.
따라서, 상기 소자분리막에서의 옥사이트 씨닝(Oxide thinning)현상을 개선하여 상기 터널산화막의 증착이 균일하게 이루어지므로 전압(Vt) 산포가 개선되어 소자의 성능을 향상시킬 수 있다.
도시되지는 않았지만, 후속공정으로 상기 액티브 영역 상에 게이트 스택이 형성될 수 있다. 특히, 상기 게이트 스택은 소자의 집적화에 따라 상기 소자분리막 의 코넉 영역 상부에 형성될 수 있다.
이상과 같이 본 발명에 따른 플래시 메모리 소자 및 그 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1 내지 도 6은 실시예에 따른 플래시 메모리 소자의 제조 공정을 나타내는 단면도이다.

Claims (8)

  1. 액티브 영역을 정의하기 위하여 반도체 기판에 형성된 소자분리막;
    상기 액티브 영역과 접하는 상기 소자분리막의 가장자리에 상기 액티브 영역의 표면보다 낮고 경사면을 가지도록 형성된 코너 영역;
    상기 액티브 영역의 표면에 도핑된 제1 배리어막;
    상기 코너 영역의 표면에 도핑된 제2 배리어막; 및
    상기 제1 및 제2 배리어막을 포함하는 상기 반도체 기판 상에 균일한 두께로 형성된 터널 산화막을 포함하는 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 배리어막은 질소이온이 도핑되어 형성된 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 제1 배리어막과 제2 배리어막의 질소이온 도핑농도는 서로 다르며,
    상기 제2 배리어막의 도핑농도가 상기 제1 배리어막의 도핑농도보다 낮은 것을 특징으로 하는 플래시 메모리 소자.
  4. 액티브 영역을 정의하기 위하여 트랜치가 형성된 반도체 기판에 절연막을 형성하는 단계;
    상기 절연막에 대한 평탄화 공정을 진행하여 상기 트랜치 상에 절연소자분리막을 형성하는 단계;
    상기 액티브 영역과 접하는 상기 소자분리막의 가장자리에 상기 액티브 영역의 표면보다 낮고 경사면을 가지도록 형성된 코너 영역;
    상기 액티브 영역의 표면에 도핑된 제1 배리어막;
    상기 코너 영역의 표면에 도핑된 제2 배리어막; 및
    상기 제1 및 제2 배리어막을 포함하는 상기 반도체 기판 상에 형성된 터널 산화막을 포함하는 플래시 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 배리어막은 질소이온을 사용한 플라즈마 트리트먼트 공정에 의하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 플라즈마 트리트먼트 공정 진행시 상기 반도체 기판의 표면에 따라 질소이온의 도핑농도가 달라지는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제4항에 있어서,
    상기 제2 배리어막은 상기 코너 영역의 경사면에 의하여 상기 제1 배리어막보다 낮은 농도로 도핑되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  8. 제6항에 있어서,
    상기 터널 산화막은 질소이온의 도핑농도가 높은 제1 배리어 영역보다 질소이온의 도핑농도가 낮은 제2 배리어 영역에서의 증착속도가 높은 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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