KR20040053439A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 트렌치를 형성한 후 HDP(High Density Plasma) 산화막을 매립하고, 상기 HDP 산화막에 대하여 질소 이온주입공정 및 질소 열처리공정을 순차적으로 실시하여 상기 HDP 산화막을 질화시켜 후속공정시 상기 HDP 산화막의 식각속도를 감소시킴으로써 후속 공정에 의한 트렌치 상부 모서리 부위에서의 모트 발생을 억제할 수 있는 반도체 소자의 소자 분리막 형성방법을 개시한다.
Description
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히 STI 공정시 트렌치 상부의 모서리 부위의 라운딩처리의 특성을 향상시키고, 이 부위에서의 모트의 발생을 억제할 수 있는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 소자분리 공정으로는 STI(Shallow Trench Isolation) 공정을 이용하고 있다. 상기 STI 공정은 식각공정을 이용하여 반도체 기판의 필드영역(field region)에 트렌치(trench)를 형성한 후 트렌치의 내부에 월 산화(wall oxidation)공정을 실시하여 상기 식각공정에 의해 손상되는 트렌치의 내부를 보상하고 트렌치 상부의 모서리 부위를 라운딩(rounding)처리하고 있다. 이와 같이, 월 산화공정은 STI 공정에서 적절한 온도, 두께 및 산화 분위기 설정을 통하여 트렌치 상부의 모서리를 라운딩처리하고, 식각손상을 보상하기 위한 필수적인 공정이다.
그러나, 현재의 공정조건으로는 그 기술적 한계에 의해 트렌치 상부 모서리의 라운딩처리에 있어서 공정상의 한계를 가지며 아주 취약한 구조적 특성을 보인다. 이에 따라, 트렌치 상부 모서리에서의 모트(moat)의 발생은 불가피하며, 이로 인해, 트렌치 상부의 모서리 부위에 증착되는 산화막의 두께가 활성영역(active region)에 증착되는 산화막의 두께보다 얇게 형성되는 '게이트 산화막 얇아짐(Gate oxide thinning)' 현상이 발생한다. 또한, 고집적 소자에서는 소자의 신뢰성이나 GOI(Gate Oxide Integrity) 특성이 열화되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, STI 공정시 트렌치 상부의 모서리 부위의 라운딩처리의 특성을 향상시키는데 그 목적이 있다.
또한, 본 발명은 트렌치 상부의 모서리 부위에서의 모트의 발생을 억제하는데 다른 목적이 있다.
또한, 본 발명은 트렌치 상부의 모서리 부위에서 발생하는 게이트 산화막 얇아짐 현상을 방지하는데 또 다른 목적이 있다.
또한, 본 발명은 궁극적으로 소자의 전기적 특성 및 신뢰성을 향상시키는데 또 다른 목적이 있다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 반도체 기판 104 : 패드 산화막
106 : 패드 질화막 108 : 트렌치
110 : 월 산화막 112 : HDP 산화막
114 : 소자 분리막
본 발명의 일측면에 따르면, 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 월 산화공정을 실시하여 상기 트렌치 내부면에 월 산화막을 형성하는 단계와, 전체 구조 상부에 소자 분리막용 산화막을 증착한 후 평탄화공정을 실시하여 상기 트렌치를 매립하는 단계와, 질소 이온주입공정을 실시하여 상기 소자 분리막용 산화막에 질소 이온을 주입하는 단계와, 질소 분위기에서 열처리공정을 실시하여 상기 소자 분리막용 산화막을 질화처리하는 단계와, 상기 패드 질화막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 6에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(102)을 제공한다. 이때, 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])와 SC-1을 이용하여 실시하는 것이 바람직하다.
이어서, 반도체 기판(102) 상에 패드 산화막(104) 및 패드 질화막(106)을 순차적으로 증착한다. 이때, 패드 산화막(104)은 반도체 기판(102)의 상부 표면의 결정 결함 및 표면 처리를 위하여 건식 또는 습식산화방식을 이용한 산화공정을 실시하여 50 내지 200Å의 두께범위 내로 형성한다. 한편, 패드 질화막(106)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 실시하여 1000 내지 2000Å의 두께로 형성한다.
도 2을 참조하면, 전체 구조 상부에 포토레지스트(photoresist)를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(106), 패드 산화막(104) 및 반도체 기판(102)의 일부를 식각한다. 이로써, 반도체 기판(102)의 일부에는 트렌치(108)가 형성되며, 이에 따라 트렌치(108)에 의해 반도체 기판(102)은 필드영역과 액티브영역으로 정의된다. 이때, 트렌치(108)는 반도체 기판(102)의 상부 표면으로부터 3000 내지 4000Å의 깊이로 형성된다. 이후, 상기 포토레지스트 패턴(PR)은 스트립 공정을 실시하여 제거한다.
도 3을 참조하면, 전체 구조 상부에 대하여 특히 트렌치(108)의 내부면에 대하여 전처리 세정공정을 실시할 수 있다. 이때, 전처리 세정공정은 SC-1(NH4OH/H2O2/H2O 용액이 1:5:50의 비율로 혼합된 용액)을 이용하여 40 내지 60℃의 온도범위 내에서 10분동안 실시한 후 DHF(Diluted HF; 99:1의 비율로 H20로 희석된 HF용액)를 이용하여 180초동안 실시한다.
이어서, 트렌치(108)의 내부면에 대해 월산화공정을 실시한다. 이때, 월산화공정은 1000 내지 1200℃의 온도범위에서 건식산화방식으로 실시한다. 이로써, 트렌치(108)의 내부면을 따라 상부 모서리 부위가 라운딩(rounding)처리되며, 트렌치(108)의 내측면에 월 산화막(110)이 형성된다.
도 4를 참조하면, 트렌치(108)가 갭 필링(gap filling)되도록 전체 구조 상부에 HDP(High Density Plasma) 산화막(112)을 증착한다. 이때, HDP 산화막(112)은 5000 내지 7000Å의 두께로 증착한다.
도 5를 참조하면, 패드 질화막(106)을 정지층(stop layer)으로 이용한 평탄화공정을 실시하여 HDP 산화막(112)을 평탄화한다. 이때, 평탄화공정은 화학적 기계적 연마(Chemical Mechanical Polihing; 이하, 'CMP'라 함) 방식으로 실시하는 것이 바람직하다. 한편, 도시된 바와 같이 상기 평탄화공정시 도 6에서 형성되는 소자 분리막(114)의 높이를 고려하여 패드 질화막(108)을 일정 두께만큼 더 연마할 수도 있다.
이어서, HDP 산화막(112)에 대하여 질소(N2)이온을 이용한 이온주입공정을 실시한다. 이로써, HDP 산화막(112)에 질소 이온이 주입된다. 이때, 질소 이온주입공정은 40 내지 70KeV 정도의 압력범위 내에서 1.0e14 내지 1.0e15atoms/cm2도즈량으로 실시한다. 여기서, 질소이온을 이용하여 HDP 산화막(112)을 질화시키는 이유는 후속공정에서의 세정공정이나 산화막 산화공정에서의 HDP 산화막(112)의 산화속도를 감소시키기 위함이다. 즉, 습식각공정을 실시할 경우에는 일반적으로 등방성 식각특성이 나타나는데 이 경우 HDP 산화막(112)의 식각속도를 감소시켜줌으로써 트렌치(108) 상부의 모서리 부위에서의 모트 발생을 억제할 수 있다.
이어서, HDP 산화막(112)에 대하여 질소 분위기에서 1000 내지 1200℃의 고온으로 20 내지 40분 동안 열처리공정을 실시한다. 이때, 열처리공정은어닐(anneal) 방식으로 실시한다. 여기서, 질소 분위기에서 열처리 공정을 실시하는 이유는 질소 이온주입공정후 열처리공정을 실시하지 않을 경우 오히려 식각속도가 증가하는 현상이 발생하기 때문이다. 즉, 이러한 현상을 방지하기 위하여 질소 분위기에서 열처리 공정을 실시하여 HDP 산화막(112)을 질화시켜 준다.
도 6을 참조하면, 패드 산화막(104)을 식각 정지층으로 이용한 식각공정을 실시하여 패드 질화막(106)을 제거한다. 이로써, 소자 분리막(114)이 형성된다. 이때, 상기 식각공정은 질화막 계열의 물질과 산화막 계열물질 간의 식각 선택비를 고려하여 실시하는 것이 바람직하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 트렌치를 형성한 후 HDP 산화막을 매립하고, 상기 HDP 산화막에 대하여 질소 이온주입공정 및 질소 열처리공정을 순차적으로 실시하여 상기 HDP 산화막을 질화시켜 후속공정시 상기 HDP 산화막의 식각속도를 감소시킴으로써 후속 공정에 의한 트렌치 상부 모서리 부위에서의 모트 발생을 억제할 수 있다. 또한, 트렌치 상부의 모서리 부위에서 발생하는 게이트 산화막 얇아짐 현상을 방지할 수 있다.
따라서, 본 발명은 궁극적으로 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
Claims (3)
- (a) 반도체 기판 상에 패드 산화막 및 패드 질화막을 증착하는 단계;(b) 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;(c) 월 산화공정을 실시하여 상기 트렌치 내부면에 월 산화막을 형성하는 단계;(d) 전체 구조 상부에 소자 분리막용 산화막을 증착한 후 평탄화공정을 실시하여 상기 트렌치를 매립하는 단계;(e) 질소 이온주입공정을 실시하여 상기 소자 분리막용 산화막에 질소 이온을 주입하는 단계;(f) 질소 분위기에서 열처리공정을 실시하여 상기 소자 분리막용 산화막을 질화처리하는 단계; 및(g) 상기 패드 질화막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 질소 이온주입공정은 40 내지 70KeV 정도의 압력범위 내에서 1.0e14 내지 1.0e15atoms/cm2도즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 열처리 공정은 1000 내지 1200℃의 고온으로 20 내지 40분 동안 어닐 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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