KR100473732B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계; 상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계; 트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 내측으로 산화막을 형성하는 단계; 전체 구조 상부에 HDP 산화막을 증착하는 단계; CMP 공정을 실시하는 단계; N2 이온 주입 공정을 실시하는 단계; 어닐 공정을 실시하는 단계를 포함하여 이루어 진 반도체 소자의 소자 분리막 형성방법이 개시된다.

Description

반도체 소자의 소자분리막 형성방법{Method of forming an isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 얕은 트랜치 분리(shallow trench isolation:STI)방법에 관한 것이다.
반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성한 후 트랜치에 절연 물질을 매립하는 공정으로 소자 분리막을 형성한다. 이러한 소자 분리막을 트랜치형 소자 분리막이라 한다.
이러한 트랜치형 소자 분리막에 있어서 필드영역을 식각하여 트랜치를 형성하고 측벽 산화 공정을 통해 식각 공정에 의한 손상을 보상하며, 트랜치 상부 모서리를 라운딩 시키게 된다. 그러므로 이 공정은 적정한 온도와 두께 및 산화 분위기 설정을 통하여 트랜치 라운딩을 이루면서 완전한 식각 손상을 보상하기 위한 필수적인 공정이다. 그러나 현재의 공정 조건으로는 트랜치 상부 모서리에서의 모트(Moat)발생은 피할 수 없으며 이로 인해 고집적 소자에서는 소자의 신뢰성이나 GOI특성이 나빠지는 문제점이 있다.
따라서 본 발명은 얕은 접합 트랜치 분리 공정중 화학적 기계적 연마(CMP) 공정 진행 후 질소(N2) 이온 주입을 통하여 필드 산화막의 리세스(recess)를 감소시키면서 필드 산화막의 측벽 감소를 줄여 모트 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;
트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 내측으로 산화막을 형성하는 단계;
전체 구조 상부에 HDP 산화막을 증착하는 단계:
CMP 공정을 실시하는 단계;
N2 이온 주입 공정을 실시하는 단계;
어닐 공정을 실시하는 단계를 포함하여 이루어 진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10)상부에 패드 산화막(20)및 패드 질화막(30)이 형성된다. 패드 산화막(20)은 50 내지 200Å 바람직하게는 140 Å의 두께로 형성되는 것이 적절하며 반도체 기판(10)과 패드 질화막(30)의 스트레스 완화와 패드 질화막(30)의 식각시 스토핑 층으로서의 작용을 위해 사용된다. 패드 질화막(30)은 1000 내지 2000 Å 대략 1200 Å의 두께로 형성되는 것이 바람직하며 CMP 공정의 스토핑 층으로 작용한다.
도 1b를 참조하면, 액티브 영역과 필드 영역을 설정하기 위해 패드 질화막(30)상부에 포토레지스트 패턴(40)이 형성된다.
도 1c를 참조하면, 포토레지스트 패턴(40)에 의해 노출된 영역(필드 영역)을 반도체 기판(10)으로부터 대략 3500Å 에치한 후 포토레지스트 패턴(40)을 제거한다. 그로인하여 트랜치(50)가 형성된다.
도 1d를 참조하면, 전 세정 공정을 SC-1(NH4OH : H2O2 :H2O = 1 : 5 : 50)용액을 이용하여 약 50 ℃에서 대략 10분 동안 실시한 후 [HF : H2O = 1 : 99]용액에서 약 180초 동안 세정 공정을 실시한다. 그후, 트랜치 라운딩 산화 공정을 실시하여 트랜치 측벽에 산화막(70)을 형성한다. 트랜치 라운딩 산화 공정은 1000~1200 ℃의 고온 건식 산화(dry oxidation)분위기에서 실시하여 상부 라운딩을 실현시킨다. 트랜치 라운드 산화 공정에 의해 식각공정에 의한 플라즈마 손상이 보상된다. 산화막(70)은 이후의 트랜치 갭 충진 물질과 반도체 기판과의 완충 작용이 가능하도록 50~150Å 정도의 두께를 갖는 것이 바람직하다.
도 1e는 트랜치가 채워지도록 전체 구조 상부에 HDP 산화막(60)을 약 6000Å 증착한 상태의 단면도이다.
도 1f는 CMP 공정을 실시한 상태의 단면도로써, CMP 타겟은 패드 질화막을 0~50 % 제거하는 것으로 한다.
도 1g를 참조하면, N2이온 주입 공정을 실시하고 온도 1000℃ N2분위기에서 어닐 공정을 실시하여 질소 이온 주입층(80)이 형성된다.
N2 이온 주입의 Rp는 패드 질화막의 2/3~5/6 지점에 위치 하도록 하는 것이 바람직하며 도핑 프로 파일이 패드 산화막에 가까이 갈수록 높아 지는 조건으로 이온 주입 공정을 실시하는 것이 바람직하다. 이온 주입된 도펀트들은 반도체 기판 표면 부분 까지 확산되고, 후속 어닐 공정에 의하여 필드 산화막의 식각 속도를 감소시키게 된다. N2 이온 주입 조건은 40-70KeV, 1.0e14~1.0e15 atoms/Cm2 이다.
도 1h는 패드 질화막(30)을 제거한 상태의 단면도이며, 도 1i는 후속 세정 공정을 실시한 상태의 단면도이다.
본 발명은 소자 분리 공정 중에서 트랜치 형성 후 트랜치의 상부 모서리를 라운딩 시키고 모트를 제거하여 필드 산화막의 감소를 줄일 수 있다. 그로인하여 MOS 소자에서의 접합 누설 전류의 발생을 감소시킬 수 있으며 GOI(Gate Oxide Integrity)특성을 개선 할 수 있을 뿐 아니라 기생 누설 전류등을 제거하여 소자의 전기적 특성 및 신뢰성을 개선할 수 있다.
또한 트랜치 에지에서 나타나는 Gate Oxide Thinning 현상을 제거하여 소자의 안정적 동작전압을 나타낼 수 있으며, 초기 결함 현상을 제거할 수 있다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 소자분리막 형성방벙을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 패드 산화막
30: 패드 질화막 40: 포토레지스트 패턴
50: 트랜치 60: HDP 산화막
80: 질소 이온 주입층

Claims (9)

  1. 소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;
    트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 내측으로 산화막을 형성하는 단계;
    전체 구조 상부에 HDP 산화막을 증착하는 단계:
    CMP 공정을 실시하는 단계;
    상기 패드 질화막의 2/3~ 5/6 지점에 해당되는 상기 HDP 산화막에 N2 이온주입의 Rp가 위치되도록 하고, 도핑프로파일이 상기 패드 산화막에 가까이 갈수록 높아지게 하는 N2 이온 주입 공정을 실시하는 단계; 및
    어닐 공정을 실시하는 단계를 포함하여 이루어 진 것을 특징으로 하는 소자 분리막 형성방법.
  2. 제 1항에 있어서,
    상기 트랜치 형성 후 SC-1(NH4OH : H2O2 :H2O = 1 : 5 : 50)용액을 이용하여 약 50 ℃ 대략 10분 동안 전 세정 공정을 실시한 후 [HF : H2O = 1 : 99]용액에서 약 180초 동안 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1항에 있어서,
    상기 트랜치 라운딩 산화 공정은 1000~1200 ℃의 고온 건식 산화(dry oxidation)분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 산화막은 50~150Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
  5. 삭제
  6. 제 1항에 있어서,
    상기 N2 이온 주입 조건은 40-70KeV, 1.0e14~1.0e15 atoms.Cm2 인것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1항에 있어서,
    상기 CMP 공정의 타겟은 패드 질화막이 0~50 % 제거되도록 설정하는 것을 특징으로하는 반도체 소자의 소자 분리막 형성방법.
  8. 제 1항에 있어서,
    상기 패드 산화막은 50 내지 200Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서,
    상기 패드 질화막은 1000 내지 2000 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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