KR100431995B1 - 반도체소자의 소자분리막 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 47
- 238000002955 isolation Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 238000004140 cleaning Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000007517 polishing process Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003631 expected effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로, 특히 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정를 이용한 소자분리막 형성 공정에 있어서, CMP공정 시, 식각정지막으로 사용되던 기존의 패드질화막을 패드폴리실리콘막으로 대체한 후 BF2이온을 주입함으로써, 트렌치 측벽 옥시데이션 공정 시, 패드폴리실리콘막 측벽을 산화시켜 트렌치 상부 모서리의 라운딩 특성을 향상시키며 모우트 발생을 방지하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 실리콘기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 패드질화막 제거에 의한 모우트 발생을 방지하여 소자분리막의 상부 모서리에 험프(hump) 및 전계집중현상 등이 발생되는 것을 방지하도록 하는 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
도 1은 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 1에 도시된 바와 같이, 실리콘 기판(1) 상에 소정의 두께를 갖고서 절연을 하도록 패드질화막(미도시함)을 적층한 후, 식각공정을 진행하여 트렌치(미도시함)를 형성하였다.
그리고, 상기 트렌치가 형성된 부분에 전계효과(Field Effect) 집중으로 인한 누설전류를 방지하기 위하여 트렌치의 내벽면을 산화 성장시켜 희생산화막(미도시함)을 형성한 후, 상기 트렌치 내부에 HDP 산화막을 갭필산화막(3)으로 이용하여 트렌치를 매립하였다.
그 후, 상기 결과물을 패드질화막까지 화학기계적 연마공정을 진행하여 평탄화한 후, 인산용액으로 습식식각하여 패드질화막을 제거함으로써 소자분리막이 형성되었다.
그런데, 상기와 같은 종래 기술을 이용하게 되면, 트렌치 식각 시, 트렌치 내벽면에 발생되는 데미지를 제거하기 위해 트렌치의 내벽면을 산화 성장시켜 희생산화막을 형성하며, 이때, 희생산화막을 형성하기 전보다는 트렌치 양끝이 라운딩되나 라운딩 효과가 크지 않아서 라운딩처리로 인해 예상되는 효과에 비해 나타나는 효과가 미약한 문제점이 있었다.
또한, 상기 패드 질화막 제거 시, 패드 질화막을 완전하게 제거하기 위해 오버 식각을 진행하는데 이때, 갭필산화막과 패드질화막은 일직선상에 있는 반면에 서로 식각율이 달라 소자분리막 모서리 부분에 "A"와 같이 모우트(moat)를 형성하는 문제점이 있었다.
그 결과, 상기 모우트로 인하여 소자구동시 소자분리막 모서리 부분에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화가 발생될 뿐만 아니라 험프(hump)로 인한 문전접압의 변화 현상이 발생되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의목적은 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정를 이용한 소자분리막 형성 공정에 있어서, CMP공정 시, 식각정지막으로 사용되던 기존의 패드질화막을 패드폴리실리콘막으로 대체한 후 BF2이온을 주입함으로써, 트렌치 측벽 옥시데이션 공정 시, 패드폴리실리콘막 측벽을 산화시켜 트렌치 상부 모서리의 라운딩 특성을 향상시키며 모우트 발생을 방지하도록 하는 반도체소자의 소자분리막 제조방법을 제공하는 것이다.
도 1은 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리막을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 패드산화막
120 : 패드폴리실리콘막 130 : 감광막 패턴
140 : 트렌치 150 : 희생산화막
160 : 갭필산화막 170 : 소자분리막
상기 목적을 달성하기 위하여, 본 발명은 실리콘기판 상에 패드산화막과 패드폴리실리콘막을 순차적으로 형성한 후 패드폴리실리콘막 내에 BF2이온을 주입하는 단계와, 상기 결과물 상에 감광막 패턴을 형성하고 이를 마스크로 식각하여 실리콘기판 내에 트렌치를 형성하고 결과물 전면에 전세정 공정을 진행하는 단계와, 상기 결과물 상에 드라이 옥시데이션 공정을 진해하여 트렌치 측벽에 희생산화막을 형성하는 단계와, 상기 결과물 상에 갭필산화막을 증착하여 트렌치를 매립한 후 열공정을 진행하는 단계와, 상기 갭필산화막을 화학기계적연마 공정을 통해 평탄화하고 패드폴리실리콘막을 세정공정에 의해 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다.
본 발명은 상기 패드폴리실리콘막을 1000~1400Å 정도 증착한 후, BF2이온 주입 공정 시, 패드폴리실리콘막 표면으로부터 2/3~5/6 지점까지 BF2이온 주입하여후속 트렌치 측벽 희생산화막 형성을 위한 드라이 옥시데이션 공정 시, 패드폴리실리콘막의 산화속도를 증가시키며 산화되는 두께 조절이 가능하고 산화되는 프로파일의 조절이 가능한 것을 특징으로 한다.
또한, 본 발명은 SC-1 세정용액을 이용하여 40~60℃의 온도에서 5~15분 동안 세정한 후, HF와 H2O가 99 : 1의 비율로 혼합된 불산용액에서 1~5분 동안 세정하여 전세정공정을 실시하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리막을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바에 있어서, 실리콘기판(100) 상에 패드산화막(110)과 패드폴리실리콘막(120)을 순차적으로 형성한다.
이때, 상기 패드산화막(110)은 50~200Å(바람직하게는 약 140Å) 증착하여 실리콘기판(100)과 패드폴리실리콘막(120)의 스트레스 완화용 및 후속 패드폴리실리콘막 제거 시, 식각정지막 역할을 하며, 패드폴리실리콘막(120)은 약 1200Å 두께로 증착하여 후속 트렌치 식각공정 시, 식각 마스크로 사용할 수 있으며, 혹은 후속 공정인 화학기계적연마 공정에서 식각정지막으로 사용된다.
그리고, 상기 패드폴리실리콘막(120)의 표면에 이온투과영역을 패드폴리실리콘막(120) 표면으로부터 2/3~5/6 지점까지로 설정하여 BF2이온 주입하여 후속 트렌치 측벽 희생산화막 형성을 위한 드라이 옥시데이션 공정 시, 패드폴리실리콘막(120)의 산화속도를 증가시키며 산화되는 두께 및 산화되는 프로파일을 조절하도록 한다.
또한, 상기 BF2이온 주입 공정 시, 도핑 프로파일은 하부 패드산화막(110)에 가까울수록 높아지도록 이온주입한다.
이어서, 도 2b에 도시된 바와 같이, 상기 패드폴리실리콘막(120) 상에 트렌치를 형성하기 위한 감광막(130) 패턴을 형성하고 이를 식각마스크로 하여 패드폴리실리콘막(120)과 패드산화막(110) 및 실리콘기판(100)을 건식식각하여 실리콘기판(100) 내에 트렌치(140)를 형성한다.
이때, 상기 트렌치(140)는 실리콘기판(100) 표면으로부터 약 3500Å의 깊이로 식각하여 형성한다.
그리고, 도 2c에 도시된 바와 같이, 상기 감광막 패턴(미도시함)을 제거하고 전세정 공정을 진행한 후, 상기 트렌치(140) 식각 공정 시, 받은 실리콘기판(100)의 데미지(damage)를 완화하기 위해 1000 ~ 1200℃의 고온 드라이(dry) 옥시데이션 분위기에서 열처리를 진행하여 트렌치(140) 내부벽면에 50 ~ 150Å의 두께로 희생산화막(150)을 형성한다.
또한, 상기 고온 드라이(dry) 옥시데이션 분위기에서 열처리를 진행 시, 패드폴리실리콘막(120)의 측벽이 "B"와 같이 약 200~ 800Å 정도 산화되도록 하여 트렌치 상부 모서리가 라운딩 되도록 한다.
이때, 상기 전세정 공정은 SC-1 세정용액을 이용하여 40~60℃의 온도에서 5~15분 동안 세정한 후, HF와 H2O가 99 : 1의 비율로 혼합된 불산용액에서 1~5분 동안 세정하여 진행하다.
그 후, 도 2d에 도시된 바와 같이, 결과물 전체에 갭필산화막(160)을 약 6000Å 정도 증착하여 트렌치를 매립한 후, 950 ~ 1200℃의 온도로 30분간 N2분위기로 열처리하여 갭필산화막(160)의 밀도를 균일하게 한다.
이후, 상기 결과물 상에 고 선택비 슬러리(High Selectivity Slurry : HSS)를 이용하여 식각정지막의 역할을 하는 패드폴리실리콘막(120)이 0~50% 정도 제거되도록 화학기계적 연마 공정을 진행하여 결과물을 평탄화한다.
그리고, 도 2e에 도시된 바와 같이, 상기 패드폴리실리콘막(미도시함)을 세정공정에 의해 제거하여 소자분리막(170)을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정를 이용한 소자분리막 형성 공정에 있어서, CMP공정 시, 식각정지막으로 사용되던 기존의 패드질화막을 패드폴리실리콘막으로 대체하고 트렌치 측벽 옥시데이션 공정 시, 패드폴리실리콘막 측벽을 산화시킴으로써, 트렌치 상부 모서리의 라운딩 특성을 향상시키며 소자분리막의 가장자리에 모우트 현상이 유발되는 것을 방지하는 효과가 있다.
그 결과, 소자분리막 모서리에 험프(hump) 및 전계집중현상 등이 발생되는 것을 방지되어 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (7)
- 실리콘기판 상에 패드산화막과 패드폴리실리콘막을 순차적으로 형성한 후 패드폴리실리콘막 내에 BF2이온을 주입하는 단계와;상기 결과물 상에 감광막 패턴을 형성하고 이를 마스크로 식각하여 실리콘기판 내에 트렌치를 형성하고 결과물 전면에 전세정 공정을 진행하는 단계와;상기 결과물 상에 드라이 옥시데이션 공정을 진해하여 트렌치 측벽에 희생산화막을 형성하는 단계와;상기 결과물 상에 갭필산화막을 증착하여 트렌치를 매립한 후 열공정을 진행하는 단계와;상기 갭필산화막을 화학기계적연마 공정을 통해 평탄화하고 패드폴리실리콘막을 세정공정에 의해 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 패드폴리실리콘막은 1000~2000Å 정도 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 전세정 공정은 SC-1 세정용액을 이용하여 40~60℃의 온도에서 5~15분 동안 세정한 후, HF와 H2O가 99 : 1의 비율로 혼합된 불산용액에서 1~5분 동안 세정하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 화학기계적 연마 공정은 패드폴리실리콘이 0~50% 제거되도록 타깃을 설정하여 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제 1항에 있어서, 상기 BF2이온 주입 공정 시, 패드폴리실리콘막 표면으로부터 2/3~5/6 지점까지 이온투과영역으로 설정하여 이온주입하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제 1항 또는 제 5항에 있어서, 상기 BF2이온 주입 공정 시, 도핑 프로파일은 하부 패드산화막에 가까울수록 높아지는 조건으로 이온주입하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
- 제 1항에 있어서상기 희생산화막은 50~150Å 정도 형성하여 갭필산화막과 실리콘기판과의 완충작용 역할을 하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040088A KR100431995B1 (ko) | 2002-07-10 | 2002-07-10 | 반도체소자의 소자분리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0040088A KR100431995B1 (ko) | 2002-07-10 | 2002-07-10 | 반도체소자의 소자분리막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040005511A KR20040005511A (ko) | 2004-01-16 |
| KR100431995B1 true KR100431995B1 (ko) | 2004-05-20 |
Family
ID=37315824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0040088A KR100431995B1 (ko) | 2002-07-10 | 2002-07-10 | 반도체소자의 소자분리막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100431995B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008048540A1 (de) * | 2008-09-15 | 2010-04-15 | Gebr. Schmid Gmbh & Co. | Verfahren zur Behandlung von Substraten, Substrat und Behandlungseinrichtung zur Durchführung des Verfahrens |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445558A (ja) * | 1990-06-12 | 1992-02-14 | Mitsubishi Electric Corp | 素子分離構造の形成方法 |
| JPH1050693A (ja) * | 1996-08-01 | 1998-02-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH10270544A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10303291A (ja) * | 1997-04-25 | 1998-11-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| KR20020081032A (ko) * | 2001-04-12 | 2002-10-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
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2002
- 2002-07-10 KR KR10-2002-0040088A patent/KR100431995B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445558A (ja) * | 1990-06-12 | 1992-02-14 | Mitsubishi Electric Corp | 素子分離構造の形成方法 |
| JPH1050693A (ja) * | 1996-08-01 | 1998-02-20 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH10270544A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10303291A (ja) * | 1997-04-25 | 1998-11-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| KR20020081032A (ko) * | 2001-04-12 | 2002-10-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR20040005511A (ko) | 2004-01-16 |
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