KR100873357B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 공정 중 소자분리막 제조방법에 관한 것으로, 얕은 트렌치 소자격리(Shallow Trench Isolation)공정에 의해 소자 분리막 프로파일(profile)을 구현하는 과정에서, 트렌치가 형성된 실리콘기판 상부 즉, 실리콘기판과 패드질화막 사이에 형성된 패드산화막의 가장자리를 측벽으로 일부 언더 컷(under cut)한 후, 그 부분에 폴리실리콘막을 매립하고, 고온 열처리하여 폴리실리콘막을 산화시킴으로써, 트렌치 상부 모서리의 라운딩 특성을 향상시킬 수 있고, 모우트 발생을 방지하여 반도체 소자의 특성, 신뢰성을 향상시킬 수 있도록 하는 소자 분리막 제조방법에 관한 것이다.

소자분리막, 모우트, 라운딩

Description

반도체소자의 소자분리막 제조방법{Method for forming the Isolation Layer of Semiconductor Device}

도 1a 내지 도 1c는 종래 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 실리콘기판 110 : 패드산화막

120 : 패드질화막 130 : 트렌치

140 : 폴리실리콘막 145 : 폴리실리콘 산화막

150 : 갭필산화막 160 : 소자분리막

본 발명은 반도체 소자의 제조 공정 중 소자분리막 제조방법에 관한 것으로, 특히, 얕은 트렌치 소자격리(Shallow Trench Isolation; STI) 공정에 의해 소자 분리막 프로파일(profile)을 구현하는 과정에서, 트렌치가 형성된 실리콘기판 상부 즉, 실리콘기판과 패드질화막 사이에 형성된 패드산화막의 가장자리를 측벽으로 일부 언더 컷(under cut)한 후, 그 부분에 폴리실리콘막을 매립하고, 고온 열처리하여 폴리실리콘막을 산화시킴으로써, 트렌치 상부 모서리의 라운딩 특성을 향상시킬 수 있고, 모우트 발생을 방지할 수 있어서, 반도체 소자의 특성, 신뢰성을 향상시키는 소자 분리막 형성 방법에 관한 것이다.

일반적으로, 실리콘기판 상에 트랜지스터와 커패시터 등을 형성하는 공정에 있어서는, 실리콘기판에 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.

그런데, 상기 소자분리영역을 형성하는 공정에 있어서는, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 산화막을 증착시킨 후, 화학기계적 연마공정으로 이 산화막의 불필요한 부분을 식각함으로써, 소자분리막을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.

그러나, 상기 종래 기술에 의한 소자분리영역 형성방법에 따르면, 트렌치 식각 시, 트렌치의 상부 모서리에 날카로운 모서리가 형성되고, 패드 질화막 제거 시, 갭필산화막과 패드질화막의 서로 다른 식각율에 의해 상기 날카로운 모서리 부분에 모우트(moat)가 형성되어, 소자 구동시 소자분리막 모서리 부분에 전기적 집 중현상(fringing field)이 유발될 수 있으며, 이에 따라, 소자가 비정상적으로 구동하게 되는 문제점이 있었다.

이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제점을 상세히 설명하기로 한다.

도 1a 내지 도 1c는 종래 기술에 의한 소자 분리막 형성 방법을 나타내는 공정 순서도이다.

상기 종래 기술에 의한 소자 분리막 형성 방법에 따르면, 우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 절연막으로써, 소정의 두께를 가지는 패드질화막(2)을 적층한 후, 식각공정을 진행하여 트렌치(3)를 형성하였다. 이때, 상기 트렌치의 상부와 하부 모서리가 "A"와 같이 날카롭게 형성된다.

그리고, 도 1b에 도시된 바와 같이, 상기 트렌치(3) 내부에 HDP 산화막을 갭필산화막(4)으로 이용하여 트렌치(3)를 매립하였다.

그 후, 도 1c에 도시된 바와 같이, 상기 결과물을 패드질화막(2)까지 화학기계적 연마공정을 진행하여 평탄화한 후, 인산용액으로 습식식각하여 패드질화막(2)을 제거함으로써 소자분리막(5)이 형성되었다. 이때, 상기 습식식각에 의한 패드질화막(2) 제거 시, 갭필산화막(4)은 패드질화막(2)에 비해 비교적 높은 식각율을 가지게 되는 바, 이러한 서로 다른 식각율에 의해 소자분리막 모서리 부분에 "B"와 같이 모우트(moat)가 형성된다.

즉, 상기와 같은 종래 기술에 의한 반도체소자의 소자분리막 형성방법을 이용하게 되면, 상기 트렌치 식각 시, 트렌치의 상부 모서리에 "A"와 같은 날카로운 모서리가 형성되며, 후속, 패드 질화막 제거 시, 갭필산화막과 패드질화막과의 서로 다른 식각율에 의해, 소자분리막 모서리 부분에 "B"와 같은 모우트(moat)가 형성되는 바, 이로 인하여, 소자 구동시, 상기 모서리부에 발생한 모우트로 인하여 전기적 집중현상(fringing field)이 유발되어, 소자의 전기적 열화가 발생될 뿐만 아니라, 험프(hump)로 인한 문턱전압의 변화 현상이 발생되어, 소자가 비정상적으로 구동하게 되는 문제점이 발생하게 되는 것이다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 트렌치 상부 모서리의 라운딩 특성을 향상시킬 수 있고, 모우트의 발생을 방지할 수 있으며, 모우트에 의한 전기적 집중 현상을 방지할 수 있도록 하는 소자 분리막 형성 방법을 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은 패드산화막과 패드질화막이 순차적으로 적층된 실리콘기판에 식각공정을 진행하여 트렌치를 형성하는 단계와, 트렌치가 형성된 결과물에 제1 라운드 산화 공정을 진행하여 트렌치 상부 모서리를 라운딩하는 단계와, 패드산화막의 가장자리 일부를 언더 컷하는 단계와, 패드산화막의 일부가 언더 컷된 결과물의 실리콘기판 전체에 폴리실리콘막을 증착하는 단계와, 폴리실리콘막의 두께를 타겟으로 하여 폴리실리콘막을 식각하여 언더 컷된 패드산화막의 가장자리를 폴리실리콘막으로 매립하는 단계와, 패드산화막의 가장자리가 폴리실리콘막으로 매립된 결과물에 제2 라운드 산화 공정을 진행하여 트렌치 내벽에 희생산화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다..

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본 발명에 의한 소자 분리막 제조 방법에 있어서, 상기 제1 라운드 산화 공정은 건식 열산화방식으로 진행할 수 있다.
상기 패드 산화막은 100 Å만큼 언더 컷함이 바람직하다.

삭제

그리고, 상기 제2 라운드 산화 공정은 건식 열산화방식으로 폴리실리콘막을 완전히 산화시킬 수 있는 시간 동안 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2g는 본 발명의 일실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

우선, 도 2a에 도시된 바와 같이, 실리콘기판(100) 상에 패드산화막(110)과 패드질화막(120)을 순차적으로 형성하고, 상기 패드질화막(120) 상부에 감광막(미도시함)을 도포한 다음 노광 및 현상 공정을 진행하여 트렌치 형성영역이 정의되도록 감광막(미도시함)을 패터닝한다. 이때, 상기 패드산화막(110)은 약 100Å 정도의 두께로 증착되어, 실리콘기판(100)과 패드질화막(120)의 스트레스를 완화시키는 역할 및 후속 패드질화막(120) 제거 공정 시, 식각정지막의 역할을 하며, 패드질화막(120)은 약 1000Å 두께로 증착되어, 후속 트렌치 식각공정 시, 식각 마스크로서의 역할 및 화학기계적연마 공정에서 식각정지막으로서의 역할을 하게 된다.

이어서, 상기 패터닝된 감광막(미도시함)을 식각마스크로 하여 패드질화막(120)과 패드산화막(110) 및 실리콘기판(100)을 순차적으로 식각하여 실리콘기판(100) 내에 트렌치(130)를 형성한다. 이때, 상기 트렌치(130)는 실리콘기판(100) 표면으로부터 약 3500Å 깊이로 식각하여 형성한다.

이후, 도 2b에 도시된 바와 같이, 상기 트렌치(130)가 형성된 결과물에 제 1 라운드 산화 공정 즉, 고온에서 건식 옥시데이션 방식으로 산화공정을 진행하여 트렌치(130) 상부 모서리를 라운딩지게 형성한다. 그리고, 상기 패드산화막(110)을 패드산화막(110)의 측벽으로 식각 타겟을 약 100 Å으로 하여 언더 컷한다. 그 결 과, 상기 도면의 "C"와 같이, 패드질화막(120)과 실리콘기판(100) 사이에 실리콘기판(100) 측벽으로부터 약 100Å 깊이의 홈이 형성된다.

다음으로, 도 2c에 도시된 바와 같이, 상기 홈이 형성된 결과물의 실리콘기판(100) 전체에 폴리실리콘막(140)을 약 300 Å 정도의 두께로 증착한다. 이때, 상기 폴리실리콘막(140)은 폴리실리콘막의 특성상 갭필특성이 우수하여 패드질화막(120)과 실리콘기판(100) 사이에 형성된 홈에 완전히 매립된다.

그리고 나서, 도 2d에 도시된 바와 같이, 상기 증착된 폴리실리콘막(140) 두께를 식각 타겟으로 하여 건식 식각하여 홈 내부에 매립된 폴리실리콘막(140)을 제외한 나머지 폴리실리콘막을 제거한다.

상기 폴리실리콘막의 제거 공정을 진행한 후에는, 도 2e에 도시된 바와 같이, 상기 폴리실리콘막(140)이 매립된 결과물에 제 2 라운드 산화 공정 즉, 1000℃ 이상의 고온에서 건식 옥시데이션 방식으로, 폴리실리콘막(140)을 완전히 산화시킬 수 있는 시간 동안 상기 결과물에 대한 산화 공정을 진행한다. 이때, 상기 고온 열처리에 의하여, 매립된 폴리실리콘막(140)이 산화됨으로써, "D"와 같이 폴리실리콘 산화막의 영역(145)이 확장되며, 트렌치가 형성됨으로써 노출된 실리콘 기판의 표면이 산화되어, 상기 트렌치(130) 내벽에는 희생산화막(148)이 형성된다. 즉, 이러한 공정을 진행하면, 상기 도면에서 볼 수 있는 바와 같이, 식각율이 낮은 폴리실리콘 산화막의 영역이 확장되게 되는 바, 이후에 패드 질화막을 식각하여 소자 분리막을 형성하더라도, 상기 폴리실리콘 산화막으로 인하여, 모우트가 발생하지 않게 되며, 소자분리 영역이 활성 영역에 비해 낮아지는 것을 방지할 수 있다. 또한, 상기 희생 산화막에 의하여, 상기 트렌치 식각 공정 시 받은 실리콘기판(100)의 데미지(damage)를 완화할 수 있게 되며, 트렌치(140)의 상부 모서리를 라운딩지게 하여 라운딩 특성을 향상시킬 수 있다.

상기 공정을 진행하고 나서, 도 2f에 도시된 바와 같이, 결과물 전체에 갭필산화막(150)을 약 6000Å 정도 증착하여 트렌치를 매립한 후, 950 ~ 1200℃의 온도로 30분간 N₂ 분위기로 열처리하여 갭필산화막(150)의 밀도를 균일하게 한다.

이후, 상기 결과물 상에 고 선택비 슬러리(High Selectivity Slurry : HSS)를 이용하여 식각정지막의 역할을 하는 패드질화막(120)이 0~50% 정도 제거되도록 화학기계적 연마 공정을 진행하여 결과물을 평탄화한다.

그리고, 도 2g에 도시된 바와 같이, 상기 패드질화막(미도시함)을 세정공정에 의해 제거하여 소자분리막(160)을 형성한다.

따라서, 상기 소자 분리막 제조 방법에 의하면, 상기 식각율이 낮은 폴리실리콘 산화막의 영역을 확장시킴으로써, 모우트의 발생을 방지할 수 있고, 소자 분리 영역의 높이가 낮아지는 것을 방지할 수 있는 동시에, 제 1 라운드 산화 공정 및 제 2 라운드 산화 공정에 의하여, 트렌치 모서리 상부의 라운딩 특성을 향상시킬 수 있으므로, 모서리 부분의 전기적 집중 현상과 같은 종래 기술의 문제점을 모두 해결할 수 있다.

상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 트렌치가 형성된 실리콘기판 상부 즉, 실리콘기판과 패드질화막 사이의 라운딩 특성이 향상될 수 있으며, 식각율이 낮은 폴리실리콘 산화막의 영역을 확장시킴으로써, 모우트의 발생을 방지할 수 있는 동시에 소자분리 영역의 높이가 주위의 활성 영역보다 낮아지는 현상을 방지할 수 있게 된다. 그 결과, 소자분리막 모서리에 험프(hump) 및 전기적 집중현상 등이 발생되는 것을 방지되어 반도체 소자의 특성, 신뢰성을 개선시키고 그에 따른 반도체 소자의 수율을 향상시키는 효과가 있다.

삭제

Claims (5)

1. 패드산화막과 패드질화막이 순차적으로 적층된 실리콘기판에 식각공정을 진행하여 트렌치를 형성하는 단계;

   상기 트렌치가 형성된 결과물에 제1 라운드 산화 공정을 진행하여 트렌치 상부 모서리를 라운딩하는 단계;

   상기 패드산화막의 가장자리 일부를 언더 컷하는 단계;

   상기 패드산화막의 일부가 언더 컷된 결과물의 실리콘기판 전체에 폴리실리콘막을 증착하는 단계;

   상기 폴리실리콘막의 두께를 타겟으로 하여 상기 폴리실리콘막을 식각하여 상기 언더 컷된 패드산화막의 가장자리를 폴리실리콘막으로 매립하는 단계;

   상기 패드산화막의 가장자리가 폴리실리콘막으로 매립된 결과물에 제2 라운드 산화 공정을 진행하여 상기 트렌치 내벽에 희생산화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
2. 제 1항에 있어서, 상기 제1 라운드 산화 공정은 건식 열산화방식으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
3. 제 1항에 있어서, 상기 패드산화막은 100Å만큼 언더 컷함을 특징으로 하는 반도체소자의 소자분리막 제조방법.
4. 삭제
5. 제 1항에 있어서, 상기 제2 라운드 산화 공정은 건식 열산화방식으로 폴리실리콘막을 완전히 산화시킬 수 있는 시간 동안 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.

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