KR20000003983A - 트렌치를 이용한 반도체 소자분리막 제조 방법 - Google Patents

트렌치를 이용한 반도체 소자분리막 제조 방법 Download PDF

Info

Publication number
KR20000003983A
KR20000003983A KR1019980025291A KR19980025291A KR20000003983A KR 20000003983 A KR20000003983 A KR 20000003983A KR 1019980025291 A KR1019980025291 A KR 1019980025291A KR 19980025291 A KR19980025291 A KR 19980025291A KR 20000003983 A KR20000003983 A KR 20000003983A
Authority
KR
South Korea
Prior art keywords
film
trench
layer
nitride
thermal oxide
Prior art date
Application number
KR1019980025291A
Other languages
English (en)
Inventor
원대희
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980025291A priority Critical patent/KR20000003983A/ko
Publication of KR20000003983A publication Critical patent/KR20000003983A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Abstract

본 발명은 반도체 기판에 형성되는 각 소자를 분리하는 소자분리막 제조 방법에 관한 것으로, 매립절연물로 트렌치를 매립하기 전에 폴리실리콘막을 얇게 증착한 후 실리콘과 질화막사이의 열산화막 손실에 의한 공간에 폴리실리콘막은 남기고 모두 산화시키고, 실리콘과 질화막 사이의 산화되지 않은 폴리실리콘막은 질화막 제거후에 산화시키면 트렌치 폭보다 넓은 필드산화물이 액티브 지역 위에 형성되므로 게이트 세정공정 후에도 트렌치 모서리 부근에서의 필드 산화물이 액티브 영역보다 밑으로 내려가는 현상을 방지하여 게이트 산화막의 씨닝 현상을 막고, 액티브 영역의 모서리 부근에서의 전기장이 집중되어 발생하는 전기적 특성 열화를 방지할 수 있다.

Description

트렌치를 이용한 반도체 소자분리막 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 기판에 형성되는 각 소자를 분리하는 소자분리막 제조 방법에 관한 것이다.
일반적으로, 트렌치에 절연물을 채우고 화학 기계적 연마 후, 일련의 트렌치 소자분리막 제조공정을 거치게 되면 트렌치 모서리 부근에서의 필드 절연물의 높이가 액티브 영역보다 낮아지게 된다(도 1참조). 그렇게 되면 액티브 영역의 모서리 부근에서의 게이트 산화물의 씨닝(thinning) 현상에 의한 전기장 집중 때문에 문턱전압보다 낮은 전압에서 큰 누설전류가 발생하여 소자의 전기적 특성 열화를 초래하게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 차세대 소자인 1G DRAM 또는 4G DRAM 이상의 초고집적 소자에 적용할 수 있는 트렌치형 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 방법에 의한 소자분리막 형성 단면도,
도 2a 내지 도 2i는 본 발명에 따른 소자분리막 형성 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 열산화막
3 : 질화막 4 : 폴리실리콘막
5 : 절연막
본 발명은, 매립절연물로 트렌치를 매립하기 전에 폴리실리콘막을 얇게 증착한 후 실리콘과 질화막사이의 열산화막 손실에 의한 공간에 폴리실리콘막은 남기고 모두 산화시키고, 실리콘과 질화막 사이의 산화되지 않은 폴리실리콘막은 질화막 제거후에 산화시키면 트렌치 폭보다 넓은 필드산화물이 액티브 지역 위에 형성되므로 게이트 세정공정 후에도 트렌치 모서리 부근에서의 필드 산화물이 액티브 영역보다 밑으로 내려가는 현상을 방지하여 게이트 산화막의 씨닝 현상을 막고, 액티브 영역의 모서리 부근에서의 전기장이 집중되어 발생하는 전기적 특성 열화를 방지할 수 있다.
따라서, 본 발명은 반도체 기판 상에 산화막과 질화막을 형성하는 제 1 단계; 상기 질화막 및 산화막의 패턴닝하여 노출된 반도체 기판에 트렌치를 형성하는 제 2 단계; 상기 트렌치 측벽에 열산화막을 형성하고 상기 형성된 열산화막을 과도식각하여 제거하는 제 3 단계; 상기 트렌치 내를 포함한 전 지역에 폴리실리콘막을 증착하여 상기 질화막과 산화막 사이에 상기 폴리실리콘막을 위치시킨 후 상기 폴리실리콘막을 산화시키는 제 4 단계; 전체구조 상부에 절연막을 도포하여 상기 트렌치를 필링하는 제 5 단계; 필드 지역에는 절연막이, 액티브 지역에는 산화막이, 그 사이에는 잔류 폴리실리콘막이 위치하도록 상기 질화막이 들어날때 까지 상기 절연막을 에치백하여 평탄화를 수행하는 제 6 단계; 및 상기 잔류 폴리실리콘막을 산화시키는 제 7 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(1) 상에 열산화막(2)과 질화막(3)을 차례로 형성한다. 이때 열 산화막은 50-200Å의 두께로 질화막은 1000-3000Å의 두께로 형성하는 것이 바람직하다. 그리고, 소정 패턴을 형성하는 마스크 공정후 질화막(3)과 열산화막(2)을 차례로 식각하여 원하는 두께, 약 1500-4000Å의 실리콘 기판(1)을 식각하여 트렌치를 형성한다.
이어서, 도 2b와 같이, 트렌치 벽에 50-200Å의 열산화막을 형성하고, 100-300Å 두께의 열산화막이 제거될 수 있을 정도로 상기 트렌치 측벽에 형성된 열산화막을 습식식각 한다. 이렇게 습식식각하게 되면, 트렌치 측벽 즉, 질화막(3)의 단부 하부의 열산화막(2)이 제거되어 공간이 생긴다.
도 2c에 도시된 바와 같이, 폴리실리콘막(4)을 약 100-500Å정도 증착한다. 이때 질화막(3)과 실리콘 기판(1) 사이의 상기 공간에 폴리실리콘막(4)이 채워지게 된다.
계속하여, 도 2d와 같이, 증착된 폴리실리콘막(4)을 산화시켜 산화막(4')을 형성하게 되는데, 이때 상기 열산화막의 공간에 들어간 폴리실리콘막(A)은 산화되지 않고 남게 된다.
도 2e와 같이, 플라즈마 전처리 공정을 거친후 절연막(5)으로 트렌치를 매립하는데 상기 질화막(3)의 상부까지 절연물이 덮도록 3000-8000Å 두께의 절연물을 충분히 매립한다.
이어서, 도 2f와 같이, 화학.기계적 연마를 이용하여 상기 질화막(3)이 드러날 때까지 매립 절연막(5)을 연마해낸다.
그리고, 도 2g와 같이, 습식식각으로 드러난 질화막(3)을 제거하면 표면에 필드 지역에는 절연막(5)막이, 액티브 지역에는 열산화막(2)이, 그 사이에는 폴리실리콘막(A)이 드러나 있는 상태가 된다.
계속하여, 도 2h에 도시된 바와 같이, 잔류된 상기 폴리실리콘막(A)을 산화시키면 부피 팽창에 의해 필드와 액티브와의 경계 지역의 산화물이 열 산화막보다 더 높게 올라오도록 한다.
끝으로, 도 2i와 같이, 연이은 희생산화 전 세정 공정과 희생산화 공정, 게이트 전 세정 공정 및 게이트 산화 공정을 거치게 되면 트렌치 모서리 부근에서는 절연막이 액티브 영역보다 밑으로 내려가지 않는 절연물 형상을 얻을 수 있다.
상기와 같이 이루어지는 본 발명은 다음과 같은 효과를 가진다. 첫째, 트렌치를 O3-TEOS 등의 절연물로 채울 때 하지가 전부 산화물이기 때문에 증착 균일도를 높일 수 있다. 둘째, 트렌치 모서리 부근에서의 절연막이 액티브 영역보다 밑으로 내려가는 현상을 방지하여 트렌치 모서리 부근에서의 전기장 집중에 의한 누설전류를 억제할 수 있고, 셋째, 트렌치 모서리 부근에서의 게이트 산화막의 씨닝현상을 막아 전기적 특성 열화를 방지할 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판 상에 산화막과 질화막을 형성하는 제 1 단계;
    상기 질화막 및 산화막의 패턴닝하여 노출된 반도체 기판에 트렌치를 형성하는 제 2 단계;
    상기 트렌치 측벽에 열산화막을 형성하고 상기 형성된 열산화막을 과도식각하여 제거하는 제 3 단계;
    상기 트렌치 내를 포함한 전 지역에 폴리실리콘막을 증착하여 상기 질화막과 산화막 사이에 상기 폴리실리콘막을 위치시킨 후 상기 폴리실리콘막을 산화시키는 제 4 단계;
    전체구조 상부에 절연막을 도포하여 상기 트렌치를 필링하는 제 5 단계;
    필드 지역에는 절연막이, 액티브 지역에는 산화막이, 그 사이에는 잔류 폴리실리콘막이 위치하도록 상기 질화막이 들어날때 까지 상기 절연막을 에치백하여 평탄화를 수행하는 제 6 단계; 및
    상기 잔류 폴리실리콘막을 산화시키는 제 7 단계
    를 포함하여 이루어지는 반도체 소자의 소자분리막 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막은 50-200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
  3. 제 1 항에 있어서,
    상기 질화막은 1000-3000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
  4. 제 1 항에 있어서,
    상기 트렌치의 깊이는 1500-4000Å인 것을 특징을 하는 반도체 소자의 소자분리막 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 3 단계의 트렌치 측벽에 형성되는 열산화막은 50-200Å의 두께로 형성되는 것을 특징으로 하는 는 반도체 소자의 소자분리막 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 3 단계의 열산화막 식각 타겟 두께는 100-300Å인 것을 특징으로 하는 는 반도체 소자의 소자분리막 제조 방법.
  7. 제 1 항에 있어서,
    상기 폴리실리콘막은 100-500Å로 형성되는 것을 특징으로 하는 는 반도체 소자의 소자분리막 제조 방법.
KR1019980025291A 1998-06-30 1998-06-30 트렌치를 이용한 반도체 소자분리막 제조 방법 KR20000003983A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025291A KR20000003983A (ko) 1998-06-30 1998-06-30 트렌치를 이용한 반도체 소자분리막 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025291A KR20000003983A (ko) 1998-06-30 1998-06-30 트렌치를 이용한 반도체 소자분리막 제조 방법

Publications (1)

Publication Number Publication Date
KR20000003983A true KR20000003983A (ko) 2000-01-25

Family

ID=19541778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025291A KR20000003983A (ko) 1998-06-30 1998-06-30 트렌치를 이용한 반도체 소자분리막 제조 방법

Country Status (1)

Country Link
KR (1) KR20000003983A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873357B1 (ko) * 2002-10-31 2008-12-10 매그나칩 반도체 유한회사 반도체소자의 소자분리막 제조방법
US9463718B2 (en) 2013-01-11 2016-10-11 Lear Corporation Vehicle seat latching mechanism

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873357B1 (ko) * 2002-10-31 2008-12-10 매그나칩 반도체 유한회사 반도체소자의 소자분리막 제조방법
US9463718B2 (en) 2013-01-11 2016-10-11 Lear Corporation Vehicle seat latching mechanism
US10011196B2 (en) 2013-01-11 2018-07-03 Lear Corporation Vehicle seat latching mechanism

Similar Documents

Publication Publication Date Title
US5885883A (en) Methods of forming trench-based isolation regions with reduced susceptibility to edge defects
KR20000040458A (ko) 반도체 소자의 격리영역 형성방법
KR20000003983A (ko) 트렌치를 이용한 반도체 소자분리막 제조 방법
KR100756774B1 (ko) 반도체소자의 제조방법
KR100470161B1 (ko) 트렌치를 이용한 반도체 소자분리막 제조 방법
KR100403316B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR19980060506A (ko) 반도체 소자의 소자 분리막 형성방법
KR100566305B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR100305026B1 (ko) 반도체소자의 제조방법
KR20000044885A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100831671B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100312987B1 (ko) 반도체소자의소자분리막제조방법
KR20040059998A (ko) 반도체 장치의 소자 분리막 형성방법
KR100249023B1 (ko) 반도체장치의 소자격리방법
KR20000044560A (ko) 반도체 소자의 트렌치형 소자 분리막 형성방법
KR20000045299A (ko) 반도체 소자의 제조방법
KR100235971B1 (ko) 반도체 소자의 제조방법
KR0144026B1 (ko) 소자분리막 형성방법
KR100223911B1 (ko) 반도체 소자의 격리영역 형성방법
KR100752219B1 (ko) 반도체 소자의 격리막 제조방법
KR20010066326A (ko) 반도체소자의 트렌치 형성방법
KR20040002241A (ko) 반도체소자의 소자분리막 형성방법
KR20030000490A (ko) 반도체소자의 제조방법
KR20030000136A (ko) 반도체소자의 제조방법
KR20060134320A (ko) 반도체소자의 트랜치 소자분리막 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination