KR20010066326A - 반도체소자의 트렌치 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 트렌치 형성방법에 관한 것으로, 트렌치를 이용한 소자분리방법에서 반도체기판을 식각하여 트렌치를 형성한 다음, 마이크로파(microwave)를 이용한 열처리공정을 실시하여 반도체기판의 활성영역이 작아지는 것을 방지하여 좁은 폭 효과(narrow width effect)를 억제하고, 트렌치의 상부코너(top corner) 및 하부코너(bottom corner)를 라운딩(rounding)한 형태로 보존시켜 역 좁은 폭 효과(inverse narrow width effect)가 발생하는 것을 억제시킴으로써 접합누설전류(junction leakage current) 특성을 향상시키는 기술이다.

Description

반도체소자의 트렌치 형성방법{A method for fabricating trench of a semiconductor device}

본 발명은 반도체소자의 트렌치 형성방법에 관한 것으로, 특히 트렌치를 이용한 소자분리공정에서 트렌치를 형성한 후 마이크로파를 이용한 열처리공정을 실시하여 좁은 폭 효과를 감소시키고, 접합누설전류 특성을 향상시키는 반도체소자의트렌치 형성방법에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.

일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.

그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.

또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.

이하, 첨부된 도면을 참고로 종래기술에 대하여 설명하기로 한다.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 트렌치 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 소자분리영역으로 예정되는 부분을 노출시키는 패드산화막패턴(12)과 질화막 패턴(13)의 적층구조를 형성한다.

다음, 상기 질화막 패턴(13)을 식각마스크로 상기 반도체기판(11)을 식각하여 트렌치를 형성한다. 상기 식각공정시 트렌치의 표면에 손상된 부분(14)이 발생한다. (도 1a참조)

그 다음, 상기 트렌치 표면의 손상된 부분(14)을 제거하기 위해서 희생산화공정을 실시하여 트렌치 표면에 희생산화막(15)을 형성한다. (도 1b 참조)

다음, 상기 트렌치 표면에 형성된 희생산화막(15)을 세정공정으로 제거한 후, 접합누설전류 특성을 저하시키는 트렌치 표면의 댕글링 본드(dangling bond)를 제거하기 위하여 열산화공정을 실시하여 트렌치 표면에 열산화막(16)을 소정 두께 형성시킨다. (도 1c, 도 1d 참조)

그 다음, 전체표면 상부에 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 CVD산화막(17)을 소정 두께 증착시킨다. 상기 CVD산화막(17)은 후속공정에서 트렌치를 매립시키는 경우 상기 질화막 패턴(13) 하부에 언더컷이 형성되어 보이드(void)가 발생하는 것을 방지하기 위하여 형성된다. (도 1e 참조)

그 후, 전체표면 상부에 상기 트렌치가 완전히 매립되도록 매립절연막(18)을 형성한다. (도 1f 참조)

상기와 같이 종래기술에 따른 반도체소자의 트렌치 형성방법은, 트렌치 식각공정시 트렌치 표면에 발생하는 손상된 부분을 제거하기 위해서 실시되는 희생산화공정으로 형성된 희생산화막은 불산을 이용하여 제거한다. 상기 희생산화공정은 트렌치의 표면을 산화시킨 후 제거하는 공정으로 트렌치의 폭이 더 넓어지게 하기 때문에 반도체기판의 활성영역을 좁아지게 하는 결과를 초래한다. 상기와 같이 활성영역의 폭이 좁아지게 되면 좁은 폭 효과를 일으켜 트렌지스터를 열화시키고, 트렌치 상부코너와 하부코너, 트렌치 측벽에 형성되는 산화막의 두께가 다르기 때문에산화된 부분을 제거하는 경우 트렌치 식각때 라운딩된 트렌치 상부코너과 하부코너가 각이 지기 때문에 트렌치 가장자리 부분에 전기장(electric field)이 집중되어 트렌치 측벽에 확성영역의 중심부보다 더 낮은 전압에서 채널이 형성되므로 트렌지스터의 특성을 저하시킨다. 또한, 트렌치 하부코너에 각이 지는 경우 트렌치 하부코너에 스트레스가 증가되어 접합누설전류가 증가하게 되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 마이크로파를 이용한 열처리공정으로 트렌치식각시 트렌치 표면의 손상된 부분을 제거하여 반도체기판의 활성영역이 감소하는 것을 방지하고, 소자의 전기적 특성 및 공정수율을 향상시키는 반도체소자의 트렌치 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 트렌치 형성방법을 도시한 단면도.

도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 트렌치 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

11, 21 : 반도체기판 12, 22 : 패드산화막 패턴

13, 23 : 질화막 패턴 14, 24 : 손상된 부분

15 : 희생산화막 16 : 열산화막

17 : CVD산화막 18, 25 : 매립절연막

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 트렌치 형성방법은,

반도체기판 상부에 소자분리영역으로 예정되는 부분을 노출시키는 절연막 패턴을 형성하는 공정과,

상기 절연막 패턴을 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,

상기 트렌치의 표면을 마이크로파로 열처리하여 상기 식각공정시 손상된 부분을 제거하는 공정과,

전체표면 상부에 상기 트렌치를 매립시키는 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 트렌치 형성방법을 도시한 단면도이다.

먼저, 반도체기판(21) 상부에 패드산화막과 질화막의 적층구조를 형성한 다음, 소자분리마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 상기 반도체기판(21)에서 소자분리영역으로 예정되는 부분을 노출시키는 패드산화막 패턴(22)과 질화막 패턴(23)을 형성한다.

다음, 상기 질화막 패턴(23)을 식각마스크로 상기 반도체기판(22)을 식각하여 트렌치를 형성한다. 이때, 상기 트렌치의 표면에 식각공정에 의해 물리적으로 손상된 부분(24)이 형성된다. (도 2a 참조)

그 다음, 마이크로파를 이용한 열처리공정을 실시하여 상기 손상된 부분(24)을 제거한다. 상기 열처리공정은 상기 트렌치 표면에 결합하지 않은 실리콘과 공유결합이 가능한 수소가스분위기에서 실시하거나, 비활성가스분위기에서 실시될 수 있다.

상기 열처리공정을 실시하여 손상된 부분(24)을 제거함으로써 상기 질화막 패턴(23) 하부에 언더컷이 형성되는 것을 방지할 수 있다. 그리고, 상기 열처리공정은 산화공정으로 인해 트렌치의 상부코너 및 하부코너가 각이 지는 것을 방지하여 라운드한 형태를 보존시켜 준다. (도 2b 참조)

다음, 전체표면 상부에 상기 트렌치가 완전히 매립되도록 매립절연막(25)을형성한다. (도 2c 참조)

그 후, 도시되어 있지는 않지만 화학적 기계적 연마공정 및 질화막 패턴(23) 제거공정 등을 통하여 소자분리절연막을 형성할 수 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트렌치 형성방법은, 트렌치를 이용한 소자분리방법에서 반도체기판을 식각하여 트렌치를 형성한 다음, 마이크로파를 이용한 열처리공정을 실시하여 질화막 패턴 하부에 언더컷이 형성되는 것을 방지하고, 반도체기판의 활성영역이 감소하는 것을 방지하여 좁은 폭 효과를 억제하고, 트렌치의 상부코너 및 하부코너를 라운딩한 형태로 보존시켜 역 좁은 폭 효과를 억제시킴으로써 접합누설전류 특성을 향상시켜 소자의 신뢰성 및 전기적 특성을 향상시키는 이점이 있다.

Claims (3)

1. 반도체기판 상부에 소자분리영역으로 예정되는 부분을 노출시키는 절연막 패턴을 형성하는 공정과,

   상기 절연막 패턴을 식각마스크로 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,

   상기 트렌치의 표면을 마이크로파로 열처리하여 상기 식각공정시 손상된 부분을 제거하는 공정과,

   전체표면 상부에 상기 트렌치를 매립시키는 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트렌치 형성방법.
2. 제 1 항에 있어서,

   상기 절연막 패턴은 패드산화막과 질화막의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 트렌치 형성방법.
3. 제 1 항에 있어서,

   상기 열처리공정은 수소가스 또는 비활성가스 분위기에서 실시되는 것을 특징으로 하는 반도체소자의 트렌치 형성방법.