KR100873358B1 - 반도체소자의 소자분리막 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정 중 소자분리막 형성방법에 관한 것으로, 얕은 트렌치 소자격리(STI)공정에 의해 실리콘기판에 소자분리막 프로파일을 구현하는 과정에서 트렌치 형성영역을 정의하기 위한 패드산화막 식각 시, 풀 백(pull back) 식각하여 트렌치 형성영역보다 넓게 트렌치 형성영역을 정의한 다음, 트렌치 식각공정을 바이어스를 달리하여 건식식각하고, 트렌치 내벽에 습식산화 공정을 진행하여 트렌치를 형성함으로써, 트렌치 상부와 하부 모서리의 라운딩 특성을 향상시키며 모우트 발생을 방지하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.
소자분리막, 모우트, 라운딩

Description

반도체소자의 소자분리막 제조방법{Method for forming the Isolation Layer of Semiconductor Device}
도 1a 내지 도 1c는 종래 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 패드산화막
120 : 패드질화막 130 : 트렌치 형성영역
140 : 트렌치 150 : 희생산화막
160 : 갭필산화막 170 : 소자분리막
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 얕은 트렌치 소자격리(Shallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 실리콘기판에 소자분리막의 상부와 하부 모서리가 라운딩된 소자분리막 프로파일(profile)을 구현하도록 하는 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
상기 소자분리 영역을 형성하는 공정에 있어서는, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화막을 증착시킨 후, 화학기계적연마공정으로 이 산화막의 불필요한 부분을 식각함으로써, 소자분리영역을 반도체 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
그러나, 상기 STI(Shallow Trench Isolation)공정을 이용하게 되면 트렌치 형성 시, 트렌치의 상부와 하부 모서리가 날카롭게 형성되어 소자분리막 모서리 부분에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화가 발생될 뿐만 아니라 험프(hump)로 인한 문턱전압의 변화 현상이 발생되는 문제점이 있다.
도 1a 내지 도 1c는 종래 반도체소자의 소자분리막 제조방법에 의해 형성된 소자분리막의 문제점을 설명하기 위해 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소정의 두께를 갖고서 절연을 하도록 패드질화막(2)을 적층한 후, 식각공정을 진행하여 트렌치(3)를 형성하였 다. 이때, 상기 트렌치의 상부와 하부 모서리가 "A"와 같이 날카롭게 형성된다.
그리고, 도 1b에 도시된 바와 같이, 상기 트렌치(3) 내부에 HDP 산화막을 갭필산화막(4)으로 이용하여 트렌치(3)를 매립하였다.
그 후, 도 1c에 도시된 바와 같이, 상기 결과물을 패드질화막(2)까지 화학기계적 연마공정을 진행하여 평탄화한 후, 인산용액으로 습식식각하여 패드질화막(2)을 제거함으로써 소자분리막(5)이 형성되었다. 이때, 상기 습식식각에 의한 패드질화막(2) 제거 시, 갭필산화막(4)과 패드질화막(2)의 서로 다른 식각율에 의해 소자분리막 모서리 부분에 "B"와 같이 모우트(moat)가 형성된다.
즉, 상기와 같은 종래 반도체소자의 소자분리막 형성방법을 이용하게 되면, 상기 트렌치 식각 공정 중 트렌치의 상부와 하부 모서리에 형성된 "A"와 같은 날카로운 모서리와 패드 질화막 제거 시에 갭필산화막과 패드질화막과의 서로 다른 식각율에 의해 소자분리막 모서리 부분에 형성된 "B"와 같은 모우트(moat)로 인하여, 소자 구동시 소자분리막 모서리 부분에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화가 발생될 뿐만 아니라 험프(hump)로 인한 문턱전압의 변화 현상이 발생되어 소자가 비정상적으로 구동하게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 트렌치 상부와 하부 모서리의 라운딩 특성을 향상시킬 수 있고, 소자분리막 상부 모서리 부분에 모우트 발생을 방지하도록 하는 반도체소자의 소자분리막 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 패드산화막과 패드질화막이 순차적으로 형성된 실리콘기판에서 패드질화막을 선택적으로 식각하여 패드산화막 상부에 트렌치 형성영역을 정의하는 단계와, 패드질화막을 식각마스크로 트렌치 형성영역보다 넓게 패드산화막을 풀백 식각하여 실리콘기판을 노출시키는 단계와, 제1 바이어스 파워로 실리콘기판의 노출된 영역을, 가장자리가 라운드되도록 하면서 일정 깊이 식각하는 단계와, 제1 바이어스 파워보다 높은 제2 바이어스 파워로 실리콘기판의 노출된 영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계와, 습식산화 공정을 진행하여 트렌치의 내벽에 희생산화막을 형성하는 단계, 및 트렌치를 절연막으로 매립하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법을 제공한다.
상기 패드산화막은 산화물을 180 ~ 220Å의 두께로 두껍게 형성하는 것이 바람직하다.
상기 풀 백 식각은 패드산화막을 측벽으로 180 ~ 220Å 타겟으로 불산용액을 사용하여 진행하는 것이 바람직하다.
상기 실리콘기판에 대한 식각은 Cl2 가스를 사용하여 진행하는 것이 바람직하다.
상기 습식산화 공정 시, 750 ~ 950 ℃의 저온에서 5 ~ 30분 동안 진행하여 트렌치 내벽에 희생산화막을 형성하여 트렌치 하부 모서리를 라운딩지게 형성하는 것이 바람직하다.
본 발명은 트렌치를 형성하기 위한 식각 공정을 바이어스를 바꾸면서 식각하여 트렌치 상부 모서리 부분에 바이어스의 영향을 주어 라운딩지게 하며,또한, 패드산화막을 측벽으로 180 ~ 220Å 타겟으로 풀백(pull back) 식각하여 소자분리영역을 넓게 확보함으로써, 트렌치 상부 모서리의 라운딩 특성을 더욱 향상시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 소자분리막 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시된 바에 있어서, 실리콘기판(100) 상에 패드산화막(110)과 패드질화막(120)을 순차적으로 형성한 다음, 패드질화막(120)을 선택적으로 식각하여 패드산화막(110) 상부에 트렌치 형성영역(130)을 정의한다. 이때, 상기 패드산화막(110)은 약 180 ~ 220Å 정도로 두껍게 증착하여 실리콘기판(100)과 패드질화막(120)의 스트레스 완화용 및 후속 패드질화막(120) 제거 시 식각정지막 역할을 하며, 패드질화막(120)은 약 1000Å 두께로 증착하여 후속 트렌치 식각공정 시 식각 마스크로 사용할 수 있으며, 혹은 후속 공정인 화학기계적연마 공정에서 식각정지막으로 사용된다. 또한, 상기 패드산화막(110)은 기존의 패드산화막보다 두껍게 증착되는데 그 이유는 후속 트렌치 형성을 위한 바이어스 식각 시 바이어스의 영향을 받기 때문이다.
그리고, 도 2b에 도시된 바와 같이, 상기 패드질화막(120)을 식각마스크로 하여 하부 패드산화막(110)에 180 ~ 220Å 타겟으로 불산용액을 사용하여 풀 백(pull back) 식각공정을 진행하여 트렌치 형성영역(130)보다 넓게 패드산화막(110)을 딥 아웃(dip out)한다. 이는 후속 트렌치 형성을 위한 바이어스 식각 시, 트렌치 형성영역(130)보다 넓게 실리콘기판(100)이 바이어스 식각되어 트렌치의 상부 모서리가 라운딩지게 식각되도록 하기 위해서이다.
이어서, 도 2c 내지 도 2e에 도시된 바와 같이, 상기 패드질화막(120)과 패드산화막(110)을 식각마스크로 실리콘기판을 다단계로 바이어스를 변화시키면서 식각하여 실리콘기판(100) 내에 트렌치(140)를 형성한다. 상세하게는 우선, 1단계로 도 2c에 도시된 바와 같이, 패드질화막(120)과 패드산화막(110)을 식각마스크로 Cl2 가스를 사용하여 약 800W의 바이어스 전력으로 실리콘기판(100)의 일부를 바이어스를 주어 건식식각한다.
삭제
그리고, 순차적으로 도 2d와 도 2e에 도시된 바와 같이 패드질화막(120)과 패드산화막(110)을 식각마스크로 Cl2 가스를 사용하여 1단계의 바이어스 전력보다 높은 약 900W의 전력으로 실리콘기판(100)을 건식식각하여 실리콘기판(100) 내에 트렌치(140)를 형성한다.
그 다음, 도 2f에 도시된 바와 같이, 상기 트렌치(140)가 형성된 결과물에 750 ~ 950℃의 저온 습식(wet) 옥시데이션 분위기에서 서서히 열처리를 진행하여 트렌치(140) 내부 벽면에 희생산화막(150)을 형성한다. 그 결과, 상기 트렌치 식각 공정 시 받은 실리콘기판(100)의 데미지(damage)가 완화되며 트렌치(140)의 하부 모서리가 라운딩된다.
삭제
그리고, 도 2g에 도시된 바와 같이, 결과물 전체에 갭필산화막(160)을 약 6000Å 정도 증착하여 트렌치를 매립한 후, 950 ~ 1200℃의 온도로 30분간 N2 분위기로 열처리하여 갭필산화막(160)의 밀도를 균일하게 한다.
이후, 상기 결과물 상에 고 선택비 슬러리(High Selectivity Slurry : HSS)를 이용하여 식각정지막의 역할을 하는 패드질화막(120)이 0~50% 정도 제거되도록 화학기계적 연마 공정을 진행하여 결과물을 평탄화한다.
그리고, 도 2h에 도시된 바와 같이, 상기 패드질화막(미도시함)을 세정공정에 의해 제거하여 소자분리막(170)을 형성한다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 제조방법을 이용하게 되면, 실리콘기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 트렌치 형성영역을 정의하기 위한 패드산화막 식각 시 풀 백(pull back) 식각하여 트렌치 형성영역보다 넓게 트렌치 형성영역을 정의한 다음, 트렌치 식각공정을 바이어스를 바꾸면서 건식식각하고 트렌치 내벽에 습식산화 공정을 진행하여 트렌치를 형성함으로써, 트렌치 상부와 하부 모서리의 라운딩 특성을 향상시키며 소자분리막의 가장자리에 모우트 현상이 유발되는 것을 방지하는 효과가 있다.
그 결과, 소자분리막 모서리에 험프(hump) 및 전계집중현상 등이 발생되는 것을 방지되어 반도체 소자의 특성, 신뢰성을 개선시키고 그에 따른 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (5)

  1. 패드산화막과 패드질화막이 순차적으로 형성된 실리콘기판에서, 상기 패드질화막을 선택적으로 식각하여 패드산화막 상부에 트렌치 형성영역을 정의하는 단계;
    상기 패드질화막을 식각마스크로 트렌치 형성영역보다 넓게 패드산화막을 풀백 식각하여 상기 실리콘기판을 노출시키는 단계;
    제1 바이어스 파워로 상기 실리콘기판의 노출된 영역을, 가장자리가 라운드되도록 하면서 일정 깊이 식각하는 단계;
    상기 제1 바이어스 파워보다 높은 제2 바이어스 파워로 상기 실리콘기판의 노출된 영역을 일정 깊이 식각하여 트렌치를 형성하는 단계;
    습식산화 공정을 진행하여 상기 트렌치의 내벽에 희생산화막을 형성하는 단계; 및
    상기 트렌치를 절연막으로 매립하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  2. 제 1항에 있어서, 상기 패드산화막은 180 ~ 220Å 두께로 두껍게 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 제 1항에 있어서, 상기 풀 백 식각은 패드산화막 측벽을 180 ~ 220Å 타겟으로 불산용액을 사용하여 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 제 1항에 있어서,
    상기 제1 바이어스 파워를 이용하는 식각 및 제2 바이어스 파워를 이용하는 식각은 Cl2 가스를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  5. 제 1항에 있어서, 상기 습식산화 공정은 750 ~ 950 ℃의 저온에서 5 ~ 30분 동안 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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