KR100277435B1 - 반도체 장치의 트렌치 격리 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 형성되는 소자의 전기적 분리를 위한 얕은 트렌치 형성에 있어서, 활성 질화막의 스트립시 산화 방지용 질화막이 리세스(recess)되는 것을 방지하는 새로운 트렌치 격리 형성 방법에 관한 것으로서, 반도체 기판 상에 형성된 활성 질화막 및 패드 산화막이 차례로 식각되어 트렌치 마스크가 형성된다. 상기 트렌치 마스크를 사용하여 상기 반도체 기판이 식각되어 트렌치가 형성된다. 상기 트렌치 양측의 상기 활성 질화막의 일부분이 습식 식각에 의해 제거된다. 상기 트렌치 내부, 즉 바닥 및 양측 벽 상에 열산화막이 형성된다. 상기 열산화막을 포함하여 상기 활성 질화막 상에 상기 트렌치 바닥 및 양측 벽의 산화를 방지하기 위한 산화 방지 질화막이 형성된다. 상기 산화 방지 질화막 상에 HTO막(hot thermal oxide layer,고온 산화막)이 형성된다. 상기 트렌치 내부를 완전히 채우도록 트렌치 충전막(trench fill layer)이 형성된다. 상기 트렌치 충전막이 평탄화 식각된다. 상기 활성 질화막 및 패드 산화막이 스트립된다. 이와 같은 반도체 장치 제조 방법에 의해, 활성 질화막의 스트립시, 산화 방지 질화막이 리세스 되는 현상을 방지할 수 있어, 후속 공정에서 게이트 폴리 스트링어(poly stringer)를 방지할 수 있으며, 따라서 트렌치의 전기적 격리 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 내의 산화 방지 질화막의 리세스 현상을 방지함으로서, 트렌치 격리의 절연 특성을 향상시키는 트렌치 격리 형성 방법에 관한 것이다.
반도체 기판 상에 형성되는 소자의 격리를 위한 소자 분리 영역 형성 기술은 소자 구성의 가장 기본이 되는 트랜지스터 특성이나 소자의 신뢰성과 밀접한 관계를 갖는다. 그러므로, 효과적인 소자 격리 기술의 필요성은 소자의 발전과 함께 그 중요성이 두각 되어 지고 있다. 소자 격리가 적절치 못하면 누설 전류를 야기하며 이는 반도체 칩에 공급되는 전원(power)의 막대한 소실로 나타난다. 또한, 래치업(latch-up)을 상승시켜 반도체 기능의 일시적 또는 영구적 손상을 초래한다. 더 나아가서, 노이즈 마진(noise margin)의 열화(degradation), 전압 이동(voltage shift), 또는 누화(crosstalk)로 이어진다.
반도체 기판의 소자 영역을 격리시키는 방법으로 종래에는 국부적 실리콘 산화(local oxidation of silicon 이하 "LOCOS"라 한다) 방법이 사용되었다. 전형적인 LOCOS 구조는 패턴화된 실리콘 질화막과 패드 산화막(상기 실리콘 질화막에 의한 스트레스를 완화시키기 위해 사용된다)을 사용하여 하부의 상기 활성 역을 마스크 하여 격리 영역에 이온 주입을 하고, 그리고 나서 두꺼운 필드 산화막을 국부적으로 형성하므로 써 구현된다.
상술한 LOCOS 구조에서는 그 구현 과정에 따른 몇 가지 근본적인 문제점이 발생된다. 즉, 상기 실리콘 질화막 마스크 하부의 실리콘의 측면방향으로의 산화는 필드 산화막의 에지(edge) 부분이 새의 부리 형상을 갖게 하고(소위 bird's beak), 채널 정지 도펀트(channel stop dopants)의 측면 확산은 상기 도펀트가 상기 활성 소자 영역을 잠식하게 하며, 그 결과 소정의 채널 폭보다 좁은 물리적 채널(physical channel)을 형성하게 한다. 상기 두 가지 문제점으로 인해 감소된 채널 부분은 초고집적 반도체(VLSI)를 제조할 경우에 있어서, 더욱더 상황을 어렵게 한다. 즉, 문턱 전압(threshold voltage)을 증가시키고, 전류를 흐르게 하는 능력(current driving capability)을 감소시킨다.
상술한 LOCOS법이 여러 가지 단점을 야기함에 따라, 얕은 트렌치를 사용하여 소자를 분리하는 방법이 발전되었다. 이른바, 얕은 트렌치 격리(이하 "STI"라 한다) 방법이 널리 사용되고 있다. 이러한 STI법에 의한 소자의 격리는 일반적으로 다음과 같다. 먼저, 반도체 기판을 식각하여 트렌치를 형성한다. 소자 격리막인 CVD막으로 상기 트렌치를 채운다. 마지막으로, 상기 CVD막을 평탄화 식각한다.
그러나, 이러한 STI법에서는, 트렌치 내부에 채워지는 소자 격리 물질에 의한 스트레스가 트렌치 내벽에 가해진다. 이러한 스트레스는 트렌치 측벽 또는 활성영역에 얕은 구멍(shallow pit)을 발생시키며, 이로 인해 반도체 기판의 활성 영역에서 누설 전류 증가를 야기하며, 이는 트렌치 격리의 절연 특성을 저하시킨다. 잘 알려진 바와 같이, 상기의 스트레스는 CVD막 증착 과정 또는 그것의 어닐링(annealing) 과정에 의한 열적 부담(heat budget)에 의해 생기거나, 또는 CVD막 증착시 산소의 확산에 의한 부피 팽창에 의해 야기된다.
U.S.Pat.No.4,631,403 은 이러한 스트레스를 완화시키기 위해 두 종류의 산화 방지막을 사용하고 있다. 그 하나는 산화막-질화막의 이중막이고, 다른 하나는 산화막-질화막-산화막의 삼중막이다. 그러나, 도1a 내지 도1b에 나타난 바와 같이, 잘 알려진 인산 스트립 공정으로 웨이퍼를 덮고 있는 보호막인 활성 질화막을 스트립 할 경우 상기 인산이 트렌치 내벽의 산화 방지 질화막을 식각하여 리세스를 유발하며, 이로 인해 약 325Å 정도의 틈새(gap)를 노출시킨다. 후속 불산 (HF)을 이용한 식각공정 및 세정공정으로 상기 리세스는 팽창하여 원치 않는 트렌치 내에 큰 보이드(voids)를 유발하게된다. 또한 후속 게이트 폴리 식각시 스트링어가 발생하게 되며 이는 인접한 스토리지 노드와 브리지(bridge)를 형성하거나, 리프레시(refresh) 특성을 저하시킨다.
따라서, 트렌치 내의 산화 방지용 질화막이 리세스 되는 것을 방지하여 트렌치 격리의 절연특성을 향상시키는 방법이 필요하게 되었다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 내의 산화 방지 질화막이 리세스 되는 것을 방지하는 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.
도1a 내지 도1b는 종래의 발명에 따른 트렌치 격리 형성 방법의 공정의 일부분을 보여주는 흐름도; 그리고,
도2a 내지 도2g는 본 발명의 바람직한 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 32 : 패드 산화막
34 : 활성 질화막 36 : 트렌치 마스크
38 : 트렌치 40 : 오프닝
42 : 열산화막 44 : 산화 방지 질화막
46 : HTO막 48 : 트렌치 충전막
50 : 트렌치 격리
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판 상에 패드 산화막과 활성 질화막을 차례로 형성하고, 상기 활성 질화막, 상기 패드 산화막, 그리고 상기 반도체 기판을 식각하여 트렌치를 형성하고, 상기 트렌치 양측의 상기 활성 질화막의 일부분을 식각하고, 상기 트렌치 바닥 및 양측 벽 상에 열산화막을 형성하고, 상기 열산화막을 포함하여 상기 활성 질화막 상에 산화 방지 질화막을 형성하고, 상기 트렌치를 완전히 채우도록 트렌치 충전막을 형성하고, 상기 활성 질화막의 상부 표면이 노출될 때까지 상기 트렌치 충전막을 평탄화 식각하고, 상기활성 질화막 및 상기 패드 산화막을 스트립 하는 단계를 포함한다.
이 발명의 바람직한 실시예에 있어서, 상기 산화 방지 질화막 상에 HTO막을 형성하는 단계를 더 포함한다.
이 발명의 바람직한 실시예에 있어서, 상기 활성 질화막의 부분적 식각은 상기 트렌치 양측으로, 즉 필드영역에서 상기 반도체 기판의 활성 영역으로 약 100Å 내지 500Å 범위 정도로 식각한다. 바람직하기는 약 300Å 내지 400Å 범위이다.
이 발명의 바람직한 실시예에 있어서, 상기 활성 질화막은 실리콘 질화막 또는 실리콘 산화 질화막(silicon oxynitride layer)이다.
이 경우, 상기 실리콘 질화막의 부분적 식각은, 습식식각 용액을 사용하여 수행된다. 상기 습식식각 용액은 인산으로서, 40% 내지 85%의 인산을 사용하여, 약 100℃ 내지 180℃에서 약 1 내지 30분, 바람직하게는 5 내지 6분 적용하여 수행한다.
이 경우, 상기 실리콘 산화 질화막의 부분적 식각은, 습식식각 용액을 사용하여 수행되며, 상기 습식식각 용액은 인산 또는 불산 용액을 포함한다. 상기 인산용액을 사용할 경우에는 40% 내지 85%의 인산을, 약 100℃ 내지 180℃에서 약 1분 이내 적용하여 수행하고, 불산(HF acid) 용액을 사용할 경우에는 0.5% 불산을 약 4분 내지 6분 정도 적용하여 수행한다.
이 발명의 바람직한 실시예에 있어서, 상기 활성 질화막의 스트립은 인산을 사용하는 습식 식각 또는 플르오린 가스를 사용하는 건식 식각에 의해 수행된다.
이 경우, 상기 플르오린 가스는 예를 들면 CXFY(여기서 X와 Y는 각각 자연수), NF3,그리고 F2등을 포함한다.
(실시예)
도2e 및 도2f를 참조하면, 이 발명의 실시예에 따른 신규한 트렌치 격리 형성 방법은, 트렌치 양측의 활성 질화막의 일부분이 식각된다. 열산화막이 상기 트렌치 내부에 형성된다. 상기 열산화막을 포함하여 상기 활성 질화막상에 산화 방지 질화막 및 HTO막이 차례로 형성된다. 트렌치 충전막이 상기 트렌치를 완전히 채우도록 상기 구조 전면에 형성된다. 그리고 나서, 상기 트렌치 충전막이 평탄화 식각되고 상기 활성 질화막 및 상기 패드 산화막이 스트립된다.
이와 같은 반도체 장치 제조 방법에 의해서, 트렌치 양측의 활성 질화막을 부분적으로 식각하여, 향후 형성되는 산화 방지용 질화막 및 HTO막이 증착 되는 영역을 넓혀, 후속 활성 질화막의 스트립 공정시, 이에 대한 식각 마진을 충분히 확보할 수 있다. 따라서, 도2f에 나타난 바와 같이, 리세스 없는 양호한 STI 프로파일을 얻을 수 있어, 후속 공정에서 게이트 폴리 스트링어를 방지 할 수 있고, 누설 전류를 방지할 수 있으며, 트렌치 격리의 절연 특성을 향상시킬 수 있다.
이하, 도2a 내지 도2g를 참조하여 본 발명의 실시예를 상세히 설명한다.
도2a를 참조하면, 본 발명의 바람직한 실시예에 따른 트렌치 격리 형성 방법은, 먼저, 반도체 기판(30) 상에 패드 산화막(32) 및 활성 질화막(34)이 차례로 형성된다. 상기 패드 산화막(32)은 약 160Å 범위 내의 두께를 갖도록 형성되고, 상기 활성 질화막(34)은 약 2000Å 범위 내의 두께를 갖도록 형성된다. 상기 활성 질화막(34)은 실리콘 질화막(silicon nitride layer-Si3N4), 실리콘 산화 질화막(silicon oxynitride layer-SiOXNY:X와 Y는 각각 자연수) 등으로 형성된다.
그리고 나서, 이 분야에서 잘 알려진 사진 식각(photolithography) 공정에 의해, 상기 활성 질화막(34) 및 상기 패드 산화막(32)이 식각되어 트렌치 영역이 정의된 트렌치 마스크(36)가 형성된다. 다음, 상기 트렌치 마스크(36)를 사용하여 상기 반도체 기판(30)이 식각되어 트렌치(38)가 형성된다. 상기 반도체 기판(30)의 식각은, 건식 식각에 의해 예를 들면 HBr, Cl2, N2,SF6등을 사용하여 수행된다. 상기 트렌치(38)는 약 3500Å 범위 내의 깊이를 갖도록 형성된다.
다음, 도2b를 참조하면, 본 발명의 가장 중요한 단계인 상기 활성 질화막(34)의 일부분을 식각하는 공정이 수행된다. 즉, 상기 트렌치(38) 양측의 상기 활성 질화막(34)의 일부분이 식각되어 상기 트렌치(38) 양측의 상기 패드 산화막(32)의 일부를 노출시키는 오프닝(opening)(40)이 형성된다. 좀더 구체적으로, 상기 활성 질화막(34)의 식각은 상기 트렌치(38) 양측으로, 즉 상기 반도체 기판(30)의 활성 영역으로 약 100Å 내지 500Å 범위 정도로 식각한다. 바람직하기는 약 300Å 내지 400Å 범위이다.
이는 도1b의 원 내부에 나타난 바와 같이, 종래의 방법으로 트렌치를 형성할 경우, 활성 질화막의 인산 스트립시 인산이 트렌치 내부로 침투하여 폭이 약 325Å 정도인 리세스를 형성하기 때문에, 활성 질화막의 식각에 대한 충분한 마진을 확보하기 위해서이다.
이때, 상기 활성 질화막(34)의 일부분을 식각하는 공정은, 상기 활성 질화막(34)이 상기 실리콘 질화막으로 형성되는 경우, 약 40% 내지 85%의 인산을 사용하여, 약 100℃ 내지 180℃에서 약 1 내지 30분, 바람직하게는 5 내지 6분 적용하여 수행한다. 한편, 상기 활성 질화막(34)이 상기 실리콘 산화 질화막으로 형성되는 경우에는, 인산용액 또는 불산(HF acid) 용액을 사용하는 습식식각에 의해 수행된다. 이경우, 인산 용액은 약 40% 내지 85%의 인산을 사용하며, 약 100℃ 내지 180℃에서 약 1분 이내 적용하여 상기 식각 공정을 수행하며, 불산 용액의 경우 0.5% 불산을 약 4분 내지 6분 정도 적용한다.
상술한 바와 같이, 상기 트렌치 양측(38)의 상기 활성 질화막(34)을 식각하는 이유는, 종래의 인산을 사용하는 스트립 공정에서 상기 활성 질화막(34)이 스트립될 때, 상기 인산이 트렌치 내부에 형성된 상기 산화 방지용 질화막(44)을 따라 침투하여 리세스를 형성하기 때문이다.
이러한 문제점은 도1a 내지 도1b에 잘 나타나 있다. 즉, 산화 방지용 질화막이 리세스됨으로 인해 트렌치 내의 트렌치 충전막인 절연막(28)과 열산화막(22)을 노출시키게 되고 이로 인해 향후 식각 공정에서 식각을 받게 된다. 따라서, 향후 잘 알려진 불산(HF) 용액을 사용하는 딥(dip) 공정이 수행되면, 리세스 부위는 팽창하게 되고, 트렌치 내부에 원치 않는 큰 보이드(void)를 유발하게 된다.
따라서, 상술한 바와 같이, 상기 문제점을 해결하기 위해, 상기 트렌치(38) 양측의 상기 활성 질화막(34)이 약 100Å 내지 500Å 범위 정도로 식각된다. 이는 향후 형성되는 산화 방지 질화막(44) 및 HTO막(46)이 도포 되는 영역을 증가시켜 상기 활성 질화막(34)이 스트립될 때, 이에 대한 충분한 마진을 제공하여 리세스를 방지하기 위해서이다.
다음, 도2c에 나타난 바와 같이, 상기 트렌치(38) 형성을 위한 상기 반도체 기판(30)의 식각 과정에서 발생된 손상을 제거하기 위해 열적 산화 공정에 의해 열산화막(42)이 상기 트렌치(38)의 바닥 및 양측 벽 상에 형성된다. 상기 열산화막(42)은 예를 들면 실리콘 산화막으로서 약 110Å 범위 내의 두께를 갖도록 형성된다. 이 분야에서 통상의 지식을 가진 자는 상기 트렌치(38)의 바닥 및 측벽(특히 모서리 부분)이 후속 산화 공정에서 발생되는 스트레스로 인한 결정 결함(crystal defect)을 받기 쉽다는 것을 잘 알고 있다.
따라서, 도2c에 나타난 바와 같이, 상기 산화 방지용 질화막(44)이 스트레스에 의한 결정 결함을 방지하기 위해 상기 열산화막(42)을 포함하여 상기 활성 질화막(34) 상에 형성된다. 상기 산화 방지 질화막(44)은 예를 들면, 실리콘 산화막 또는 실리콘 산화 질화막 등으로 형성된다. 상기 산화 방지용 질화막(44)은 상기 트렌치(38) 내벽의 산화를 방지함으로써, 후속 산화 공정에서 상기 트렌치(38) 내벽에 가해지는 스트레스를 완충하는 버퍼막으로서 기능을 한다. 상기 산화 방지 질화막(44)은 종래의 LPCVD(low pressure chemical vapor deposition)법에 의해 63Å 정도의 두께 범위를 갖도록 형성된다. 상기 HTO막(hot thermal oxide layer, 고온 산화막)(46)이 약 100Å의 두께 범위를 갖도록 상기 산화 방지 질화막(44) 상에 형성된다. 상기 HTO막(46)은 상기 산화 방지 질화막(44)의 격자 파괴를 방지하는 기능을 한다.
다음 도2d를 참조하면, 필링(filling) 특성이 좋은 트렌치 충전막(48) 예를 들면 USG막이 상기 트렌치(38) 및 상기 오프닝(42)을 완전히 채우도록 증착된다. 상기 트렌치 충전막(48)은 약 5000Å 내지 6000Å 두께 범위를 갖도록 형성된다. 그리고 나서, 상기 트렌치 충전막(48)을 치밀화 시키기 위해 어닐링 공정이 수행된다. 상기 어닐링 공정은 예를 들면 1150℃에서 약 60분간 수행된다.
도2e를 참조하면, 상기 트렌치(38) 양측의 상기 트렌치 충전막(48)이 상기 활성 질화막(34)을 식각 정지층으로 사용하여 CMP법 등에 의한 평탄화 식각 공정으로 제거된다.
그리고 나서, 도 2f에 나타난 바와 같이, 상기 패드 산화막(32)의 상부 표면이 노출 될 때까지 상기 활성 질화막(34)이 스트립된다. 이때, 상기 활성 질화막(34)의 제거는, 예를 들면 인산을 사용하는 습식 식각 공정에 의해 수행되거나, 플르오린(F) 가스를 포함한 가스, 예를 들면 CXFY(여기서 X와 Y는 각각 자연수), NF3,그리고 F2등을 사용하는 건식 식각에 의해 수행될 수 있다. 상술한 바와 같이, 상기 활성 질화막(34)이 상기 트렌치(38) 양측으로 약 300Å 내지 400Å 정도로 식각되어 있어, 상기 활성 질화막(34)의 스트립시 이에 대한 충분한 식각 마진을 제공한다. 따라서, 상기 활성 질화막(34)의 스트립시 습식 식각 용액이 상기 트렌치(38) 내로 침투하여 리세스를 발생시킬 가능성은 없다.
그리고 나서, 상기 패드 산화막(32)이 스트립된다. 상기 패드 산화막(32)의 식각은 예를 들면 불산 용액이나 암모늄 플루라이드(ammonium fluoride)를 버퍼로 사용한 불산 용액(hydrofluoric acid solution)을 적용하여 수행된다.
그리고 나서, 후속 세정 공정 등을 수행하면, 도2g에 나타난 바와 같이, 상술한 도1b에 도시된 종래의 방법에 의한 트렌치 형성에서 나타나는 리세스가 없는 트렌치 격리(50)가 완성된다.
본 발명은 트렌치 양측의 활성 질화막을 부분적으로 식각하여 산화 방지용 질화막 및 HTO막의 증착 표면적을 넓혀 식각에 대한 마진을 증가시킴으로서, 후속 활성 질화막의 스트립시, 트렌치 내의 산화 방지용 질화막 및 HTO막이 리세스 되는 것을 방지할 수 있어, 후속 공정에서 게이트 폴리 스트링어 및 누설 전류를 방지할 수 있는 효과가 있고, 트렌치의 전기적 격리 특성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상에 차례로 패드 산화막 및 활성 질화막을 형성하는 단계;상기 활성 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 양측의 상기 활성 질화막의 일부분을 식각하는 단계;상기 트렌치 바닥 및 양측 벽 상에 열산화막을 형성하는 단계;상기 열산화막을 포함하여 상기 활성 질화막 상에 산화 방지 질화막을 형성하는 단계;상기 트렌치를 완전히 채우도록 트렌치 충전막을 형성하는 단계;상기 활성 질화막이 노출될 때까지, 상기 트렌치 충전막을 평탄화 식각하는 단계; 및상기 활성 질화막 및 상기 패드 산화막을 스트립하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제1항에 있어서,상기 활성 질화막은 실리콘 질화막 그리고 실리콘 산화 질화막 중 어느 하나에 의해 형성되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제2항에 있어서,상기 실리콘 질화막을 일부분 식각하는 단계는, 습식 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제3항에 있어서,상기 실리콘 질화막의 습식 식각은, 40% 내지 85%의 인산을 100℃ 내지 180℃에서 1분 내지 30분 정도 적용하여 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제2항에 있어서,상기 실리콘 산화 질화막을 일부분 식각하는 단계는, 습식 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제5항에 있어서,상기 실리콘 산화 질화막의 습식 식각은, 40% 내지 85%의 인산을 100℃ 내지 180℃에서 1분 이내 적용하여 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제5항에 있어서,상기 실리콘 산화 질화막의 식각은, 0.5% 불산을 약 4분 내지 6분 적용하여 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제1항에 있어서,상기 산화 방지 질화막 형성 후, HTO을 상기 산화 방지 질화막 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
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