KR20200027816A - 소자분리층을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

소자분리층을 갖는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20200027816A
KR20200027816A KR1020180106106A KR20180106106A KR20200027816A KR 20200027816 A KR20200027816 A KR 20200027816A KR 1020180106106 A KR1020180106106 A KR 1020180106106A KR 20180106106 A KR20180106106 A KR 20180106106A KR 20200027816 A KR20200027816 A KR 20200027816A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
semiconductor device
particles
active region
Prior art date
Application number
KR1020180106106A
Other languages
English (en)
Inventor
이동각
김민우
김봉현
박희영
안서진
이원용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180106106A priority Critical patent/KR20200027816A/ko
Priority to US16/353,750 priority patent/US11605714B2/en
Priority to CN201910366717.0A priority patent/CN110880474A/zh
Publication of KR20200027816A publication Critical patent/KR20200027816A/ko
Priority to US18/169,327 priority patent/US20230197789A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 소자는 기판 내에 활성 영역을 한정하는 트렌치; 상기 트렌치 내에서 상기 활성 영역의 바닥면과 측면을 덮는 제1 절연층; 상기 제1 절연층의 표면 상에 배치되며, 다수의 입자들을 갖는 차폐층; 상기 차폐층을 덮는 제2 절연층; 및 상기 제2 절연층 상에 배치되며, 상기 트렌치를 매립하는 갭필 절연층을 포함하되, 상기 다수의 입자들은 서로 이격될 수 있다.

Description

소자분리층을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING INSULATING LAYERS AND METHOD OF MANUFACTURING THE SAME}
소자분리층을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 고도로 스케일링(scaling) 다운된 반도체 소자의 전압 및 전류 특성이 불량하게 되는 문제점이 발생하게 된다.
본 개시의 실시예들에 따른 과제는 고집적화에 의해 미세화된 반도체 소자에서 HEIP(hot electron induced punch through) 현상을 방지하는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는 고집적화에 의해 미세화된 반도체 소자에서 HEIP(hot electron induced punch through) 현상을 방지하는 구조를 효과적으로 제조할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 개시의 실시예에 따른 반도체 소자는 기판 내에 활성 영역을 한정하는 트렌치; 상기 트렌치 내에서 상기 활성 영역의 바닥면과 측면을 덮는 제1 절연층; 상기 제1 절연층의 표면 상에 배치되며, 다수의 입자들을 갖는 차폐층; 상기 차폐층을 덮는 제2 절연층; 및 상기 제2 절연층 상에 배치되며, 상기 트렌치를 매립하는 갭필 절연층을 포함하되, 상기 다수의 입자들은 서로 이격될 수 있다.
본 개시의 실시예에 따른 반도체 소자는 기판 내에 활성 영역을 한정하는 트렌치; 상기 트렌치 내에서 상기 활성 영역의 바닥면과 측면을 덮는 제1 절연층; 상기 제1 절연층의 표면 상에 배치되며, 상기 제1 절연층 표면의 일부를 노출시키는 차폐층; 상기 차폐층을 덮는 제2 절연층; 및 상기 제2 절연층 상에 배치되며 상기 트렌치를 매립하는 갭필 절연층을 포함하되, 상기 제1 절연층은 표면의 적어도 일부에 돌출부를 포함할 수 있다.
본 개시의 실시예에 따른 반도체 소자는 기판 내의 활성 영역; 상기 활성 영역을 한정하는 소자분리층; 상기 활성 영역과 상기 소자분리층을 가로지르며 X축 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체 상에서 상기 X축 방향과 교차되는 Y축 방향으로 연장되는 비트 라인 구조체; 및 서로 인접하는 비트 라인 구조체들 사이의 상기 활성 영역의 단부 상에 배치되는 스토리지 노드 콘택을 더 포함하되, 상기 소자분리층은 상기 활성 영역에 접하는 제1 절연층, 상기 제1 절연층 상에 배치되며 다수의 입자들을 포함하는 차폐층, 및 상기 차폐층을 덮는 제2 절연층을 포함할 수 있다.
본 개시의 실시예에 따른 반도체 소자는 소자분리층이 도전성을 가지는 차폐층을 포함할 수 있다. 차폐층에 의해 HEIP(hot electron induced punch through) 현상이 방지될 수 있으며, 질화물 패턴에는 전자(e-)와 홀(H+) 모두에 대한 포텐셜 웰(potential well)이 형성되면서 전하의 축적을 막을 수 있고, 이에 따라 트랜지스터의 특성 변화를 방지할 수 있다. 또한, 차폐층이 서로 이격되는 다수의 입자들을 포함하여, 소자분리층을 가로지르는 도전성의 구조체가 차폐층에 접촉되어 소자 동작이 불량해지는 현상을 방지할 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 단면도이다. 도 1b는 도 1a에서 A 부분으로 도시된 영역에서 홀과 전자가 대전되는 현상을 개요적으로 도해하는 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다.
도 1c는 도 1a와 비교를 위한 비교예의 반도체 소자를 설명하기 위하여 도시된 단면도이다.
도 1d는 본 개시의 다른 실시예에 따른 반도체 소자의 일부 구성을 도시하는 단면도이다.
도 1e 및 도 1f는 본 개시의 다른 실시예에 따른 반도체 소자의 일부 구성을 도시하는 단면도들이다.
도 1g 내지 도 1i는 도 1e의 실시예들에 따른 B 부분의 확대도들이다.
도 1j 및 도1k는 본 개시의 다른 실시예들에 따른 반도체 소자의 일부 구성을 도시하는 단면도들이다.
도 2a, 4, 6, 8, 10, 12, 14, 16, 및 18은 본 개시의 실시예들에 따른 반도체 소자의 일부 구성을 도시하는 단면도들이다.
도 2b, 도 5, 7, 9, 11, 13, 15, 17, 19는 도 2a, 4, 6, 8, 10, 12, 14, 16, 및 18의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다.
도 3은 도 2a의 Ⅵ-Ⅵ'에 대한 단면도이다.
도 20은 본 개시의 실시예에 따른 반도체 소자의 제1 영역에 대한 개략적인 레이아웃이다. 도 21은 도 20의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'에 대한 단면도들 이다.
도 22는 본 개시의 실시예에 따른 반도체 소자의 제2 영역에 대한 평면도이다.
도 23은 도 22의 Ⅷ-Ⅷ'에 대한 단면도이다.
도 24 내지 도 29는 본 개시의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
도 30은 본 개시의 실시예에 따른 반도체 소자의 단면도이다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 단면도이다. 도 1b는 도 1a에서 A 부분으로 도시된 영역에서 홀과 전자가 대전되는 현상을 개요적으로 도해하는 단면도이다. 도 1c는 도 1a와 비교를 위한 비교예의 반도체 소자를 설명하기 위하여 도시된 단면도이다. 도 1d는 본 개시의 다른 실시예에 따른 반도체 소자의 일부 구성을 도시하는 단면도이다.
도 1a를 참조하면, 반도체 소자는 기판(101)과 소자분리층(20)을 포함할 수 있다. 기판(101)에는 활성 영역(102)을 한정하는 트렌치(107)가 형성되며, 트렌치(107) 내에는 소자분리층(20)이 배치될 수 있다. 소자분리층(20)은 예를 들어, 좁은 폭을 가지면서도 우수한 소자분리 특성을 가지는 얕은 트렌치형 소지분리층(shallow trench isolation, STI) 구조를 가질 수 있다.
일 실시예에 있어서, 소자분리층(20)은 트렌치(107)의 표면 상에 배치되는 제1 절연층(22), 제1 절연층(22) 상에 배치되는 차폐층(24), 차폐층(24) 상에 배치되는 제2 절연층(26) 및 제2 절연층(26) 상에 배치되는 갭필 절연층(28)을 포함할 수 있다. 갭필 절연층(28)은 트렌치(107)를 매립하도록 형성될 수 있다. 제1 절연층(22)과 갭필 절연층(28)은 산화물로 이루어지고, 제2 절연층(26)은 질화물로 이루어질 수 있다. 차폐층(24)은 예를 들어, 불순물로 도핑된 폴리 실리콘, 텅스텐, 또는 티타늄 질화물을 포함할 수 있다. 차폐층(24)은 산소, 질소, 또는 탄소 중 어느 하나로 도핑된 폴리 실리콘일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1a에 도시된 본 개시의 일 실시예에 구조를 확장한 반도체 소자는 소자분리층(20)에 의해 한정되는 활성 영역(102) 상에 형성되는 게이트 구조체(예를 들어, 도 20, 21의 130, 도 22, 23의 140, 도 30의 560)를 더 포함하는 트랜지스터 반도체 소자일 수 있다. 게이트 구조체가 특히, 피모스 트랜지스터의 일부를 구성하는 경우, 소자분리층(20)의 일부에 전자가 트랩되고 홀(h+)이 반대편에 대전되는 현상이 발생할 수 있다.
도 1b를 참조하면, 반도체 소자가 급격히 작아짐에 따라 채널 사이의 전계(electric field)가 급격히 증가하여 많은 열전자(hot electron)가 발생할 수 있다. 특히, 피모스 트랜지스터에서는 캐리어인 정공이 높은 전계가 인가된 드레인 영역의 격자와 충돌하여 전자-홀 쌍(electron-hole pair)이 발생되어 많은 열전자가 발생할 수 있다.
이러한 열전자는 소자분리층으로 침투하게 되어 질화물층에 갇힐 수 있다. 즉, 질화물인 제2 절연층(26)이 산화물층인 제1 절연층(22)과 갭필 절연층(28) 사이에 위치하므로 제2 절연층(26)에 전위차가 발생하여 전자들이 제2 절연층(26)에 갇히게 된다.
한편, 전위차에 의하여 갇히는 전자는 질화물층의 내부에 트랩될 뿐만 아니라, 불순물 도핑된 폴리 실리콘과 같은 도전성을 가지는 차폐층(24)과 제2 절연층(26) 사이의 계면에도 트랩될 수 있다. 예를 들어, 전자가 트랩되는 위치는 제2 절연층(26)의 내부의 격자 결함 및/또는 차폐층(24)과 제2 절연층(26) 사이의 계면에 존재하는 결함일 수 있다.
이렇게 트랩된 전자는 반대 종류의 전하를 가지는 홀(h+)을 전기적 인력으로 끌어당기는데, 홀(h+)은 주로 차폐층(24)의 내부에 집중되어 대전된다. 즉, 차폐층(24)의 존재로 인하여, 트랩된 전자가 반도체 기판(101)의 활성 영역(102)에 홀(h+)을 끌어들이는 능력이 저하된다. 따라서, 전자가 소자분리층(20) 내에 트랩되어도 소자분리층(20)과 인접한 반도체 기판(101)의 활성 영역(102)에는 홀(h+)이 집중되지 않을 수 있다.
소자분리층(20)과 인접한 활성 영역(102)에 홀(h+)이 집중되지 않으므로, 활성 영역(102)에 형성된 유효 채널의 길이가 변화되지 않아 반도체 소자의 이상 동작을 방지될 수 있다.
차폐층(24)은 서로 이격되어 배치되는 입자들로 이루어질 수 있다. 도면에는 입자들이 일정 간격으로 이격되는 것처럼 도시되었으나, 이에 한정되지 않으며 입자들은 불규칙적인 간격으로 이격될 수 있다. 다수의 입자들은 크기와 형태가 서로 다를 수 있다.
한편, 반도체 기판의 절연층과 활성 영역 사이에 전 영역에 걸쳐 도전성의 구조체(예를 들어, 도 21의 스토리지 노드 콘택(BC), 다이렉트 콘택(DC), 게이트 전극(132) 등)가 형성될 수 있다. 따라서, 차폐층(24)의 상단이 반도체 기판의 상부면으로 노출되는 경우, 즉, 차폐층(24)의 상단이 반도체 기판의 상부면과 동일한 레벨을 가지는 경우에 도전성의 구조체가 차폐층(24)과 접촉되어 소자 동작이 불량해질 수 있다.
이러한 현상을 방지하기 위하여, 본 발명은 차폐층(24)을 서로 이격되는 다수의 입자들로 형성하여 다수의 입자들 사이에 이격 공간을 확보함으로써 차폐층(24)과 도전성 구조체가 접촉되는 것을 방지할 수 있다. 또한, 차폐층(24)의 입자가 도전성 구조체와 접촉되더라도 소자의 동작에 영향을 미치지 않을 수 있다. 이에, 다수의 입자들로 형성된 차폐층(24)이 HEIP 현상을 방지하면서도, 도전성 구조체에 의한 소자 불량까지 함께 방지할 수 있다.
도 1c를 참조하면, 도 1a와는 달리 반도체 소자는 차폐층(24)을 포함하지 않는다. 반도체 소자가 급격히 작아짐에 따라 채널 사이의 전계(electric field)가 급격히 증가하여 많은 열전자(hot electron)이 발생할 수 있다. 이러한 열전자는 소자분리층(20)으로 침투하게 되어 질화물인 제2 절연층(26)에 갇히게 된다. 즉, 질화물인 제2 절연층(26)이 산화물인 제1 절연층(22)과 갭필 절연층(28) 사이에 위치하므로 제2 절연층(26)에 전위차가 발생하여 전자(e-)들이 제2 절연층(26)에에 갇히게 된다. 한편, 전위차에 의하여 갇히는 전자(e-)는 제2 절연층(26)의 내부에 트랩될 뿐만 아니라, 제1 절연층(22)과 제2 절연층(26) 사이의 계면에서도 트랩될 수 있다.
한편, 이렇게 트랩된 전자(e-)은 반대 종류의 전하를 가지는 홀(h+)을 전기적 인력으로 끌어당기는데, 홀(h+)은 소자분리층(20)과 인접하는 반도체 기판(101)의 활성 영역(102)에 집중되어 대전된다. 이렇게 소자분리층(20)에 인접한 활성 영역(102)에 홀(h+)이 집중되면, 유효채널의 길이가 원래보다 작게되어 게이트에 전압이 인가되지 않은 상태에서도 전류가 흐르게 되고, 문턱 전압을 감소시키고 누설전류를 증가시키게 되며, 결과적으로 소자의 불량을 유발하게 된다. 이러한 현상을 열전자 유기 펀치 쓰루(hot electron induced punch through, HEIP)라고 부른다. 이러한 HEIP 현상은 특히, 홀(h+)이 주 캐리어이고 Vpp가 높은 전압으로 인가되는 피모스(pMOS) 영역에서 문제가 될 수 있다. 그러나 앞에서 설명한 바와 같이, 도 1a에서는 차폐층(24)이 존재하여 홀(h+)은 반도체 기판(101)의 활성 영역(102) 에 집중되어 대전되지 않으므로 HEIP 현상을 방지할 수 있다.
도 1d를 참조하면, 소자분리층(30)은 제1 절연층(32), 차폐층(34), 제2 절연층(36), 및 갭필 절연층(38)을 포함할 수 있다.
일 실시예에 있어서, 차폐층(34)은 라이너층(34a)과 다수의 입자들(34b)을 포함할 수 있다. 라이너층(34a)은 제1 절연층(32)의 측면과 바닥면을 따라 연장될 수 있다. 라이너층(34a)은 제1 절연층(32)의 하부 측면만 덮고, 제1 절연층(32)의 상부 측면은 덮지 않을 수 있다. 라이너층(34a)의 상단은 반도체 기판(101)의 상부면보다 레벨이 낮도록 형성되어 반도체 기판(101)의 상부면과 소정의 깊이만큼 이격될 수 있다. 소정의 깊이가 너무 작으면 도전성 구조체와 라이너층(34a)의 접촉으로 인한 소자 불량이 발생하기 쉬워지므로, 소정의 깊이는 반도체 소자의 특성을 고려하여 적절하게 조절될 수 있다.
다수의 입자들(34b)은 제1 절연층(32) 상에 배치되되, 라이너층(34a)과는 이격될 수 있다. 다수의 입자들(34b)은 서로 이격되어 배치될 수 있다. 전술한 바와 같이, 다수의 입자들 사이에 이격 공간이 확보되어 HEIP 현상을 방지하면서도, 구조체와의 접촉에 의한 소자 불량까지 함께 방지될 수 있다.
도 1e 및 도 1f는 본 개시의 다른 실시예에 따른 반도체 소자의 일부 구성을 도시하는 단면도들이다. 도 1g 내지 도 1i는 도 1e의 실시예들에 따른 B 부분의 확대도들이다. 도 1a 내지 도 1i에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 1d에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 1e 및 도 1g를 참조하면, 소자분리층(40)은 제1 절연층(42), 차폐층(44), 제2 절연층(46), 및 갭필 절연층(48)을 포함할 수 있다. 일 실시예에 있어서, 제1 절연층(42)은 트렌치(107) 내에 컨포멀하게 형성되는 라이너부(42a)를 포함하며, 라이너부(42a) 상에서 트렌치의 내측으로 돌출되는 돌출부(42b)를 포함할 수 있다. 제1 절연층(42) 중 돌출부(42b)가 형성되는 부분의 표면은 요철 형상을 가질 수 있다. 돌출부(42b)는 트렌치(107)의 상부에 배치될 수 있다. 예를 들어, 돌출부(42b)는 제1 절연층(42) 상단(또는 트렌치의 상단)으로부터 깊이(d1)가 대략 100Å 이내인 위치에 배치될 수 있다. 돌출부(42b)는 차폐층(44)과 이격되어 배치될 수 있다. 돌출부(42b)는 소자분리층이 형성된 후 실시되는 후속 공정의 열 처리 등에 의해서 차폐층(44)의 일부가 산화되면서 형성될 수 있다.
도 1e 및 도 1h를 참조하면, 돌출부(42b) 중 일부는 차폐층(44)과 접촉될 수 있다. 소자분리층이 형성된 후 실시되는 후속 공정들은 소자분리층 상에서 실시되므로 차폐층은 트렌치(107)의 상부에 위치할 수록 후속 공정에 의한 산화가 발생하기 쉽다. 이에, 차폐층(44)의 다수의 입자들 중 일부는 완전 산화되지 않고 입자의 상부만 산화될 수 있으며, 산화되지 않은 부분과 산화된 부분이 서로 접촉될 수 있다. 차폐층(44)의 산화된 부분이 제1 절연층(42)의 돌출부(42b)를 이룰 수 있다.
도 1e 및 도 1i를 참조하면, 차폐층(44)의 입자들 중 일부는 돌출부(42b) 상에 배치될 수 있다. 차폐층(44)은 제1 절연층(42)과 접하는 부분이 산화될 수 있으며, 산화된 부분이 제1 절연층의 돌출부(42b)를 이룰 수 있다. 도면에는 도시되지 않았지만, 도 1h와 도 1i에 도시된 차폐층과 제1 절연층의 실시예들의 모습은 하나의 제1 절연층에 동시에 나타날 수도 있다.
도 1f를 참조하면, 차폐층(44)은 라이너층(44a)과 다수의 입자(44b)를 포함할 수 있다. 도 1f의 C부분은 도 1g 내지 1i의 모습 중 어느 하나와 동일할 수 있다.
도 1j 및 도1k는 본 개시의 다른 실시예들에 따른 반도체 소자의 일부 구성을 도시하는 단면도들이다. 도 1a 내지 도 1k에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1a 내지 도 1i에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 1j를 참조하면, 차폐층(44)은 제1 절연층(42)의 일부를 컨포멀(conformal)하게 덮는 라이너(liner) 형태일 수 있다. 라이너 형태의 차폐층(44) 제1 절연층(42)의 상부에 배치된 돌출부(42b)와 이격되면서 제1 절연층(42)의 하부 측벽과 바닥면을 덮을 수 있다.
도 1k를 참조하면, 라이너 형태의 차폐층(44)의 상단은 돌출부(42b)의 하단과 접촉될 수 있다. 제1 절연층(42)의 돌출부(42b)는 차폐층의 입자들 뿐만 아니라, 라이너층의 상단이 산화되어 형성될 수 있다.
도 2a은 본 개시의 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 3은 도 2a에 Ⅵ-Ⅵ'에 대한 단면도이다.
도 2a 및 도 2b를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 활성 영역의 밀도가 서로 다른 제1 영역(Cell) 및 제2 영역(Core/Peri)을 가지는 기판(101)을 포함할 수 있다.
기판(101)은 실리콘 웨이퍼와 같은 반도체 기판(101)으로 이루어질 수 있다. 기판(101)은 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 기판(101)은 Ge, SiGe, SiC, GaAs, InAs 및 InP 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 기판(101)은 도전 영역을 포함할 수 있다.
제1 영역(Cell)은 활성 영역의 밀도가 비교적 높은 고밀도 영역이고, 제2 영역(Core/Peri)은 활성 영역의 밀도가 비교적 낮은 저밀도 영역일 수 있다.
제1 영역(Cell)은 반도체 메모리 소자의 셀 어레이 영역일 수 있다. 예를 들어, 제1 영역(Cell)에는 DRAM과 같은 휘발성 메모리 셀 어레이가 형성될 수 있다. 또는, 제1 영역(Cell)에는 플래시 메모리와 같은 비휘발성 메모리 셀 어레이가 형성될 수 있다.
제2 영역(Core/Peri)은 제1 영역(Cell)에 형성된 셀 어레이들과 전기적으로 연결된 주변회로들이 형성될 수 있다. 제2 영역(Core/Peri)은 코어 영역과 같이 셀 어레이가 형성되지 않은 영역을 포함할 수 있다. 이하에서, "주변회로 영역"은 전술한 주변회로들이 형성되는 영역 또는 코어 영역을 의미할 수 있다.
반도체 소자는 제1 영역(Cell)에서 셀 활성 영역(104), 셀 소자분리층(110)을 포함할 수 있다. 셀 소자분리층(110)은 셀 활성 영역(104)을 한정할 수 있다.
셀 활성 영역(104)은 제1 방향의 단축(S)과, 제2 방향의 장축(L)을 가지는 상면을 포함할 수 있다. 셀 활성 영역(104)은 단축(S)과 동일한 폭을 갖는 단측벽(S1)과 장축(L)과 평행한 장측벽(L1)을 포함할 수 있다.
셀 활성 영역(104)은 복수로 형성될 수 있다. 복수의 셀 활성 영역들(104)은 서로 제1 방향을 따라 제1 폭(P1)으로 이격될 수 있다. 또한, 복수의 셀 활성 영역들(104)은 제2 방향을 따라 제1 폭(P1)보다 넓은 제2 폭(P2)으로 이격될 수 있다.
복수의 셀 활성 영역들(104)은 제1 방향 및 제2 방향을 따라 반복적이고 규칙적으로 배치될 수 있다. 복수의 셀 활성 영역들(104)은 제1 방향을 따라 서로 일부만 오버랩 되도록 어긋나게 배치될 수 있다. 복수의 셀 활성 영역들(104)은 제2 방향을 따라 일렬로 배치될 수 있다.
일 실시예에 있어서, 셀 소자분리층(110)은 제1 절연층(112), 셀 차폐층(114), 및 제2 절연층(116)을 포함할 수 있다.
제1 절연층(112)은 서로 이격된 복수의 셀 활성 영역들(104) 사이에서 복수의 셀 활성 영역들(104) 각각을 둘러쌀 수 있다. 예를 들어, 제1 절연층(112)은 셀 활성 영역(104)의 장측벽(L1)에 접하면서 제2 방향으로 연장되고, 셀 활성 영역(104)의 단측벽(S1)에 접하면서 제2 방향으로 연장될 수 있다.
일 실시예에 있어서, 제1 절연층(112)은 두께가 제1 폭(P1)의 1/2보다 얇을 수 있다. 이에, 제1 절연층(112) 사이에는 제1 방향과 제2 방향을 따라 연속적으로 연장되는 잔여 공간이 형성될 수 있다. 예를 들어, 제1 절연층(112)은 산화물로 이루어질 수 있다.
셀 차폐층(114)은 다수의 입자들을 포함하며, 제1 절연층(112) 상에 배치될 수 있다. 다수의 입자들은 서로 이격되며, 이격된 입자들 사이로 제1 절연층(112)의 표면이 노출될 수 있다. 도면에는 입자들이 일정 간격으로 이격되는 것처럼 도시되었으나, 이에 한정되지 않으며 입자들은 불규칙적인 간격으로 이격될 수 있다. 다수의 입자들은 크기와 형태가 서로 다를 수 있다. 셀 차폐층(114)은 예를 들어, 불순물로 도핑된 폴리 실리콘이나 텅스텐, 또는 티타늄 질화물 중 적어도 하나를 포함할 수 있다.
제2 절연층(116)은 셀 차폐층(114) 상에 배치될 수 있다. 일 실시예에 있어서, 제2 절연층(116)은 제1 방향과 제2 방향으로 연속적으로 연장될 수 있다. 제2 절연층(116)은 셀 차폐층(114)의 입자들을 덮으면서, 입자들 사이로 표면이 노출되는 제1 절연층(112)에 접촉될 수 있다. 제2 절연층(116)은 제1 절연층(112)의 내벽과 셀 차폐층(114)을 함께 덮을 수 있다. 제2 절연층(116)은 제1 절연층(112) 사이에 형성되는 잔여 공간을 실질적으로 완전히 매립할 수 있다. 제2 절연층(116)은 측면과 바닥면이 제1 절연층(112)에 의해 둘러싸일 수 있다. 예를 들어, 제2 절연층(116)은 질화물로 이루어질 수 있다.
본 개시의 실시예에 따른 반도체 소자는 제2 영역(Core/Peri)에서 주변 활성 영역(106)과 주변 소자분리층(120)을 포함할 수 있다. 주변 활성 영역(106)은 복수로 형성될 수 있다. 주변 소자분리층(120)은 주변 활성 영역(106)을 한정할 수 있으며, 셀 소자분리층(110)의 제1 폭(P1)보다 상대적으로 두꺼운 제3 폭(P3)을 가질 수 있다.
일 실시예에 있어서, 주변 소자분리층(120)은 제1 절연 라이너(122), 주변 차폐층(124), 제2 절연 라이너(126) 및 갭필 절연층(128)을 포함할 수 있다.
제1 절연 라이너(122)는 서로 이격되는 복수의 주변 활성 영역(106)들 사이에서 주변 활성 영역(106)의 측벽에 접하여 형성될 수 있다. 예를 들어, 제1 절연 라이너(122)의 두께는 제1 절연층(112)의 두께와 동일할 수 있다. 일 실시예에 있어서, 제1 절연 라이너(122)는 제1 절연층(112)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 절연 라이너(122)는 산화물을 포함할 수 있다.
주변 차폐층(124)은 제1 절연 라이너(122) 상에 배치되며, 다수의 입자들을 포함할 수 있다. 다수의 입자들은 서로 이격되며, 이격된 입자들 사이로 제1 절연층(112)의 표면이 노출될 수 있다. 도면에는 입자들이 일정 간격으로 이격되는 것처럼 도시되었으나, 이에 한정되지 않으며 입자들은 불규칙적인 간격으로 이격될 수 있다. 다수의 입자들은 크기와 형태가 서로 다를 수 있다. 일 실시예에 있어서, 주변 차폐층(124)은 셀 차폐층(114)과 동일하나 물질로 이루어질 수 있다. 주변 차폐층(124)은 예를 들어, 불순물로 도핑된 폴리 실리콘, 텅스텐, 또는 티타늄 질화물 중 적어도 하나를 포함할 수 있다.
제2 절연 라이너(126)는 주변 차폐층(124) 상에 배치될 수 있다. 제2 절연층(116)은 셀 차폐층(114)의 입자들을 덮으면서, 입자들 사이로 표면이 노출되는 제1 절연 라이너(122)에 접촉될 수 있다. 제2 절연 라이너(126)는 제1 절연 라이너(122)의 내벽과 주변 차폐층(124)을 함께 덮을 수 있다. 제2 절연 라이너(126) 사이에는 잔여 공간이 형성될 수 있다. 제2 절연 라이너(126)는 측면과 바닥면이 제1 절연 라이너(122)에 의해 둘러싸일 수 있다. 일 실시예에 있어서, 제2 절연 라이너(126)는 제2 절연층(116)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제2 절연 라이너(126)는 질화물로 이루어질 수 있다.
갭필 절연층(128)은 제2 절연 라이너(126) 상에 배치될 수 있다. 갭필 절연층(128)은 제2 절연 라이너(126) 사이에 형성되는 잔여 공간을 실질적으로 완전히 매립할 수 있다. 예를 들어, 갭필 절연층(128)은 산화물을 포함할 수 있다.
도 3을 참조하면, 셀 차폐층(114)은 표면이 제2 절연층(116)에 의해 둘러싸이는 다수의 입자들(114)을 포함할 수 있다. 다수의 입자들은 동일 평면 상에서 서로 이격될 수 있다. 일 실시예에 있어서, 다수의 입자들은 서로 다른 크기와 형상을 가질 수 있다. 예를 들어, 입자들은 1~200Å, 바람직하게는 1~50Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 다수의 입자들(114a)은 구, 반구와 같은 형상을 가질 수 있다. 다수의 입자들(114a, 114b, 114c, 114d, 114e)은 구, 반구의 형상을 가진 입자들이 서로 결합된 형상을 가질 수 있다.
도 4는 본 개시의 다른 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 5는 도 4의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 1 내지 도 5에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 3에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 4 및 도 5를 참조하면, 본 개시의 실시예에 따른 셀 소자분리층(110)은 제1 절연층(112), 셀 차폐층(114), 및 제2 절연층(116)을 포함하며, 제3 절연층(118)을 더 포함할 수 있다.
제2 절연층(116)의 두께는 제1 절연층(112)의 두께와의 합이 제1 폭(P1)의 1/2보다 두껍고, 제2 폭(P2)의 1/2보다 얇을 수 있다.
제3 절연층(118)은 제2 방향을 따라 제2 폭(P2)으로 이격되는 복수의 셀 활성 영역들(104) 사이에 배치될 수 있다. 제3 절연층(118)은 제2 절연층(116) 상에 형성될 수 있다. 제3 절연층(118)은 측면과 바닥면이 제2 절연층(116)으로 둘러싸일 수 있다. 일 실시예에 있어서, 제3 절연층(118)은 갭필 절연층(128)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제3 절연층(118)은 산화물로 이루어질 수 있다.
주변 소자분리층(120)은 제1 절연 라이너(122), 주변 차폐층(124), 제2 절연 라이너(126) 및 갭필 절연층(128)을 포함할 수 있다. 일 실시예에 있어서, 제1 절연 라이너(122)와 제2 절연 라이너(126)의 두께의 합은 제1 폭(P1)의 1/2보다 두껍고, 제2 폭(P2)의 1/2보다 얇을 수 있다.
도 6은 본 개시의 다른 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 7는 도 6의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 1 내지 도 7에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 5에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 6 및 도 7을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 셀 영역에서 셀 소자분리층(110)을 포함하고, 주변 영역에서 주변 소자분리층(120)을 포함할 수 있다. 셀 소자분리층(110)은 셀 활성 영역(104)을 한정하고, 주변 소자분리층(120)은 주변 활성 영역(106)을 한정할 수 있다.
일 실시예에 있어서, 셀 소자분리층(110)은 제1 절연층(112)을 포함할 수 있다. 제1 절연층(112)은 복수의 셀 활성 영역들(104) 사이에서 복수의 셀 활성 영역들(104)의 측벽에 접하여 형성될 수 있다. 일 실시예에 있어서, 제1 절연층(112)은 셀 활성 영역(104)의 장측벽(L1)에 접촉하면서 제2 방향으로 연속적으로 연장될 수 있다. 제1 절연층(112)은 셀 활성 영역(104)의 단측벽(S1)에 접촉하면서 제2 방향으로 연속적으로 연장될 수 있다. 제1 절연층(112)은 복수의 셀 활성 영역들(104)의 사이를 완전히 매립할 수 있다.
도 6 및 도 7에서는 셀 소자분리층(110)이 제1 절연층(112)으로만 구성되는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것이 아니며, 셀 소자분리층(110)은 본 발명의 기술적 사상의 범위 내에서 제1 절연층(112)과 다른 성분을 포함할 수 있다. 예를 들어, 셀 소자분리층(110)은 제1 절연층(112)의 내부 및/또는 그 주위에 형성되어 있는 보이드 영역들을 포함할 수 있다.
주변 소자분리층(120)은 제1 절연 라이너(122), 주변 차폐층(124), 제2 절연 라이너(126), 및 갭필 절연층(128)을 포함할 수 있다. 일 실시예에 있어서, 제1 절연 라이너(122)는 두께가 제2 폭(P2)의 1/2과 동일하거나 그보다 두꺼울 수 있다.
도 8은 본 개시의 다른 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 9는 도 8의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 1 내지 도 8에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 7에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 8 및 도 9를 참조하면, 셀 소자분리층(110)은 제1 절연층(112)과 제2 절연층(116)을 포함할 수 있다.
제1 절연층(112)은 서로 이격된 복수의 셀 활성 영역들(104) 사이에서 복수의 셀 활성 영역들(104)의 측벽에 접하여 형성될 수 있다. 제1 절연층(112)은 제1 방향과 제2 방향을 따라 연속적으로 끊어짐 없이 연장될 수 있다. 제1 절연층(112)은 두께가 제1 폭(P1)의 1/2 보다 두껍고 제2 폭(P2)의 1/2보다 얇을 수 있다. 제1 절연층(112)은 제2 방향으로 이격되는 셀 활성 영역들(104) 사이에 리세스를 형성할 수 있다.
제2 절연층(116)은 제2 방향으로 일직선상에서 서로 이격되어 배치되는 복수의 셀 활성 영역들(104) 사이에 배치될 수 있다. 제2 절연층(116)은 제1 절연층(112) 상에 배치될 수 있다. 제2 절연층(116)은 측면과 바닥면이 제1 절연층(112)으로 둘러싸일 수 있다. 제2 절연층(116)은 제1 절연층(112)을 측벽으로 하는 리세스를 실질적으로 완전히 매립할 수 있다.
주변 소자분리층(120)은 제1 절연 라이너(122), 주변 차폐층(124), 제2 절연 라이너(126) 및 갭필 절연층(128)을 포함할 수 있다. 제1 절연 라이너(122)는 두께가 제1 폭(P1)의 1/2보다 두껍고 제2 폭(P2)의 1/2보다 얇을 수 있다. 제1 절연 라이너(122)와 제2 절연 라이너(126)의 두께의 합은 제2 폭(P2)의 1/2보다 두껍고, 제3 폭(P3)의 1/2보다 얇을 수 있다.
도 10은 본 개시의 다른 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 11는 도 10의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 1 내지 도 10에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 9에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 10 및 도 11을 참조하면, 셀 소자분리층(110)은 제1 절연층(112), 셀 차폐층(114), 및 제2 절연층(116)을 포함할 수 있다. 주변 소자분리층(120)은 제1 절연 라이너(122), 주변 차폐층(124), 제2 절연 라이너(126), 및 갭필 절연층(128)을 포함할 수 있다.
제1 절연층(112)은 서로 이격된 복수의 셀 활성 영역들(104) 사이에서 복수의 셀 활성 영역들(104)의 측벽에 접하여 형성될 수 있다. 제1 절연층(112)은 제1 방향과 제2 방향을 따라 연속적으로 끊어짐 없이 연장될 수 있다. 제1 절연층(112)은 두께가 제1 폭(P1)의 1/2 보다 두껍고 제2 폭(P2)의 1/2보다 얇을 수 있다. 제1 절연층(112)은 제2 방향으로 이격되는 셀 활성 영역들(104) 사이에 리세스를 한정할 수 있다.
셀 차폐층(114)은 다수의 입자들을 포함할 수 있다. 다수의 입자들은 제1 절연층(112) 상에 배치될 수 있으며, 제1 절연층(112)을 측벽으로 하는 리세스 내에 배치될 수 있다. 일 실시예에 있어서, 다수의 입자들은 제1 폭(P1)으로 이격된 셀 활성 영역들(104) 사이에는 배치되지 않으나, 제2 폭(P2)으로 이격된 셀 활성 영역들(104) 사이에는 배치될 수 있다.
제2 절연층(116)은 제2 방향으로 일직선상에서 서로 이격되어 배치되는 복수의 셀 활성 영역들(104) 사이에 배치될 수 있다. 제2 절연층(116)은 제1 절연층(112) 상에 배치될 수 있다. 제2 절연층(116)은 셀 차폐층(114)의 입자들을 덮으면서, 입자들 사이로 표면이 노출되는 제1 절연층(112)에 접촉될 수 있다. 제2 절연층(116)은 제1 절연층(112)의 내벽과 셀 차폐층(114)을 함께 덮을 수 있다. 제2 절연층(116)은 제1 절연층(112)을 측벽으로 하는 리세스를 실질적으로 완전히 매립할 수 있다. 제2 절연층(116)은 측면과 바닥면이 제1 절연층(112)에 의해 둘러싸일 수 있다.
도 12는 본 개시의 다른 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 13는 도 11의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 1 내지 도 13에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 10에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 12 및 도 13을 참조하면, 셀 소자분리층(110)은 제1 절연층(112), 셀 차폐층(114), 및 제2 절연층(116)을 포함할 수 있다. 주변 소자분리층(120)은 제1 절연 라이너(122), 주변 차폐층(124), 제2 절연 라이너(126), 및 갭필 절연층(128)을 포함할 수 있다.
제1 절연층(112)은 제2 방향으로 길게 연장될 수 있다. 제1 절연층(112)은 평면적 관점에서, 셀 활성 영역(104)의 장측벽(L1)과 평행하게 연장되며 복수개의 제1 절연층(112)들이 서로 제1 방향으로 이격될 수 있다.
제1 절연층(112)은 셀 활성 영역(104)을 둘러쌀 수 있다. 제1 절연층(112)은 제2 방향으로 서로 인접하게 배치된 셀 활성 영역들(104)의 단측벽(S1)에 접하면서 제2 폭(P2)을 가지는 셀 활성 영역들(104)의 사이 공간을 실질적으로 완전히 매립할 수 있다. 제1 절연층(112)은 셀 활성 영역들(104)의 장측벽(L1)에 접하면서 제2 방향으로 끊어짐 없이 연속적으로 연장될 수 있다. 제1 절연층(112)의 단측벽(S1)에 접하는 부분의 두께는 제2 폭(P2)의 1/2과 동일하거나 그보다 두꺼울 수 있다. 제1 절연층(112)의 장측벽(L1)에 접하는 부분의 두께는 제1 폭(P1)의 1/2보다 얇을 수 있다. 제1 절연층(112)은 제1 방향으로 이격되는 셀 활성 영역들(104) 사이에서 제2 방향으로 길게 연장되는 트렌치를 한정할 수 있다.
셀 차폐층(114)은 제1 방향으로 이격되는 셀 활성 영역들(104) 사이에 배치될 수 있으며, 제2 방향으로 이격되는 셀 활성 영역들(104) 사이에는 배치되지 않을 수 있다. 셀 차폐층(114)은 다수의 입자들을 포함할 수 있다. 다수의 입자들은 제1 절연층(112)의 측벽 및/또는 바닥면에 배치될 수 있다. 제2 방향으로 연장되는 제1 절연층(112)의 일 측벽에 배치되는 다수의 입자들은, 평면적 관점에서 서로 제2 방향으로 이격될 수 있다. 다수의 입자들은 평면적 관점에서 제2 방향으로 일직선 상에 배치될 수 있다.
제1 절연 라이너(122)는 두께가 제2 폭(P2)의 1/2보다 두꺼울 수 있다. 제1 절연 라이너(122)는 제1 절연층(112)의 셀 활성 영역(104)의 단측벽(S1)에 접하는 부분과 동시에 형성된 것일 수 있다. 제1 절연 라이너(122)는 제1 절연층(112)의 셀 활성 영역(104)의 장측벽(L1)에 접하는 부분과 다른 공정 단계에서 형성된 것일 수 있다.
도 14, 16, 및 도 18은 본 개시의 실시예들에 따른 반도체 소자의 일부 구성을 도시하는 평면도들이다. 도 15, 17, 및 도 19는 도 14, 16, 및 도 17의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 에 대한 단면도들이다. 도 1 내지 도 18에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 13에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 14 및 도 15를 참조하면, 셀 소자분리층(210)은 제1 절연층(212), 셀 차폐층(214), 제2 절연층(216)을 포함할 수 있다. 주변 소자분리층(220)은 제1 절연 라이너(222), 주변 차폐층(224), 제2 절연 라이너(226)를 포함할 수 있다.
셀 차폐층(214)은 제1 절연층(212) 상에 배치될 수 있다. 셀 차폐층(214)은 제1 절연층(212)의 측면과 바닥면을 따라 형성되는 라이너층(214a)일 수 있다. 라이너층(214a)은 제1 절연층(212)의 바닥면으로부터 측면으로 연장될 수 있다. 셀 차폐층(214)은 예를 들어, 불순물로 도핑된 폴리 실리콘, 텅스텐, 또는 티타늄 질화물 중 적어도 하나를 포함할 수 있다.
제2 절연층(216)은 셀 차폐층(214) 상에 배치되며 셀 차폐층(214)에 의해 측면과 바닥면이 둘러싸일 수 있다. 일 실시예에 있어서, 제2 절연층(216)은 제1 방향과 제2 방향으로 연속적으로 연장될 수 있다. 제2 절연층(216)은 셀 활성 영역(104) 사이에서 제1 절연층(212)과 셀 차폐층(214)이 형성되고 남은 잔여 공간을 매립할 수 있다. 예를 들어, 제2 절연층(216)은 질화물로 이루어질 수 있다.
주변 차폐층(224)은 제1 절연 라이너(222) 상에 배치될 수 있다. 주변 차폐층(224)은 제1 절연 라이너(222)의 측면과 바닥면을 따라 형성되는 라이너층(214a)일 수 있다. 라이너층(214a)은 제1 절연 라이너(222)의 바닥면으로부터 측면으로 연장될 수 있다. 주변 차폐층(224)은 예를 들어, 불순물로 도핑된 폴리 실리콘, 텅스텐, 또는 티타늄 질화물 중 적어도 하나를 포함할 수 있다.
제2 절연 라이너(226)는 주변 차폐층(224) 상에 배치될 수 있다. 갭필 절연층(228)은 제2 절연 라이너(226) 상에 배치되어 주변 활성 영역(106) 사이에서 제1 절연 라이너(222), 주변 차폐층(224), 및 제2 절연 라이너(226)가 형성되고 남은 잔여 공간을 채울 수 있다.
도 16 및 도 17을 참조하면, 셀 차폐층(214)은 라이너층(214a)과 다수의 입자들(214b)을 포함할 수 있다. 라이너층(214a)은 제1 절연층(212)의 측면과 바닥면을 따라 연장될 수 있다. 라이너층(214a)은 제1 절연층(212)의 하부 측면만 덮고, 제1 절연층(212)의 상부 측면은 덮지 않을 수 있다. 라이너층(214a)의 상단은 반도체 기판의 상부면보다 레벨이 낮도록 형성되어 반도체 기판의 상부면과 소정의 깊이만큼 이격될 수 있다. 소정의 깊이가 너무 작으면 도전성 구조체와 라이너층(214a)의 접촉으로 인한 소자 불량이 발생하기 쉬워지므로, 소정의 깊이는 반도체 소자의 특성을 고려하여 적절하게 조절될 수 있다.
다수의 입자들(214b)은 제1 절연층(212) 상에 배치되되, 라이너층(214a)과는 이격될 수 있다. 다수의 입자들(214b)은 라이너층(214a)이 형성되지 않은 제1 절연층(212)의 상부 측면에 접할 수 있다. 다수의 입자들(214b)은 서로 이격되어 배치될 수 있다.
라이너층(214a)과 다수의 입자들(214b)은 도전성을 갖는 물질로 이루어질 수 있다. 예를 들어, 라이너층(214a)과 다수의 입자들(214b)은 불순물로 도핑된 폴리 실리콘, 텅스텐, 또는 티타늄 질화물 중 적어도 하나를 포함할 수 있다. 라이너층(214a)과 다수의 입자들(214b)은 동일한 성분으로 이루어질 수 있다.
주변 차폐층(224)은 셀 차폐층(214)과 동일하게 구성될 수 있다. 예를 들어, 주변 차폐층(224)은 제1 절연 라이너(222)의 측벽과 바닥면을 덮는 라이너층(224a)과 제1 절연 라이너(222) 상에서 라이너층(224a)와 이격되어 배치되는 다수의 입자들을 포함할 수 있다.
도 18 및 도 19를 참조하면, 셀 영역(Cell)에서 다수의 입자들(214b)이 서로 이격되어 제1 절연층(212)의 측면과 바닥면에 배치될 수 있다. 다수의 입자들(214b)은 제1 절연층(212) 측면의 하부에만 배치되고 상부에는 배치되지 않을 수 있다.
라이너층(214a)은 제1 절연층(212) 상에서 다수의 입자들(214b)과 이격되어 배치될 수 있다. 라이너층(214a)은 제1 절연층(212)의 상부 측면에 배치되고, 다수의 입자들(214b)이 배치된 제1 절연층(212)의 하부 측면에는 배치되지 않을 수 있다. 주변 영역(Core-Peri)에서도 다수의 입자들(224c)이 서로 이격되어 제1 절연 라이너(222)의 측면과 바닥면에 배치될 수 있으며, 라이너층(224d)이 다수의 입자들(224c)와 이격되어 제1 절연 라이너(222)의 상부 측면에 배치될 수 있다.
도 20은본 개시의 실시예에 따른 반도체 소자의 제1 영역에 대한 개략적인 레이아웃이다. 도 21은 도 20의 Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'에 대한 단면도들 이다. 도 1 내지 도 21에서 동일한 참조 부호는 동일 구성을 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 19에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 20 및 도 21을 참조하면, 반도체 소자의 제1 영역(Ⅰ)에서는 셀 소자분리층(110)에 의해 셀 활성 영역(104)이 한정될 수 있다. 셀 활성 영역(104)은 X축을 따라 어긋나게 배열되고, Y축을 따라 일렬로 배열될 수 있다. 셀 소자분리층(110)은 전술한 바와 같이 제1 절연층(112), 셀 차폐층(114), 및 제2 절연층(116)을 포함할 수 있다.
워드 라인들(WL)은 셀 활성 영역(104)을 X축 방향으로 가로질러 연장되고, Y축 방향을 따라 서로 평행하게 배치될 수 있다. 워드 라인들(WL) 위에는 비트 라인들(BL)이 Y축 방향으로 연장되고, X축 방향을 따라 서로 평행하게 배치될 수 있다. 비트 라인들(BL)은 다이렉트 콘택(DC)들을 통해 셀 활성 영역(104)에 연결될 수 있다.
비트 라인들(BL) 중 서로 인접한 2개의 비트 라인들(BL) 사이에는 스토리지 노드 콘택들(BC)이 형성될 수 있다. 스토리지 노드 콘택들(BC)은 X축 방향 및 Y축 방향을 따라 일렬로 배열될 수 있다.
반도체 소자의 기판(101) 상에는 트랜지스터(TR)를 형성하기 위한 리세스(recess) 영역(R)이 형성될 수 있다. 리세스 영역(R)은 일정한 폭의 라인 패턴으로 연장되어 형성될 수 있다. 리세스 영역(R)은 셀 활성 영역(104) 및 셀 소자분리층(110)을 가로 질러 X축 방향으로 평행하게 형성될 수 있다. 리세스 영역(R)은 상기 셀 활성 영역(104)의 양측 가장자리 부위에서 형성될 수 있다.
트랜지스터(TR)는 셀 활성 영역(104)에 형성될 수 있다. 트랜지스터(TR)는 게이트 절연막(131), 게이트 전극(132), 게이트 캡핑막(133), 제1 불순물 영역(104a) 및 제2 불순물 영역(104b)을 포함할 수 있다.
게이트 절연막(131)은 리세스 영역(R)의 내측면에 형성될 수 있다. 게이트 절연막(131)은 셀 활성 영역(104)과 상기 게이트 전극(132) 사이에 형성될 수 있다. 예를 들어, 게이트 절연막(131)은 열 산화막, 실리콘 산화막, 실리콘 산화질화막, 또는 고유전물 중 하나의 물질로 이루어질 수 있다.
게이트 절연막(131) 위에 게이트 전극(132)이 배치될 수 있다. 셀 소자분리층(110)과 셀 활성 영역(104)은 게이트 절연막(131)을 사이에 두고 게이트 전극(132)과 대면할 수 있다. 제1 절연층(112)의 상면이 게이트 절연막(131)의 바닥면과 접할 수 있다. 제2 절연층(116)의의 상면이 상기 게이트 절연막(131)의 바닥면과 접할 수 있다. 차폐층(114)은 서로 이격되는 다수의 입자들로 형성되어, 게이트 절연막(131)과 접촉되지 않을 수 있다.
게이트 전극(132)은 리세스 영역(R)의 하부에 매립될 수 있다. 게이트 전극(132)의은 도전 물질로 형성될 수 있다. 예를 들어, 게이트 전극(132)은 게이트 전극(132)은 워드 라인을 형성할 수 있다.
게이트 캡핑막(133)은 게이트 전극(132) 위에서 게이트 전극(132)을 덮도록 형성될 수 있다. 게이트 캡핑막(133)은 리세스 영역(R)의 상부를 채울 수 있다. 게이트 캡핑막(133)의 상면은 셀 활성 영역(104)의 상면과 동일 레벨에 위치될 수 있다. 게이트 캡핑막(133)은 절연 물질을 포함할 수 있다.
제1 불순물 영역(104a)은 한 쌍의 게이트 전극(132) 사이에 위치하는 셀 활성 영역(104)에 배치될 수 있다. 제2 불순물 영역(104b)은 한쌍의 게이트 전극(132) 양측에 위치하는 셀 활성 영역(104)에 형성될 수 있다. 제1 불순물 영역(104a) 및 제2 불순물 영역(104b)은 n형 불순물로 도핑될 수 있다. 제1 불순물 영역(104a) 및 제2 불순물 영역(104b)은 소스 및/또는 드레인 영역의 역할을 할 수 있다.
셀 활성 영역(104) 및 셀 소자분리층(110) 상에 버퍼 절연막 패턴(150)이 형성될 수 있다. 예를 들어, 버퍼 절연막 패턴(150)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 버퍼 절연막 패턴은 단층 또는 복층으로 형성될 수 있다.
비트 라인 구조체는 비트 라인(161, 162) 및 비트 라인 캡핑 패턴(165)을 포함할 수 있다. 비트 라인(161, 162)은 워드 라인(WL)을 가로질러 Y방향으로 연장되고, X방향을 따라 상호 평행하게 배치될 수 있다. 비트 라인(161, 162)은 상기 제1 콘택 플러그(DC)를 통해 상기 셀 활성 영역(104)에 연결될 수 있다.
비트 라인(161, 162)은 도전 패턴(161)과 금속 함유층(162)을 포함할 수 있다. 비트 라인(161, 162)은 도전 패턴(161) 위에 금속 함유층(162)이 형성될 수 있다. 비트 라인(161, 162)은 도전 패턴(161)과 금속 함유층(162)을 포함하는 복층의 적층 구조로 형성될 수 있다.
예를 들어, 도전 패턴(161) 불순물이 도핑된 폴리실리콘층으로 이루어질 수 있다. 금속 함유층(162)은 텅스텐, 티타늄, 탄탈늄 등과 같은 금속이나, 이들의 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 도전 패턴(161)과 금속 함유층(162)이 전술한 물질에 한정되는 것은 아니다.
비트 라인 캡핑 패턴(165)은 상기 비트 라인(161, 162) 위에 형성될 수 있다. 비트 라인 캡핑 패턴(165)은 상술한 절연 물질을 포함할 수 있다.
제1 콘택 플러그(DC)는 셀 활성 영역(104) 중 일부를 노출하는 제1 콘택홀(DCH)에 매립되어 셀 활성 영역(104)에 전기적으로 접속될 수 있다. 제1 콘택홀(DCH)은 셀 활성 영역(104)의 제1 불순물 영역(104a), 이에 인접하는 셀 소자분리층(110) 및 게이트 캡핑막(133)의 일부를 관통하여 하단부가 셀 활성 영역(104)의 상면보다 낮게 위치될 수 있다. 제1 콘택 플러그(DC)는 비트 라인(161, 162)과 셀 활성 영역(104)을 연결하는 다이렉트 콘택(DC)을 형성할 수 있다.
제1 콘택 플러그(DC)의 하단은 게이트 캡핑막(133)에 의해 게이트 전극(132)과 절연될 수 있다. 예를 들어, 제1 콘택 플러그(DC)는 도전 물질로 형성될 수 있다.
절연 스페이서(170)는 제1 콘택홀(DCH)의 내측면과 제1 콘택 플러그(DC) 사이에 배치될 수 있다. 절연 스페이서(170)는 상기 제1 콘택홀(DCH)의 내부에 절연 물질을 매립하여 제1 콘택 플러그(DC)의 측면을 둘러쌀 수 있다. 절연 스페이서(170)는 제1 콘택 플러그(DC)와 이에 인접하는 제2 콘택 플러그(BC) 사이를 절연할 수 있다. 예를 들어, 절연 스페이서(170)는 비트 라인 구조체의 양 측면에서 순차적으로 적층되는 복수의 적층 구조로 이루어질 수 있다.
제2 콘택 플러그(BC)는 상호 인접한 2개의 비트 라인들(161, 162) 사이에 형성되는 제2 콘택 홀(BCH)에 매립되어 형성될 수 있다. 제2 콘택 플러그(BC)는 상호 인접한 2개의 비트 라인들(161, 162)의 상부까지 연장될 수 있다. 제2 콘택 플러그(BC)는 스토리지 노드 콘택(BC)을 형성할 수 있다.
일 실시예에 있어서, 제2 콘택 플러그(BC)는 제2 콘택 홀(BCH)에 매립되면서 일부가 소자분리층(110)과 접촉될 있다. 예를 들어, 제2 콘택 플러그(BC)는 제1 절연층(112)과 제2 절연층(116)에 접촉될 수 있다. 반면, 차폐층(114)은 입자들이 서로 이격되어 배치되므로, 제2 콘택 플러그(BC)는 입자들 사이의 공간에 위치하여 차폐층(114)과 접촉되지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 차폐층(114)을 구성하는 입자들 중 일부는 제2 콘택 플러그(BC)에 접촉될 수도 있다.
배리어막(175)은 절연 스페이서(170), 제2 콘택 플러그(BC), 및 비트 라인 캡핑 패턴(165)을 컨포멀(conformal)하게 덮을 수 있다.
랜딩 패드(LP)는 배리어막(175) 상에 배치될 수 있다. 랜딩 패드(LP)는 금속 함유 물질로 형성될 수 있다. 랜딩 패드(LP)와 제2 콘택 플러그(BC)는 비트 라인들(161, 162)의 상에 형성되는 커패시터들의 하부 전극들(BE)을 셀 활성 영역들(104)에 연결하는 역할을 할 수 있다. 랜딩 패드(LP)는 제2 콘택 플러그(BC)들과 일부 오버랩 되도록 배치될 수 있다.
랜딩 패드 분리 패턴(180)은 랜딩 패드들(LP)을 제1 방향과 제2 방향으로 분리시킬 수 있다. 랜딩 패드(LP) 상에는 하부 전극(BE)이 배치될 수 있다.
도 22는 본 개시의 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 23은 도 22의 Ⅷ-Ⅷ'에 대한 단면도이다. 도 1 내지 도 23에서 동일한 참조 부호는 동일 구성을 지칭할 수 있다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 20에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 22 및 도 23을 참조하면, 반도체 소자는 활성 영역, 소자분리층(120), 및 게이트 구조체(140)를 포함할 수 있다. 활성 영역(106)은 소자분리층(120)에 의해 한정될 수 있다. 활성 영역(106)은 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 소자분리층(120)은 제1 절연 라이너(122), 차폐층(124), 제2 절연 라이너(126) 및 갭필 절연층(128)을 포함할 수 있다.
게이트 구조체(140)는 활성 영역(106) 상에 형성될 수 있다. 게이트 구조체(106)는 게이트 절연층(141), 게이트 전극(142), 및 게이트 캡핑층(143)을 포함할 수 있다. 또한, 게이트 구조체(140)는 게이트 절연층(141)과 게이트 전극(142)의 양 측면에 배치되는 스페이서(144)를 포함할 수 있다. 게이트 구조체(140)는 하단이 소자분리층(110)과 접촉될 수 있다. 게이트 구조체는(140) 제1 절연층(112) 및 제2 절연층(114)와 접촉되며, 차폐층(114)을 구성하는 입자들 중 일부와 접촉될 수도 있다.
도 24 내지 도 29는 본 개시의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다. 도 24 내지 도 29는의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'는 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'에 대응하는 것일 수 있다.
도 24를 참조하면, 기판(101)의 제1 영역(Cell)에는 셀 활성 영역(104)을 한정하는 셀 트렌치(105)를 형성하고, 제2 영역(Core/Peri)에는 주변 활성 영역(106)을 한정하는 주변 트렌치(107)를 형성할 수 있다. 셀 트렌치(105)의 깊이는 로딩 효과(loading effect) 및/또는 RIE 래그에 의해 제2 영역(Core/Peri)의 주변 트렌치(107)의 깊이보다 얕게 형성될 수 있다.
셀 트렌치(105)는 비교적 좁은 폭(P1)의 제1 셀 트렌치(105a)와 비교적 큰 폭(P2)의 제2 셀 트렌치(105b)를 포함할 수 있다. 예를 들어, 셀 트렌치(105)는 제1 셀 트렌치(105a)의 깊이와 제2 셀 트렌치(105b)의 깊이가 다를 수 있다. 예들 들어, 제2 셀 트렌치(105b)의 깊이는 RIE 래그에 의해 제1 셀 트렌치(105a)의 깊이보다 깊게 형성될 수 있다.
주변 트렌치(107)는 제1 폭(P1) 보다 상대적으로 넓은 제3 폭(P3)을 가질 수 있다. 도면에는 제3 폭(P3)이 제2 폭(P2)보다 넓게 도시되었지만, 본 발명이 이에 한정되는 것은 아니며, 제3 폭(P3)은 제2 폭(P2)보다 좁을 수도 있고, 제2 폭(P2)과 동일할 수도 있다.
도 25를 참조하면, 제1 영역(Cell) 및 제2 영역(Core/Peri)에서 셀 트렌치 및 주변 트렌치의 표면에 제1 절연층(312)이 형성될 수 있다. 일 실시예에 있어서, 제1 절연층(312)의 두께는 제1 폭(P1)의 1/2보다 얇을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 절연층(312)의 두께는 본 개시의 실시예들에 따라 다르게 형성될 수 있다. 제1 절연층(312)은 셀 트렌치와 주변 트렌치의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 제1 절연층(312)은 후속 산화 공정 시에 셀 활성 영역(104)의 산화에 의한 소모량을 줄이고 셀 활성 영역(104)의 필요한 면적을 확보하여 셀 트렌지스터의 스위칭 특성을 개선하는 역할을 할 수 있다.
예를 들어, 제1 절연층(312)은 실리콘 산화막으로 이루어질 수 있다. 제1 절연층(312)은 ALD, 공정, CVD 공정, 라디칼 산화 공정, 또는 자연 산화 공정 등을 이용하여 형성도리 수 있다.
도 26을 참조하면, 제1 영역(Cell) 및 제2 영역(Core/Peri)에서 제1 절연층(312) 상에 차폐층(314)이 형성될 수 있다. 일 실시예에 있어서, 차폐층(314)은 다수의 입자들로 형성될 수 있다.
예를 들어, 다수의 입자들은 화학 기상 증착 공정이나, 에피택셜 성장 시키는 공정에 의해 형성될 수 있다. 예를 들어, 다수의 입자들을 형성하는 공정에는 소스 가스로서 HCD(Si2Cl6), DCS(SiH2Cl2), silane, 또는 disilane이 사용될 수 있다. 다수의 입자들은 제1 절연층(312) 상에 입자들을 형성하는 공정을 통해 형성되되, 제1 절연층(312) 상에 씨드층을 형성하는 단계가 생략됨으로써 형성될 수 있다. 즉, 서로 이격되는 다수의 입자들은 씨드의 역할을 수행할 수 있는 미세 금속막과 같은 전구체가 제1 절연층(312) 상에서 사용되지 않고, 제1 절연층(312) 상에 직접 미세 입자 형성 공정이 수행됨으로써 형성될 수 있다. 예를 들어, 다수의 입자들을 포함하는 차폐층(314)은 ALD 공정, 또는 CVD 공정을 통해 형성될 수 있다.
도 27을 참조하면, 제2 절연층(316)이 제1 절연층(312)과 차폐층(314)을 덮도록 형성될 수 있다. 일 실시예에 있어서, 제2 절연층(316)은 제1 절연층(312)의 두께와의 합이 제3 폭의 1/2보다 얇게 형성되어 주변 트렌치에는 잔여 공간이 남아있을 수 있다.
예를 들어, 제2 절연층(316)은 실리콘 산화막을 포함할 수 있다. 제2 절연층(316)은 ALD 공정을 통해 형성될 수 있다. 또는, CVD 공정, 라디칼 산화 공정, 또는 자연 산화 공정 등을 이용하여 형성될 수 있다.
도 28을 참조하면, 제2 절연층(316) 상에 제3 절연층(318)이 형성될 수 있다. 제3 절연층(318)은 주변 트렌치의 잔여 공간을 완전히 매립하기에 충분한 두께로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 갭필 절연층은 산화막으로 이루어질 수 있다. 갭필 절연층은 TOSN(Tonen SilaZen), HDP(High Density Plasma) 산화물, FOX(Flowable Oxide), SOG(Spin On Glass), USG(Undoped Silica Glass), TEOS(tetraethyl ortho silicate), 또는 LTO(Low Temperature Oxide)중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 29를 참조하면, 셀 활성 영역(104)과 주변 활성 영역(106)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 평탄화 공정을 통해 셀 소자분리층과 주변 소자분리층의 상면의 레벨이 동일해질 수 있다.
도 30은 본 개시의 실시예에 따른 반도체 소자의 단면도이다.
도 30을 참조하면, 반도체 소자는 활성 영역(501), 소자분리층(510), 게이트 구조체(560), 제1 층간 절연층(ILD), 적층 구조체(SS), 제2 층간 절연층(IMD) 및 수직 구조체(530)를 포함할 수 있다.
소자분리층(510)은 활성 영역(501)을 한정할 수 있다. 일 실시예에 있어서 소자분리층(510)은 도 1a, 도 1d, 도 1e 내지 도 1k에서 설명하였던 제1 절연층, 차폐층 및 제2 절연층을 포함할 수 있다.
게이트 구조체(560)가 활성 영역(501) 상에 배치되고, 게이트 구조체(560) 상에 제1 층간 절연층(ILD) 및 적층 구조체(SS)가 배치될 수 있다. 적층 구조체(SS)는 교대로 반복하여 적층되는 복수의 절연층(IL)과 복수의 반도체층(ML)을 포함할 수 있다. 예를 들어, 절연층(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 반도체층(ML)은 반도체 물질을 포함할 수 있다. 반도체 물질은 비정질 반도체 물질 또는 다결정 반도체 물질일 수 있다.
적층 구조체(SS)는 도면에 도시된 것보다 더 많은 수의 절연층(IL)과 반도체층(ML)을 포함할 수 있다. 적층 구조체(SS)는 상대적으로 아래쪽에 위치하는 일 단이 상대적으로 높은 쪽에 위치하는 일 단에 비해 수평 방향으로 더 돌출될 수 있다.
적층 구조체(SS)를 수직으로 관통하는 관통 홀이 형성될 수 있다. 수직 구조체(530)가 관통 홀을 채울 수 있다. 수직 구조체(530)는 실질적으로 수직하게 연장되는 도전 라인(531), 절연 라인(532), 및 수직 패턴(533)을 포함할 수 있다. 도전 라인(531)은 도전 물질을 포함할 수 있고, 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 도전 라인(531)은 워드 라인(word line, WL)을 구성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
101: 기판, 102: 활성 영역
104: 셀 활성 영역, 106: 주변 활성 영역
107: 트렌치
20, 30, 110, 120: 소자분리층
112: 제1 절연층 114: 셀 차폐층
116: 제2 절연층 118: 제3 절연층
110: 셀 소자분리층
120: 주변 소자분리층
122, 222: 제1 절연 라이너 124, 224: 주변 차폐층
126, 226: 제2 절연 라이너 128, 228: 갭필 절연층
130: 게이트
160: 비트라인
DC: 다이렉트 콘택 BC: 스토리지 노드 콘택
170: 절연 스페이서
LP: 랜딩 패드

Claims (20)

  1. 기판 내에 활성 영역을 한정하는 트렌치;
    상기 트렌치 내에서 상기 활성 영역의 바닥면과 측면을 덮는 제1 절연층;
    상기 제1 절연층의 표면 상에 배치되며, 다수의 입자들을 갖는 차폐층;
    상기 차폐층을 덮는 제2 절연층; 및
    상기 제2 절연층 상에 배치되며, 상기 트렌치를 매립하는 갭필 절연층을 포함하되,
    상기 다수의 입자들은 서로 이격되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 절연층은,
    상기 다수의 입자들 사이를 통해 상기 제1 절연층과 접촉되는 반도체 소자.
  3. 제1항에 있어서,
    상기 차폐층은,
    텅스텐, 구리 또는 폴리실리콘 중 적어도 어느 하나를 포함하되, 상기 폴리실리콘은 불순물로 도핑된 반도체 소자.
  4. 제1항에 있어서,
    상기 차폐층은,
    상기 제1 절연층의 바닥면과 측면을 덮는 라이너층을 더 포함하며,
    상기 다수의 입자들은 상기 라이너층과 이격되어 상기 제1 절연층의 상부 측면에 배치되는 반도체 소자.
  5. 제1항에 있어서,
    상기 차폐층은,
    상기 제1 절연층의 상부의 측면을 덮는 라이너층을 더 포함하며,
    상기 다수의 입자들은 라이너층과 이격되어 상기 제1 절연층의 바닥면과 측면에 배치되는 반도체 소자.
  6. 제1항에 있어서,
    상기 활성 영역을 가로지르며 X축 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체 상에서 상기 X축 방향과 교차되는 Y축 방향으로 연장되는 비트 라인 구조체; 및
    서로 인접하는 비트 라인 구조체들 사이의 상기 활성 영역의 단부 상에 배치되는 스토리지 노드 콘택을 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 활성 영역 상에 배치되는 게이트 구조체를 더 포함하며,
    상기 게이트 구조체는 피모스 전계효과 트랜지스터(pMOSFET)을 포함하는 반도체 소자.
  8. 기판 내에 활성 영역을 한정하는 트렌치;
    상기 트렌치 내에서 상기 활성 영역의 바닥면과 측면을 덮는 제1 절연층;
    상기 제1 절연층의 표면 상에 배치되며, 상기 제1 절연층 표면의 일부를 노출시키는 차폐층;
    상기 차폐층을 덮는 제2 절연층; 및
    상기 제2 절연층 상에 배치되며 상기 트렌치를 매립하는 갭필 절연층을 포함하되,
    상기 제1 절연층은 표면의 적어도 일부에 돌출부를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 돌출부는,
    상기 트렌치의 상단으로부터 깊이가 대략 100Å 이내인 위치에 배치되는 반도체 소자.
  10. 제8항에 있어서,
    상기 차폐층은,
    서로 이격되어 배치되는 다수의 입자들을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 다수의 입자들 중 일부는 상기 돌출부와 접촉되는 반도체 소자.
  12. 제10항에 있어서,
    상기 차폐층은,
    상기 제1 절연층을 컨포멀하게 덮는 라이너층을 더 포함하며,
    상기 라이너층은 상기 다수의 입자들과 이격되는 반도체 소자.
  13. 제8항에 있어서,
    상기 차폐층은 상기 제1 절연층을 컨포멀하게 덮는 라이너층이며, 상기 돌출부와 이격되어 배치되는 반도체 소자.
  14. 제8항에 있어서,
    상기 차폐층은 상기 제1 절연층을 컨포멀하게 덮는 라이너층이며, 상단이 상기 돌출부와 접촉되는 반도체 소자.
  15. 기판 내의 활성 영역;
    상기 활성 영역을 한정하는 소자분리층;
    상기 활성 영역과 상기 소자분리층을 가로지르며 X축 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체 상에서 상기 X축 방향과 교차되는 Y축 방향으로 연장되는 비트 라인 구조체; 및
    서로 인접하는 비트 라인 구조체들 사이의 상기 활성 영역의 단부 상에 배치되는 스토리지 노드 콘택을 더 포함하되,
    상기 소자분리층은 상기 활성 영역에 접하는 제1 절연층, 상기 제1 절연층 상에 배치되며 다수의 입자들을 포함하는 차폐층, 및 상기 차폐층을 덮는 제2 절연층을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 다수의 입자들은 상기 스토리지 노드 콘택 및 상기 게이트 구조체에 이격되는 반도체 소자.
  17. 제15항에 있어서,
    상기 다수의 입자들 중 일부는 상기 스토리지 노드 콘택과 접촉되는 반도체 소자.
  18. 제15항에 있어서,
    상기 다수의 입자들 중 일부는 게이트 구조체와 접촉되는 반도체 소자.
  19. 제15항에 있어서,
    상기 차폐층은,
    상기 제1 절연층 상에서 상기 다수의 입자들과 이격되며, 상기 제1 절연층의 바닥면과 측변을 덮는 라이너층을 더 포함하는 반도체 소자.
  20. 제15항에 있어서,
    상기 제1 절연층은 산화물을 포함하고, 제2 절연층은 질화물을 포함하며, 상기 차폐층은 산소, 탄소, 또는 질소 중 어느 하나로 도핑된 폴리실리콘을 포함하는 반도체 소자.
KR1020180106106A 2018-09-05 2018-09-05 소자분리층을 갖는 반도체 소자 및 그 제조 방법 KR20200027816A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180106106A KR20200027816A (ko) 2018-09-05 2018-09-05 소자분리층을 갖는 반도체 소자 및 그 제조 방법
US16/353,750 US11605714B2 (en) 2018-09-05 2019-03-14 Semiconductor device including insulating layers and method of manufacturing the same
CN201910366717.0A CN110880474A (zh) 2018-09-05 2019-04-30 包括绝缘层的半导体器件
US18/169,327 US20230197789A1 (en) 2018-09-05 2023-02-15 Semiconductor device including insulating layers and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180106106A KR20200027816A (ko) 2018-09-05 2018-09-05 소자분리층을 갖는 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20200027816A true KR20200027816A (ko) 2020-03-13

Family

ID=69639465

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180106106A KR20200027816A (ko) 2018-09-05 2018-09-05 소자분리층을 갖는 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US11605714B2 (ko)
KR (1) KR20200027816A (ko)
CN (1) CN110880474A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210035449A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN114864477A (zh) * 2021-01-20 2022-08-05 长鑫存储技术有限公司 半导体结构及其制造方法
CN113161295B (zh) * 2021-04-07 2022-04-12 长鑫存储技术有限公司 半导体器件及其制备方法
CN117542834A (zh) * 2022-08-01 2024-02-09 长鑫存储技术有限公司 存储器结构、半导体结构及其制备方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
KR0166835B1 (ko) 1995-12-19 1999-02-01 문정환 반도체 소자 격리형성 방법
KR19980053673A (ko) 1996-12-27 1998-09-25 김영환 반도체 소자의 소자 분리막 형성방법
KR19990026216A (ko) 1997-09-23 1999-04-15 윤종용 반도체 트랜지스터의 제조방법
US6140691A (en) * 1997-12-19 2000-10-31 Advanced Micro Devices, Inc. Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate
KR100285701B1 (ko) * 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조
KR100277435B1 (ko) 1998-09-02 2001-01-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
KR100361520B1 (ko) 1999-07-08 2002-11-18 주식회사 하이닉스반도체 반도체장치의 소자격리방법
KR100335121B1 (ko) * 1999-08-25 2002-05-04 박종섭 반도체 메모리 소자 및 그의 제조 방법
US6413886B1 (en) * 2000-08-10 2002-07-02 Infineon Technologies Ag Method for fabricating a microtechnical structure
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
US6444495B1 (en) * 2001-01-11 2002-09-03 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
US6653718B2 (en) * 2001-01-11 2003-11-25 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
US7262477B2 (en) * 2002-04-30 2007-08-28 Kabushiki Kaisha Toshiba Semiconductor device
KR100626908B1 (ko) 2002-12-30 2006-09-20 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20050002389A (ko) 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
DE102004031453B4 (de) * 2004-06-29 2009-01-29 Qimonda Ag Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur
KR100546161B1 (ko) 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
JP4791723B2 (ja) * 2004-10-18 2011-10-12 株式会社東芝 半導体装置及びその製造方法
JP4116007B2 (ja) 2005-03-04 2008-07-09 株式会社東芝 半導体装置及びその製造方法
KR100682181B1 (ko) 2005-06-30 2007-02-12 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
KR100891424B1 (ko) 2006-12-27 2009-04-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 형성 방법
KR20080084256A (ko) 2007-03-15 2008-09-19 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
KR100900232B1 (ko) * 2007-05-22 2009-05-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
JP5691074B2 (ja) * 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101003496B1 (ko) * 2008-09-29 2010-12-30 주식회사 하이닉스반도체 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법
JP5606347B2 (ja) * 2011-01-27 2014-10-15 株式会社東芝 半導体装置およびその製造方法
KR20120090544A (ko) 2011-02-08 2012-08-17 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20130292791A1 (en) * 2012-05-01 2013-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
CN104143522B (zh) * 2013-05-09 2017-05-24 中芯国际集成电路制造(上海)有限公司 一种浅沟槽的形成方法
JP6437405B2 (ja) * 2015-09-10 2018-12-12 東芝メモリ株式会社 回転塗布方法および電子部品の製造方法
CN108666311B (zh) * 2017-03-28 2021-05-18 联华电子股份有限公司 半导体元件及其制作方法
US10211045B1 (en) * 2018-01-24 2019-02-19 Globalfoundries Inc. Microwave annealing of flowable oxides with trap layers

Also Published As

Publication number Publication date
US20200075730A1 (en) 2020-03-05
US11605714B2 (en) 2023-03-14
US20230197789A1 (en) 2023-06-22
CN110880474A (zh) 2020-03-13

Similar Documents

Publication Publication Date Title
US9305926B2 (en) Semiconductor device
US8648415B2 (en) Semiconductor device with impurity region with increased contact area
US8492257B2 (en) Semiconductor device with vertical transistor and method for fabricating the same
US11605714B2 (en) Semiconductor device including insulating layers and method of manufacturing the same
US7696570B2 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
KR19980064222A (ko) 수직 트랜지스터 및 트렌치 캐패시터를 포함하는 메모리 셀
KR20120124788A (ko) 반도체 소자
US7633099B2 (en) Field-effect transistor comprising hollow cavity
JP2012238642A (ja) 半導体装置及びその製造方法
US20150357336A1 (en) Semiconductor device and method of manufacturing the same
KR20190043777A (ko) 반도체 장치
US7696576B2 (en) Semiconductor device that includes transistors formed on different silicon surfaces
KR20190034023A (ko) 집적회로 소자
US20160086956A1 (en) Semiconductor device and method for manufacturing semiconductor device
US9318604B2 (en) Semiconductor device including a gate electrode
JP2012222285A (ja) 半導体装置およびその製造方法
KR20210062765A (ko) Mos 구조를 포함하는 반도체 소자
US20110151656A1 (en) Semiconductor device and method of fabricating the same
KR100416607B1 (ko) 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR20130107542A (ko) 커패시터리스 메모리 소자
KR20130050160A (ko) 반도체 소자의 제조 방법
TWI818247B (zh) 積體電路裝置
JP2012064627A (ja) 半導体装置の製造方法
KR20110047836A (ko) 수직 워드라인을 갖는 반도체장치 제조 방법
KR20070028068A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal