CN114864477A - 半导体结构及其制造方法 - Google Patents

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CN114864477A CN202110075188.6A CN202110075188A CN114864477A CN 114864477 A CN114864477 A CN 114864477A CN 202110075188 A CN202110075188 A CN 202110075188A CN 114864477 A CN114864477 A CN 114864477A
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Abstract

本发明实施例提供一种半导体结构及其制造方法，半导体结构包括：衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；第一隔离层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；第二隔离层，所述第二隔离层覆盖所述第一隔离层表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度；应力调整层，位于所述拐角与所述第二隔离层之间的所述第一隔离层内，所述应力调整层的硬度大于所述第一隔离层的硬度。本发明实施例有利于减小沟槽底部拐角受到的应力。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
在沟槽隔离结构的制备过程中，对沟槽的深度、宽度以及形貌的控制是较大的难点，尤其是对沟槽的形貌的控制，在很大程度上决定了沟槽隔离结构的隔离能力。
采用现有制备方法形成的沟槽，其拐角可能相对于底部朝远离沟槽开口的方向凸出，这很容易在晶圆内形成应力集中的情况，不利于后续制程中产生的应力的释放，从而影响半导体器件的良率，严重时可能导致晶圆破损甚至报废。
发明内容
本发明实施例提供一种半导体结构及其制造方法，有利于减弱沟槽拐角处应力集中的问题，提高半导体器件的良率。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；第一隔离层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；第二隔离层，所述第二隔离层覆盖所述第一隔离层表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度；应力调整层，位于所述拐角与所述第二隔离层之间的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度。
另外，所述第一隔离层包括第一隔离子层和第二隔离子层，所述第一隔离子层位于所述应力调整层与所述衬底之间，以分隔所述应力调整层和所述衬底，所述第二隔离子层位于所述应力调整层与所述第二隔离层之间，以分隔所述应力调整层与所述第二隔离层。
另外，所述应力调整层朝向所述沟槽开口的表面高于或平齐于覆盖所述底部的部分所述第一隔离子层的表面。
另外，所述第二隔离子层与位于所述底部表面的所述第一隔离子层接触。
另外，所述第一隔离子层的厚度为2nm～10nm，所述第二隔离子层的厚度为2nm～10nm。
另外，所述第二隔离层的厚度为10nm～20nm。
另外，所述应力调整层的材料与所述第二隔离层的材料相同。
另外，所述第一隔离层的材料包括二氧化硅，所述应力调整层的材料包括氮化硅。
另外，半导体结构还包括：第三隔离层，所述第三隔离层填充满所述沟槽，所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。
另外，所述衬底包括外围区和阵列区，所述应力调整层位于所述外围区的沟槽内。
相应地，本发明实施例还提供一种半导体结构的制造方法，包括：提供衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；形成第一隔离层和应力调整层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面，所述应力调整层位于覆盖所述拐角表面的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度；形成第二隔离层，所述第二隔离层覆盖所述第一隔离层的表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度。
另外，形成第一隔离层和应力调整层的工艺步骤包括：形成第一隔离子层，所述第一隔离子层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；形成应力调整层，所述应力调整层覆盖位于所述拐角表面的所述第一隔离子层的表面；形成第二隔离子层，所述第二隔离子层覆盖所述应力调整层表面和所述第一隔离子层表面，所述第一隔离子层和所述第二隔离子层构成所述第一隔离层。
另外，形成所述应力调整层的工艺步骤包括：形成应力调整膜，所述应力调整膜覆盖所述第一隔离子层表面；利用等离子体刻蚀工艺刻蚀部分所述应力调整膜，保留位于所述拐角表面的所述第一隔离子层表面的所述应力调整膜。
另外，在形成所述第二隔离层之后，还包括：形成第三隔离层，所述第三隔离层填充满所述沟槽，所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。
另外，采用旋涂工艺形成所述第三隔离层。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，在覆盖沟槽拐角的第一隔离层内设置硬度较大的应力调整层，有利于减缓后续高温工艺过程中第一隔离层膨胀过大问题，进而减小第一隔离层施加于沟槽拐角的应力，避免沟槽拐角出现应力集中问题，从而提高半导体器件的良率。
另外，应力调整层朝向所述沟槽开口的表面高于或平齐于覆盖底部的部分第一隔离子层的表面，有利于避免第二隔离子层和第二隔离层的拐角相对于底部朝远离沟槽开口的方向凸起，避免第二隔离子层和第二隔离层出现严重的应力集中问题，从而提高半导体器件的良率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为现有半导体结构的剖面结构示意图；
图2至图7为本发明实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。
具体实施方式
参考图1，填充于沟槽110内的隔离结构由依次层叠的第一隔离层111、第二隔离层112以及第三隔离层113组成，第二隔离层112的硬度大于第一隔离层111和第三隔离层113的硬度。第一隔离层111用于保护衬底，避免硬度较大的第二隔离层112直接与衬底接触，进而避免衬底内部结构或器件受到来源于第二隔离层112的损伤，保证衬底内部结构或器件具有良好的电学特性；第二隔离层112用于抑制第三隔离层113经过后续高温工艺后的膨胀，有利于避免第三隔离层113的膨胀对衬底施加过大的应力，从而缓解沟槽110拐角处的应力集中问题。
然而，随着半导体结构的小型化，刻蚀负载效应导致的拐角凸起问题越来越严重，即沟槽110拐角相对于沟槽110底部的凸起越来越严重，进而导致沟槽110拐角处的应力集中问题愈发凸显；此外，相对于尺寸较大的半导体结构，沟槽110拐角处的应力集中问题对小型化的半导体结构的影响更大，小型化的半导体结构的电学特性更容易受到应力集中问题的影响。
为解决上述问题，本发明实施例提供一种半导体结构及其制造方法，在覆盖沟槽拐角的第一隔离层内设置硬度较大的应力调整层，以减小沟槽拐角所承受的应力，避免沟槽拐角出现应力集中问题，从而提高半导体器件的良率。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2至图7为本发明实施例提供的半导体结构的制造方法各步骤对应的剖面结构示意图。
参考图2，提供衬底20，衬底20内具有沟槽210，沟槽210包括位于底部和侧壁之间的拐角210a。
半导体器件通常可分为外围区201和阵列区202，阵列区202又可分为靠近外围区201的稀疏区(ISO)202a和远离外围区201的密集区(DENSE)202b，稀疏区202a的器件密度相对于密集区202b的器件密度较低。受器件密度的限制，一般来说，用于填充隔离结构的沟槽210的开口宽度具有以下规则：外围区201的沟槽210的开口宽度>稀疏区202a的沟槽210的开口宽度>密集区202b的沟槽210的开口宽度；进一步地，受刻蚀负载效应的影响，沟槽210的开口宽度越大，沟槽210的深度越深，因此，外围区201的沟槽210的深度>稀疏区202a的沟槽210的深度>密集区202b的沟槽210的深度。
由于外围区201的沟槽210的开口宽度相对较大，因此外围区201的刻蚀负载效应更为明显，在刻蚀过程中，外围区201的沟槽210的拐角210a更容易相对于底部发生凸起，或者说，外围区201的沟槽210的拐角210a凸起程度更高，更容易产生应力集中问题，以及产生的应力集中问题通常较为严重。
本实施例中，仅对外围区201的隔离结构进行改进，并未对阵列区202的隔离结构进行改进；在其他实施例中，还对阵列区的隔离结构进行改进。需要说明的是，根据不同区域的沟槽的轮廓差异，可设置形状不同以及材料不同的应力调整层，且填充于沟槽内部的隔离结构的膜层数量以及膜层材料也可以进行适应性调整。
此外，由于外围区201的隔离结构内并不会填充导电介质，而阵列区202的隔离结构内可能填充导电介质，例如字线，因此，在对阵列区202的隔离结构进行改进时，可采用介电常数较低的材料作为新增材料替换原有材料，以防止拐角210a处的漏电问题以及电场集中问题。
参考图3，形成第一隔离子层211和应力调整膜212a。
本实施例中，第一隔离子层211覆盖沟槽210底部表面、拐角210a表面和侧壁表面；由于密集区202b的沟槽210的开口宽度较小，因此，第一隔离子层，211可直接填充满密集区202b的沟槽210；应力调整膜212a覆盖第一隔离子层211表面，由于稀疏区202a的沟槽210的开口宽度较小，因此，后续进一步形成应力调整膜212a可在第一隔离子层211的基础上填充满稀疏区202a的沟槽210。
在填充满阵列区202的沟槽210之后，需要继续沉积膜层，以形成位于外围区201的沟槽210内的隔离结构。后续沉积的膜层与阵列区202无关，当后续膜层同时沉积于外围区201和阵列区202时，可采用选择性刻蚀去除阵列区202的多余膜层；或者，可先采用光刻胶层等易于去除且去除工艺不会影响周围膜层性能的特定膜层覆盖阵列区202，再进行后续膜层的沉积，在沉积完毕之后，可通过灰化等工艺去除光刻胶层，从而移除位于光刻胶层上方的多余叠层。由于阵列区202上后续沉积的膜层与本发明无关，所以后续图中均省略。
本实施例中，应力调整膜212a的材料的硬度大于第一隔离子层211的材料的硬度。如此，有利于减缓后续高温环境下第一隔离子层211的受热膨胀，从而减小第一隔离子层211施加于拐角210a的应力，避免拐角210a出现应力集中问题，提高半导体器件的良率。
其中，应力调整膜212a的材料包括氮化硅，第一隔离子层211的材料包括二氧化硅。
第一隔离子层211位于应力调整层212和衬底20之间，以分隔应力调整层212和衬底20，如此，有利于避免硬度较大的应力调整层212与衬底20接触而对位于衬底20内的其他结构或器件的电学特性造成损伤；同时，有利于抑制第一隔离子层211的膨胀，避免第一隔离子层211的膨胀对拐角210a施加较大的应力，减缓拐角210a的应力集中问题，以及避免第一隔离子层211的膨胀对后续形成的膜层以及位于膜层内的电学元件施加较大的应力，保证后续形成的膜层具有较好的结构稳定性，以及保证电学元件具有良好的电学特性。
本实施例中，第一隔离子层211的厚度为2nm～10nm，例如为4nm、6nm或8nm。如此，有利于避免第一隔离子层211厚度过厚导致的受热膨胀过大的问题，从而减小第一隔离子层211在高温环境下施加于拐角210a的应力；此外，有利于避免第一隔离子层211厚度较薄导致的隔离能力不足的问题，从而避免硬度较高的应力调整膜212a对沟槽210的形貌以及衬底20的电性造成损伤，保证沟槽210内的隔离结构具有良好的隔离效果。
此外，由于拐角210a相对于底部朝远离沟槽210开口的方向凸起会加重膜层拐角210a处的应力集中问题，因此，为避免后续形成的膜层存在上述问题，可设置应力调整膜212a背离拐角210a的表面高于或齐平于覆盖底部的部分第一隔离子层211的表面，从而使得后续形成的应力调整层朝向沟槽210开口的表面高于或平齐于覆盖底部的部分第一隔离子层211的表面，消除拐角210a朝远离沟槽210开口的方向凸起的问题。
参考图4，形成应力调整层212。
本实施例中，在形成应力调整膜212a(参考图3)之后，利用等离子体刻蚀工艺刻蚀部分应力调整膜212a，保留位于部分第一隔离子层211表面的应力调整膜212a，以作为应力调整层212，上述部分第一隔离子层211覆盖拐角210a表面。换句话说，应力调整层212仅覆盖位于拐角210a处的第一隔离子层211的表面，而暴露第一隔离子层211底部和侧壁，应力调整层212朝向沟槽210开口的表面高于或平齐于覆盖沟槽210底部的部分第一隔离子层211的表面。
在其他实施例中，当应力调整膜的材料的介电常数小于第一隔离子层的材料的介电常数时，也可以不刻蚀去除位于覆盖第一隔离子层侧壁的应力调整膜，而仅刻蚀覆盖第一隔离子层底部的应力调整膜，使得应力调整层朝向沟槽开口的表面高于或平齐于覆盖底部的部分第一隔离子层的表面。如此，既可以消除拐角异常凸起的问题，又可以提高隔离结构的电隔离性能。进一步地，在又一实施例中，凹槽不具有朝远离开口的方向凸起的拐角，当应力调整膜的材料的介电常数小于第一隔离子层的材料的介电常数时，也可以将覆盖沟槽底部、拐角以及侧壁的应力调整膜作为应力调整层，以提高隔离结构的隔离性能。
本实施例中，应力调整层212位于外围区201的沟槽210内，由于外围区201的沟槽210内一般不会形成有导电介质，因此无需考虑拐角210a处的电场问题和漏电问题，对应力调整层212的介电特性没有要求。如此，有利于扩大应力调整层的材料的可选范围，使得应力调整层212的材料可同时满足硬度要求以及其他材料要求，例如热膨胀率、结构稳定性、成本以及与周围膜层的粘附力等。
在其他实施例中，外围区的沟槽内填充有导电介质，或者，应力调整层设置于阵列区的沟槽内，阵列区的沟槽内的填充有导电介质，例如字线；同时，拐角可能因应力集中问题而发生损伤，损伤可能进一步引发漏电流问题。此时，设置应力调整层的材料的介电常数低于第一隔离子层的材料的介电常数，有利于减小拐角处的漏电流问题和强电场问题。
参考图5，形成第二隔离子层213。
本实施例中，在形成应力调整层212之后形成第二隔离子层213，第二隔离子层213覆盖第一隔离子层211侧壁和底部以及覆盖应力调整层212表面，第一隔离子层211与第二隔离子层213共同构成第一隔离层，应力调整层212密封于第一隔离层内；在其他实施例中，在形成第一隔离层之后形成应力调整层，第一隔离层可逐步形成也可以一次形成，第一隔离层暴露应力调整层。
本实施例中，由于应力调整层212暴露第一隔离子层211底部和侧壁，因此，第二隔离子层213可覆盖第一隔离子层211底部和侧壁，即覆盖位于沟槽210底部和侧壁表面的第一隔离子层211的表面。同时，由于材料相同的两个膜层之间的结合力大于材料不同的两个膜层之间的结合力，因此，设定第二隔离子层213的材料与第一隔离子层211的材料相同，有利于提高第一隔离子层211与第二隔离子层213之间的结合力，避免应力作用下的膜层移位问题，提高隔离结构的结构稳定。
由于应力调整层的表面积较小，在单位面积粘附力相同的情况下，应力调整层与周围膜层的粘附力较小，因此，在应力作用下，应力调整层212相对于第一隔离子层211和第二隔离子层213更容易发生移位。为避免应力调整层的移位，可提高应力调整层212和周围膜层的粘附力，以及提高第一隔离子层211与第二隔离子层213的位置限定作用，保证应力调整层在外力作用下处于原位，以减弱拐角210a处的应力集中问题，避免因应力调整层212移位而发生隔离结构毁损问题。
本实施例中，应力调整层212可由一种或多种材料混合而成，以及可由一层膜层或多层膜层堆叠而成，举例来说，应力调整层212由中间部分和包绕中间部分的外衣部分组成，外衣部分与第一隔离子层211和第二隔离子层213接触。为实现应力调整层212的多种性能要求，包括硬度要求和粘附力要求，可调整应力调整层212不同膜层的材料特性，例如设置中间部件的材料具有较高的硬度，外衣部分的材料与第一隔离子层211和第二隔离子层213之间具有较高的粘附力。
其中，第一隔离子层211的材料与第二隔离子层213的材料相同，还有利于降低外衣材料的选定难度，以及扩大外衣材料的可选类型，进而可选择成本较低的材料制成外衣部分，降低应力调整层212的成本。
本实施例中，第二隔离子层213的厚度为2nm～10nm，例如4nm、6nm或8nm。如此，有利于避免第二隔离子层213厚度过厚导致的受热膨胀过大的问题，从而减小第二隔离子层213在高温环境下施加于拐角210a的应力；此外，有利于避免第二隔离子层213厚度较薄导致的隔离能力不足的问题，从而避免硬度较高的应力调整层212和后续形成的硬度较高的第二隔离层214相互挤压而发生损伤或移位，保证应力调整层212处于合适的位置，具有良好的应力调整效果，以及保证后续形成的第二隔离层214具有较高的结构质量，进而实现良好的膨胀抑制效果。
进一步地，第二隔离子层213的厚度可与第一隔离子层211的厚度相等。如此，有利于使得第一隔离子层211的膨胀性能与第二隔离子层213的膨胀性能具有较高的均匀性，避免应力调整层212因一侧膨胀过大而朝另一侧挤压，保证在受热环境下外围区201的隔离结构具有良好的结构稳定性。
参考图6，形成第二隔离层214。
本实施例中，第二隔离层214的材料的硬度大于第一隔离层的材料的硬度，第二隔离层214的材料与应力调整层212的材料相同；此外，第二隔离层214的厚度为10nm～20nm，例如13nm、15nm或18nm。第二隔离层214的厚度与后续填充的第三隔离层的材料特性有关，第三隔离层的膨胀系数越大，第二隔离层214的硬度越高，以保证第二隔离层214具有良好的膨胀抑制效果，避免第三隔离层的膨胀破坏第二隔离层214的结构。
由于第二隔离子层213位于应力调整层212和第二隔离层214之间，分隔应力调整层212和第二隔离层214，应力调整层212密封于第一隔离层内，因此，应力调整层212与第二隔离层214相对独立；在其他实施例中，由于第一隔离层暴露应力调整层，应力调整层可与第二隔离层在同一工艺步骤中形成。
具体地，可先形成覆盖沟槽侧壁、拐角210a和底部的第一隔离膜，再刻蚀覆盖沟槽拐角210a的部分第一隔离膜，形成用于填充应力调整层的子槽，子槽位于上述部分第一隔离膜内，且为盲孔，剩余的第一隔离膜作为第一隔离层。由于子槽是通过刻蚀第一隔离膜形成，因此第一隔离层暴露该子槽，后续可通过同一沉积工艺形成覆盖第一隔离层的第二隔离层以及填充子槽的应力调整层。
参考图7，形成第三隔离层215。
本实施例中，在形成第二隔离层214之后，采用旋涂工艺形成第三隔离层215，以填充满沟槽210。旋涂工艺具有较好的空隙填充性能，有利于避免沟槽210提前封口而导致第三隔离层215内部存在孔洞，如此，有利于保证第三隔离层215具有良好的结构稳定性，以及保证第三隔离层215具有良好的电隔离性。
本实施例中，第三隔离层215的材料的硬度小于第二隔离层214的硬度，如此，硬度较高的第二隔离层214可抑制硬度较低的第三隔离层215的膨胀，避免第三隔离层215的膨胀对拐角210a造成过大的应力，进而减缓拐角210a的应力集中问题，从而提高半导体器件的良率。
本实施例中，第三隔离层215材料与第一隔离层的材料相同，第一隔离层的材料与第三隔离层的材料都为二氧化硅，二氧化硅具有较低的介电常数且成本较低，可在保证隔离结构的电隔离性能的基础上降低制造成本。
本实施例中，在旋涂工艺之后进行高温氧化工艺，以固化第三隔离层215。在高温氧化工艺过程中，第三隔离层215可能因受热而发生膨胀，硬度较高的第二隔离层214可抑制第三隔离层215的膨胀，从而避免第三隔离层215的膨胀对拐角210a进一步施加应力，减缓拐角210a的应力集中问题，从而提高半导体器件的良率。
本实施例中，在覆盖沟槽拐角的第一隔离层内设置硬度较大的应力调整层，以减小沟槽拐角所承受的应力，避免沟槽拐角出现应力集中问题，从而提高半导体器件的良率。
相应地，本发明实施例还提供一种半导体结构，半导体结构可采用上述半导体结构的制造方法制造。
参考图7，半导体结构包括：衬底20，衬底20内具有沟槽210，沟槽210包括位于底部和侧壁之间的拐角210a，拐角210a相对于底部朝远离沟槽210开口的方向凸起；第一隔离层，第一隔离层覆盖侧壁表面、拐角210a表面以及底部表面；第二隔离层214，第二隔离层214覆盖第一隔离层表面，第二隔离层214的材料的硬度大于第一隔离层的材料的硬度；应力调整层212，位于拐角210a与第二隔离层214之间的第一隔离层内，应力调整层212的材料的硬度大于第一隔离层的材料的硬度。
本实施例中，第一隔离层包括第一隔离子层211和第二隔离子层213，第一隔离子层211位于应力调整层212与衬底20之间，以分隔应力调整层212与衬底20，第二隔离子层213位于应力调整层212与第二隔离层214之间，以分隔应力调整层212与第二隔离层214。
本实施例中，应力调整层212朝向沟槽210中部的表面高于或平齐于覆盖底部的部分第一隔离子层211的表面；第二隔离子层213与位于底部表面的第一隔离子层211接触。
本实施例中，第一隔离子层211的厚度为2nm～10nm，例如4nm、6nm或8nm；第二隔离子层213的厚度为2nm～10nm，例如4nm、6nm或8nm；第二隔离层214的厚度为10nm～20nm，例如13nm、15nm或18nm。
本实施例中，应力调整层212的材料与第二隔离层214的材料相同，第一隔离层的材料包括二氧化硅，应力调整层212的材料包括氮化硅。
本实施例中，半导体结构还包括：第三隔离层215，第三隔离层215填充满沟槽210，第三隔离层215的材料的硬度低于第二隔离层214的材料的硬度。
本实施例中，衬底20包括外围区201和阵列区202，应力调整层212位于外围区201的沟槽210内。
本实施例中，在覆盖沟槽拐角的第一隔离层内设置硬度较大的应力调整层，以减小沟槽拐角所承受的应力，避免沟槽拐角出现应力集中问题，从而提高产半导体器件的良率。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；
第一隔离层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；
第二隔离层，所述第二隔离层覆盖所述第一隔离层表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度；
应力调整层，位于所述拐角与所述第二隔离层之间的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离层包括第一隔离子层和第二隔离子层，所述第一隔离子层位于所述应力调整层与所述衬底之间，以分隔所述应力调整层和所述衬底，所述第二隔离子层位于所述应力调整层与所述第二隔离层之间，以分隔所述应力调整层与所述第二隔离层。
3.根据权利要求2所述的半导体结构，其特征在于，所述应力调整层朝向所述沟槽开口的表面高于或平齐于覆盖所述底部的部分所述第一隔离子层的表面。
4.根据权利要求3所述的半导体结构，其特征在于，所述第二隔离子层与位于所述底部表面的所述第一隔离子层接触。
5.根据权利要求2所述的半导体结构，其特征在于，所述第一隔离子层的厚度为2nm～10nm，所述第二隔离子层的厚度为2nm～10nm。
6.根据权利要求1所述的半导体结构，其特征在于，所述第二隔离层的厚度为10nm～20nm。
7.根据权利要求1所述的半导体结构，其特征在于，所述应力调整层的材料与所述第二隔离层的材料相同。
8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述第一隔离层的材料包括二氧化硅，所述应力调整层的材料包括氮化硅。
9.根据权利要求1所述的半导体结构，其特征在于，还包括：第三隔离层，所述第三隔离层填充满所述沟槽，所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。
10.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括外围区和阵列区，所述应力调整层位于所述外围区的沟槽内。
11.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，所述衬底内具有沟槽，所述沟槽包括位于底部和侧壁之间的拐角，所述拐角朝背离所述沟槽开口的方向凸起；
形成第一隔离层和应力调整层，所述第一隔离层覆盖所述侧壁表面、所述拐角表面以及所述底部表面，所述应力调整层位于覆盖所述拐角表面的所述第一隔离层内，所述应力调整层的材料的硬度大于所述第一隔离层的材料的硬度；
形成第二隔离层，所述第二隔离层覆盖所述第一隔离层的表面，所述第二隔离层的材料的硬度大于所述第一隔离层的材料的硬度。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成第一隔离层和应力调整层的工艺步骤包括：
形成第一隔离子层，所述第一隔离子层覆盖所述侧壁表面、所述拐角表面以及所述底部表面；
形成应力调整层，所述应力调整层覆盖位于所述拐角表面的所述第一隔离子层的表面；
形成第二隔离子层，所述第二隔离子层覆盖所述应力调整层表面和所述第一隔离子层表面，所述第一隔离子层和所述第二隔离子层构成所述第一隔离层。
13.根据权利要求12所述的半导体结构的制造方法，其特征在于，形成所述应力调整层的工艺步骤包括：
形成应力调整膜，所述应力调整膜覆盖所述第一隔离子层表面；
利用等离子体刻蚀工艺刻蚀部分所述应力调整膜，保留位于所述拐角表面的所述第一隔离子层表面的所述应力调整膜。
14.根据权利要求11所述的半导体结构的制造方法，其特征在于，在形成所述第二隔离层之后，还包括：
形成第三隔离层，所述第三隔离层填充满所述沟槽，且所述第三隔离层的材料的硬度低于所述第二隔离层的材料的硬度。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，采用旋涂工艺形成所述第三隔离层。
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