KR102001597B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102001597B1
KR102001597B1 KR1020120143247A KR20120143247A KR102001597B1 KR 102001597 B1 KR102001597 B1 KR 102001597B1 KR 1020120143247 A KR1020120143247 A KR 1020120143247A KR 20120143247 A KR20120143247 A KR 20120143247A KR 102001597 B1 KR102001597 B1 KR 102001597B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
trench
oxide film
substrate
Prior art date
Application number
KR1020120143247A
Other languages
English (en)
Other versions
KR20140075173A (ko
Inventor
김재수
김형균
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120143247A priority Critical patent/KR102001597B1/ko
Priority to US13/828,724 priority patent/US8994144B2/en
Publication of KR20140075173A publication Critical patent/KR20140075173A/ko
Priority to US14/626,567 priority patent/US9564352B2/en
Application granted granted Critical
Publication of KR102001597B1 publication Critical patent/KR102001597B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 기술은 반도체 장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는 기판에 형성된 트렌치; 상기 트렌치 내에 형성된 제1산화막; 및 상기 제1산화막 상에 형성된 제2산화막을 포함하고, 상기 제2산화막은 상기 제1산화막의 산화물질을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 소자분리막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치가 고집적화됨에 따라 단위 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다.
그리고 단위 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 함으로 작은 폭을 가지면서 우수한 소자 분리 특성을 가지는 소자분리막(Isolation)의 중요성이 더욱 요구되고 있다.
일반적으로 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막을 형성하고 있다. STI공정은 트렌치를 형성한 후 절연물질을 갭필하여 소자분리막을 형성한다. 그러나, 트렌치의 선폭이 작아지면 절연물질의 갭필이 용이하지 않다. 특히, 절연물질 갭필시 심(Seam) 또는 보이드(Void) 등이 발생할 수 있다. 이와 같이, 심 또는 보이드가 발생하면 후속 공정에서 심 또는 보이드에 도전물질이 흘러들어가게 되고, 이에 따라, 이웃한 도전패턴들간에 브릿지 등을 유발하여 전기적 특성을 열화시킨다.
본 발명의 실시예는 보이드 또는 심이 없는 소자분리막을 형성할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판에 형성된 트렌치; 상기 트렌치 내에 형성된 제1산화막; 및 상기 제1산화막 상에 형성된 제2산화막을 포함하고, 상기 제2산화막은 상기 제1산화막의 산화물질을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 제1영역 및 제2영역을 포함하는 기판; 상기 기판의 제1영역에 형성된 제1간격과 제2간격을 갖는 제1트렌치; 상기 기판의 제2영역에 형성된 제2트렌치; 상기 제1 및 제2트렌치 내에 형성된 제1산화막; 상기 제1산화막 상에 상기 제1간격을 갭필하고 상기 제2간격 및 제2트렌치를 라이닝하는 제2산화막; 상기 제2산화막 상에 상기 제2간격을 갭필하고 상기 제2트렌치를 라이닝하는 질화막; 및 상기 질화막 상에 상기 제2트렌치를 갭필하는 제3산화막을 포함할 수 있다.
반도체 장치 제조 방법은, 기판에 트렌치를 형성하는 단계; 상기 트렌치 내에 제1산화막을 형성하는 단계; 및 상기 제1산화막을 산화시켜 상기 제2산화막을 형성하는 단계를 포함할 수 있다.
또한, 반도체 장치 제조 방법은, 기판의 제1영역에 제1간격과 제2간격을 갖는 제1트렌치를 및 상기 기판의 제2영역에 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치 내에 제1산화막을 형성하는 단계; 상기 제1산화막을 산화시켜 제1간격을 갭필하고 상기 제2간격 및 제2트렌치를 라이닝하는 제2산화막을 형성하는 단계; 상기 제2산화막 상에 제2간격을 갭필하고 상기 제2트렌치를 라이닝하는 질화막을 형성하는 단계; 및 상기 질화막 상에 상기 제2트렌치를 갭필하는 제3산화막을 형성하는 단계를 포함할 수 있다.
본 기술은 트렌치에 제1산화막을 형성한 후, 제1산화막을 산화시켜 트렌치를 갭필하는 제2산화막을 형성함으로써 심이 없는 소자분리리막을 형성할 수 있다.
또한, 본 기술은 셀 영역에서 선폭이 작은 제1트렌치에 동종물질로 이루어진 제1절연막 및 제2절연막이 매립된 제1소자분리막이 형성되고, 제1트렌치보다 선폭이 넓은 제2트렌치에 이종물질로 이루어진 제1절연막, 제2절연막 및 제3절연막이 적층된 제2소자분리막이 형성되기 때문에 제1소자분리막 및 제2소자분리막에 의하여 정의되는 활성영역의 휘어짐을 방지할 수 있다.
또한, 주변회로 영역에 형성된 소자분리막이 제1산화막, 제2산화막 및 제3산화막이 적층된 구조를 포함하기 때문에 반도체 장치가 요구하는측벽산화막(Wall Oxide) 두께를 용이하게 제공할 수 있어 HEIP(Hot Electron Induced Punch through)를 개선할 수 있다.
도 1은 제1 및 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도.
도 2는 제1실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 도면.
도 3a 내지 도 3f는 제1실시예에 따른 소자분리막을 구비한 반도체 장치에 대한 제조 방법의 일례를 설명하기 위한 도면.
도 4는 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 도면.
도 5a 내지 도 5g는 제2실시예에 따른 소자분리막을 구비한 반도체 장치에 대한 제조 방법의 일례를 설명하기 위한 도면.
도 6은 제3 및 제4실시예에 따른 매립게이트를 구비한 메모리 셀을 도시한 평면도.
도 7은 제3실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 도면.
도 8a 내지 도 8d는 제3실시예에 따른 매립게이트를 구비한 반도체 장치에 대한 제조 방법의 일례를 설명하기 위한 도면.
도 9는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 도면.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리카드를 도시한 블럭도.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1은 제1 및 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도이다.
도 2는 제1실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 도면이며, 도 1에서 A-A'방향으로 절단하였을 때 나타나는 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 기판(10)에 복수의 트렌치가 형성될 수 있다. 복수의 트렌치는 제1선폭(W1)을 갖는 제1트렌치(11)와 제2선폭(W2)을 갖는 제2트렌치(15)를 포함할 수 있다. 제1트렌치(11)에는 제1소자분리막(201)이 형성되며, 제2트렌치(15)에는 제2소자분리막(202)이 형성된다.
제1트렌치(11)와 제2트렌치(15)는 설명의 편의상 구분하여 설명된 것으로서, 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다. 제1선폭(W1)은 제2선폭(W2)보다 작은 폭을 가질 수 있다(W1<W2).
제1소자분리막(201)은 제1트렌치(11) 표면을 따라 형성된 제1절연막(12) 및 제1절연막(12) 상에서 제1트렌치(11)를 갭필하는 제2절연막(13)을 포함할 수 있다. 또한, 제1소자분리막(201)은 기판(10)과 제1절연막(12) 사이에 형성된 제3절연막(14)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제3절연막(14)은 제2절연막(13) 형성공정 시 동시에 형성될 수 있다. 제3절연막(14)은 제2절연막(13)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제1절연막(12), 제2절연막(13) 및 제3절연막(14)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
제1절연막(12)은 증착공정을 통해 형성된 산화막일 수 있고, 제2절연막(13) 및 제3절연막(14)은 산화공정을 통해 형성된 산화막일 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제1절연막(12)은 제2절연막(13)보다 두꺼운 두께를 가질 수 있다.
제1절연막(12)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제2절연막(13)은 건식산화공정으로 형성되며, 30∼100Å 범위의 두께를 가질 수 있다. 한편 제3절연막(14)은 제2절연막(13) 형성공정 시 형성될 수 있으며, 제2절연막(13)의 두께보다 작은 두께를 가질 수 있다.
제2소자분리막(202)은 제2트렌치(15)의 표면을 따라 형성된 제4절연막(16), 제4절연막(16) 상에 형성된 제5절연막(17) 및 제5절연막(17) 상에서 제2트렌치(15)를 갭필하는 제6절연막(18)을 포함할 수 있다. 또한, 제2소자분리막(202)은 기판(10)과 제4절연막(16) 사이에 형성된 제7절연막(19)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제7절연막(19)은 제5절연막(17) 형성공정 시 형성된 것일 수 있다. 제7절연막(19)은 제5절연막(17)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제4절연막(16), 제5절연막(17) 및 제7절연막(19)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다. 제6절연막(18)은 질화막일 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다.
제4절연막(16) 및 제6절연막(18)은 증착공정을 통해 형성될 수 있으며, 제5절연막(17) 및 제7절연막(19)은 산화공정을 통해 형성될 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제4절연막(16)의 두께는 제5절연막(17)의 두께보다 두꺼운 두께를 가질 수 있다. 그리고 제6절연막(18)의 두께는 제4절연막(16)의 두께보다 두꺼운 두께를 가질 수 있다.
제4절연막(16)은 화학기상증착공정(CVD)으로 형성된 고온산화막(High Temperature Oxide layer; HTO layer)일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제5절연막(17)은 건식산화공정으로 형성된 산화막일 수 있으며, 30∼100Å 범위의 두께를 가질 수 있다. 제6절연막(18)은 화학기상증착공정(CVD)으로 형성된 질화막일 수 있으며, 200∼500Å 범위의 두께를 가질 수 있다. 한편, 제7절연막(19)은 제5절연막(17) 형성공정 시 형성될 수 있으며, 제5절연막(17)의 두께보다 작은 두께를 가질 수 있다.
상술한 제1트렌치(11)에 형성된 제1절연막(12), 제2절연막(13) 및 제3절연막(14)은 제2트렌치(15)에 형성된 제4절연막(16), 제5절연막(17) 및 제7절연막(19)의 물질, 두께 및 적층구조와 서로 동일할 수 있다. 또한 후속에서 자세히 설명하겠지만 제1트렌치(11)에 형성된 제1절연막(12), 제2절연막(13) 및 제3절연막(14)과 제2트렌치(15)에 형성된 제4절연막(16), 제5절연막(17) 및 제7절연막(19)은 동시에 형성될 수 있다.
상술한 구조를 갖는 반도체 장치는 제1트렌치(11)에 갭필된 제1소자분리막(201)이 제1절연막(12)과 제2절연막(13)을 포함하고, 제1절연막(12) 및 제2절연막(13)이 동종물질로 구성됨에 따라 소자분리막 내부에 심이 발생하는 것을 방지할 수 있다.
또한, 제1절연막(12) 및 제2절연막(13)을 구비함으로써, 소자분리를 위한 트렌치 형성공정 시 기판 표면에 발생된 손상을 보다 효과적으로 치유할 수 있다.
또한, 상술한 구조를 갖는 반도체 장치는 제1소자분리막(201)이 제1절연막(12) 및 제2절연막(13)을 포함하고, 제2소자분리막이 제4절연막(16), 제5절연막(17), 제6절연막(18) 및 제7절연막(19)을 포함하기 때문에 제1소자분리막(201) 및 제2소자분리막(202)에 의하여 정의되는 활성영역의 휘어짐을 방지할 수 있다.
아울러, 소자분리막 형성공정 시 활성영역의 면적이 감소하는 것을 방지할 수 있다.
도 3a 내지 도 3f는 제1실시예에 따른 소자분리막을 구비한 반도체 장치에 대한 제조 방법의 일례를 설명하기 위한 도면이다. 도 1에서 A-A'방향으로 절단하였을 때 나타나는 단면도이다.
도 3a에 도시된 바와 같이, 기판(30)을 제공한다. 기판(30)은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(30)으로는 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다.
기판(30) 상에 패드막(31A) 및 하드마스크막(32A)을 순차적으로 적층하여 형성한다. 패드막(31A)은 실리콘 산화물을 이용하여 형성할 수 있다. 패드막(31A)은 기판(30) 상부를 열산화시켜 형성된다. 한편, 하드마스크막(32A)은 산화막, 질화막, 산화질화막, 탄소함유막 및 반도체막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 하드마스크막(32A)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층된 적층막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 기판(30) 상에 형성된 하드마스크막(32A)을 감광막(미도시)을 통해 패터닝하여 하드마스크막패턴(32)을 형성한다. 그리고 하드마스크막패턴(32)을 식각마스크로 사용하여 패드막(31A) 및 기판(30) 상부를 식각함으로써, 패드막패턴(32)을 형성하고, 기판(30)에 소자분리를 위한 복수의 트렌치(33a, 33b)를 형성한다. 이때, 복수의 트렌치(33a, 33b)는 제1선폭(W1)을 갖는 제1트렌치(33A) 및 제2선폭(W2)을 갖는 제2트렌치(33B)를 포함할 수 있다.
여기서, 제1트렌치(33A)와 제2트렌치(33B)는 설명의 편의상 구분하여 설명된 것으로서, 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다. 제1선폭(W1)은 제2선폭(W2)보다 작은 선폭을 가질 수 있다(W1<W2).
도 3c에 도시된 바와 같이, 제1트렌치(33A) 및 제2트렌치(33B)를 포함한 구조물 표면을 따라 제1절연막(34)을 형성한다. 제1절연막(34)은 제1트렌치(33A) 및 제2트렌치(33B)를 갭필하지 않는 두께로 형성한다. 제1절연막(34)의 두께는 60∼220Å 범위의 두께를 갖도록 형성할 수 있다. 제1절연막(34)은 제1트렌치(33A) 및 제2트렌치(33B)의 측벽들 및 바닥면들을 콘포말(conformal)하게 덮을 수 있다. 즉, 제1트렌치(33A) 및 제2트렌치(33B) 내에 절연막으로 둘러싸인 내부공간들이 정의될 수 있다.
제1절연막(34)은 산화막으로 형성할 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
제1절연막(34)은 화학기상증착공정(Chemical Vapor Deposition, CVD)으로 형성할 수 있다. 구체적으로 제1절연막(34)은 저압화학기상증착공정(Low Pressure Chemical Vapor Deposition, LPCVD)을 사용하여 형성할 수 있다. 제1절연막(34)은 후속 제2절연막 및 제3절연막 형성 공정 시 활성영역의 면적이 감소되는 것을 방지할 수 있는 역할을 수행한다.
제1절연막(34)은 700℃ 이상의 온도에서 형성할 수 있다. 구체적으로 700∼850℃의 온도 범위에서 진행할 수 있다. 이는 트렌치 형성공정 시 발생된 기판 표면의 손상을 치유하는 역할을 수행하기 위함이다.
제1절연막(34)은 저압화학기상증착공정(LPCVD)을 사용하고, 온도범위를 조절하여 실리콘산화막으로 형성할 수 있다. 따라서, 제1절연막(34)은 저압화학기상증착공정(LPCVD)을 이용하여 실리콘질화막으로 형성할 수 있다. 고온산화막은 700∼850℃의 온도 범위에서 실리콘소스가스 및 산소소스가 스를 1:1 동일 유량 비율로 반응시켜 형성할 수 있다. 실리콘소스가스로는 실란가스(SiH4) 또는 DCS(DiChloroSilane, SiH2Cl2)을 사용할 수 있고, 산소소스가스로는 N2O 또는 O3를 포함한다.
한편, 제1절연막(34)은 원자층증착법(Atomic Layer Deposition; ALD)을 이용하여 형성할 수도 있다.
도 3d에 도시된 바와 같이, 제1절연막(34)을 포함한 구조물 표면을 따라 제2절연막(35)을 형성한다. 이때, 제2절연막(35)은 제1트렌치(33A)를 갭필하도록 형성하되, 제2트렌치(33B)는 갭필하지 않도록 형성한다. 제2절연막(35)은 700∼900℃의 온도 범위에서 30∼100Å 범위의 두께를 갖도록 형성할 수 있다.
제2절연막(35)은 산화막으로 형성할 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
제2절연막(35)은 산화공정을 통해 형성할 수 있으며, 산화공정은 건식산화공정, 습식산화공정, 플라즈마산화공정 및 라디컬산화공정을 통해 형성할 수 있다. 일례로, 제2절연막(35)은 건식산화공정을 사용하여 형성할 수 있다. 건식산화공정을 사용하는 이유는 다른 산화공정보다 부피팽창을 많이 시킬 수 있으며, 두께제어를 용이하게 조절할 수 있기 때문이다. 이에 따라, 건식산화공정을 사용하여 산소 분위기에서 제2절연막(35) 형성 공정 시, 산소가 제1절연막(34)의 실리콘과 결합되어 제1절연막(34) 상에서 나머지 제1트렌치(33A)를 갭필하도록 제2절연막(35)를 형성함으로써, 선폭이 좁은 트렌치 내부에 심이 발생하는 것을 방지할 수 있다. 이와 같이, 제1트렌치(33A) 내에 제1절연막(34)을 형성한 후, 제1절연막(34)을 산화시켜 제1트렌치(33A)를 갭필하는 제2절연막(35)을 형성함으로써 심 발생을 원천적으로 차단함에 따라 후속 매립게이트 형성 공정 시 도전물질이 흘러들어가지 않아 매립게이트간에 브릿지가 발생하는 것을 방지할 수 있다.
아울러, 제1절연막(34) 형성 공정 시 제1 및 제2트렌치(33A,33B)에 인접한 기판(30) 부분이 산화하여 제3절연막(36)을 형성한다. 제3절연막(35)은 제2절연막(35) 형성 공정 시 동시에 형성할 수 있다. 제3절연막(36)은 산화막으로 형성할 수 있다. 일례로 산화막은 실리콘산화막을 사용할 수 있다. 이는 기판 표면에 직접 산화공정을 수행하여 형성되는 산화막에 비해 얇은 두께로 형성할 수 있다. 이에 따라, 소자분리막 형성공정 시 활성영역의 면적이 감소하는 것을 방지할 수 있으며, 소자분리를 위한 복수의 트렌치(33a,33b,33c) 형성공정 시 기판(30) 표면에 발생된 손상을 보다 효과적으로 치유할 수 있다.
도 3e에 도시된 바와 같이, 제2절연막(35)을 포함한 구조물 표면을 따라 제4절연막(37)을 형성한다. 이때, 제4절연막(37)은 제1트렌치(33A) 상부를 덮고, 제2절연막(35) 상에서 나머지 제2트렌치(33B)를 갭필하도록 형성한다. 제4절연막(37)은 200∼500Å 범위의 두께를 갖도록 형성할 수 있다.
제4절연막(37)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 예컨대, 제4절연막(37)은 질화막으로 형성할 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다.
제4절연막(37)은 화학기상증착공정(Chemical Vapor Deposition, CVD)공정으로 형성할 수 있다. 제4절연막(37)은 650∼750℃의 온도 범위에서 실리콘소스가스 및 질소소스가스를 1:10의 비율로 반응시켜 형성할 수 있다. 실로콘소스가스로는 실란가스(SiH4) 또는 DCS(DiChloroSilane, SiH2Cl2)을 사용할 수 있고, 질소소스가스로는 암모니아(NH3)를 포함한다.
한편, 제4절연막(37)은 원자층증착방식(Atomic Layer Deposition; ALD)을 이용하여 형성할 수도 있다.
도 3f에 도시된 바와 같이, 기판(30) 표면이 노출될 때까지 평탄화 공정을 실시하여 제1소자분리막(301) 및 제2소자분리막(302)을 형성한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
제1트렌치(33A)에 갭필된 구조를 갖는 제1소자분리막(301)은 제1절연막패턴(34) 및 제2절연막패턴(35)을 포함하고, 제2트렌치(33B)에 갭필된 구조를 갖는 제2소자분리막(302)은 제1절연막패턴(34), 제2절연막패턴(35) 및 제4절연막패턴(37)을 포함할 수 있다. 또한, 제1소자분리막(301) 및 제2소자분리막(302)은 기판(30)과 제1절연막패턴(34) 사이에 제3절연막패턴(36)을 더 포함할 수 있다.
제1소자분리막(301)은 산화물로 이루어진 제1절연막(34) 및 제2절연막(35)을 포함하고, 제2소자분리막(302)은 산화물로 이루어진 제1절연막(34) 및 제2절연막(35)과 질화막으로 이루어진 제4절연막(37)을 포함하기 때문에 활성영역에 인가하는 스트레스가 균형을 이룰 수 있게 되어 활성영역이 휘어지는 현상을 방지할 수 있다.
도 4는 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 도면이다. 도 4는 제1영역 및 제2영역으로 구분하였으며, 제1영역은 도 1에서 A-A'방향으로 절단하였을 때 나타나는 단면도이며, 제2영역은 도 1에서 B-B' 방향으로 절단하였을 때 나타나는 단면도이다.
도 1 및 도 4에 도시된 바와 같이, 기판(40)은 제1영역 및 제2영역을 포함할 수 있다. 제1영역은 복수의 트렌치를 포함할 수 있다. 복수의 트렌치는 제1선폭(W1)을 갖는 제1트렌치(41) 및 제2선폭(W2)을 갖는 제2트렌치(42)를 포함할 수 있다. 제2영역은 제3선폭(W3)을 갖는 제3트렌치(50)를 포함할 수 있다.
제1트렌치(41)에는 제1소자분리막(401)이 형성되고, 제2트렌치(45)에는 제2소자분리막(402)이 형성되며, 제3트렌치(50)에는 제3소자분리막(403)이 형성된다.
여기서, 본 발명의 실시예에 따른 반도체 장치가 디램(DRAM)과 같은 반도체 메모리 장치인 경우에 제1영역은 셀영역일 수 있고, 제2영역은 주변회로영역일 수 있다. 그리고 제1영역의 제1트렌치(41) 및 제2트렌치(45)는 설명의 편의상 구분하여 설명된 것으로서 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다. 제1선폭(W1)은 제2선폭(W2)보다 작은 선폭을 갖고, 제2선폭(W2)은 제3선폭(W3)보다 작은 선폭을 가질 수 있다(W1<W2<W3).
제1소자분리막(401)은 제1트렌치(41) 표면을 따라 형성된 제1절연막(42) 및 제1절연막(42) 상에서 제1트렌치(41)를 갭필하는 제2절연막(43)을 포함할 수 있다. 또한, 제1소자분리막(401)은 기판(40)과 제1절연막(42) 사이에 형성된 제3절연막(44)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제3절연막(44)은 제2절연막(43) 형성공정 시 형성된 것일 수 있다. 제3절연막(44)은 제2절연막(43)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제1절연막(42), 제2절연막(43) 및 제3절연막(44)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
제1절연막(42)은 증착공정을 통해 형성된 산화막일 수 있고, 제2절연막(43) 및 제3절연막(44)은 산화공정을 통해 형성된 산화막일 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제1절연막(42)의 두께는 제2절연막(43)의 두께보다 두꺼운 두께를 가질 수 있다.
제1절연막(42)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제2절연막(43)은 건식산화공정으로 형성되며, 30∼100Å 범위의 두께를 가질 수 있다.
한편, 제3절연막(44)은 제2절연막(43) 형성공정 시 형성될 수 있으며, 제2절연막(43)의 두께보다 작은 두께를 가질 수 있다.
제2소자분리막(402)은 제2트렌치(45)의 표면을 따라 형성된 제4절연막(46), 제4절연막(46) 상에 형성된 제5절연막(47) 및 제5절연막(47) 상에서 나머지 제2트렌치(204)를 갭필하는 제6절연막(48)을 포함할 수 있다. 또한, 제2소자분리막(402)은 기판(40)과 제4절연막(46) 사이에 형성된 제7절연막(49)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제7절연막(49)은 제5절연막(47) 형성공정 시 형성된 것일 수 있다. 제7절연막(49)은 제5절연막(47)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제4절연막(46), 제5절연막(47) 및 제7절연막(49)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다. 제6절연막(48)은 질화막일 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다.
제4절연막(46) 및 제6절연막(48)은 증착공정을 통해 형성될 수 있으며, 제5절연막(47) 및 제7절연막(49)은 산화공정을 통해 형성될 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제4절연막(46)의 두께는 제5절연막(47)의 두께보다 두꺼운 두께를 가질 수 있다. 그리고 제6절연막(48)의 두께는 제4절연막(46)의 두께보다 두꺼운 두께를 가질 수 있다.
제4절연막(46)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제5절연막(47)은 건식산화공정으로 형성된 산화막일 수 있으며, 30∼100Å 범위의 두께를 가질 수 있다. 제6절연막(48)은 화학기상증착공정(CVD)으로 형성된 질화막일 수 있으며, 200∼500Å 범위의 두께를 가질 수 있다. 한편, 제7절연막(49)은 제5절연막(47) 형성공정 시 형성될 수 있으며, 제5절연막(47)의 두께보다 작은 두께를 가질 수 있다.
제3소자분리막(403)은 제3트렌치(50)의 표면을 따라 형성된 제8절연막(51), 제8절연막(51) 상에 형성된 제9절연막(52), 제9절연막(52) 상에 형성된 제10절연막(53) 및 제10절연막(53) 상에서 나머지 제3트렌치(45)를 갭필하는 제11절연막(54)을 포함할 수 있다. 또한, 제3소자분리막(403)은 기판(40)과 제8절연막(51) 사이에 형성된 제12절연막(55)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제12절연막(55)은 제9절연막(52) 형성공정 시 형성된 것일 수 있다. 제12절연막(55)은 제9절연막(52)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제8절연막(51), 제9절연막(52) 및 제12절연막(55)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다. 제10절연막(53)은 질화막일 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다. 제11절연막(54)은 산화막일 수 있다. 일례로 산화막은 폴리실라잔 기반의 스핀온절연막(SOD)을 사용할 수 있다.
제8절연막(51) 및 제10절연막(53)은 증착공정을 통해 형성될 수 있고, 제9절연막(52) 및 제12절연막(55)은 산화공정을 통해 형성될 수 있으며, 제11절연막(54)은 스핀공정을 통해 형성될 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있고, 산화공정은 건식산화공정일 수 있다.
또한, 제8절연막(51)의 두께는 제9절연막(55)의 두께보다 두꺼운 두께를 가질 수 있다. 제10절연막(53)의 두께는 제8절연막(51)의 두께보다 두꺼운 두께를 가질 수 있다. 제11절연막(54)는 제10절연막(53)의 두께보다 두꺼운 두께를 가질 수 있다.
제8절연막(51)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제9절연막(52)은 건식산화공정으로 형성된 산화막일 수 있으며, 30∼100Å 범위의 두께를 가질 수 있다. 제10절연막(53)은 화학기상증착공정(CVD)으로 형성된 질화막일 수 있으며, 200∼500Å 범위의 두께를 가질 수 있다. 또한 제11절연막(54)은 스핀코팅방식으로 형성된 스핀온절연막(SOD)일 수 있다. 한편, 제12절연막(55)은 제9절연막(52) 형성공정 시 형성될 수 있으며, 제9절연막(52)의 두께보다 작은 두께를 가질 수 있다.
상술한 제3트렌치(50)에 형성된 제8절연막(51), 제9절연막(52) 및 제10절연막(53)은 제1트렌치(41)에 형성된 제1절연막(42), 제2절연막(43), 제3절연막(44) 및 제2트렌치(45)에 형성된 제4절연막(46), 제5절연막(47) 및 제7절연막(49)의 물질, 두께 및 적층구조가 서로 동일할 수 있다.
상술한 구조를 갖는 반도체 장치는 제1트렌치(41)에 갭필된 제1소자분리막(401)이 제1절연막(42)과 제2절연막(43)을 포함하고, 제1절연막(42) 및 제2절연막(43)이 동종물질로 구성됨에 따라 소자분리막 내부에 심이 발생하는 것을 방지할 수 있다. 아울러, 제1절연막(42) 및 제2절연막(43)을 구비함으로써, 소자분리를 위한 트렌치 형성공정 시 기판 표면에 발생된 손상을 보다 효과적으로 치유할 수 있다.
또한, 상술한 구조를 갖는 반도체 장치는 제1영역에 제1소자분리막(401)이 제1절연막(42) 및 제2절연막(43)을 포함하고, 제2영역에 제2소자분리막이 제4절연막(46), 제5절연막(47), 제6절연막(48) 및 제7절연막(49)을 포함하기 때문에 제1소자분리막(401) 및 제2소자분리막(402)에 의하여 정의되는 셀영역의 활성영역 휘어짐을 방지할 수 있다.
또한, 소자분리막 형성공정 시 활성영역의 면적이 감소하는 것을 방지할 수 있다.
아울러, 제2영역에 형성된 제3소자분리막(403)은 산화막으로 이루어진 제8절연막(51), 제9절연막(52) 및 제12절연막(55)이 적층된 구조를 포함하기 때문에 반도체 장치가 요구하는 측벽산화막(Wall Oxide) 두께를 용이하게 제공할 수 있어 HEIP(Hot Electron Induced Punch through)를 개선할 수 있다.
도 5a 내지 도 5g는 제2실시예에 따른 소자분리막을 구비한 반도체 장치에 대한 제조 방법의 일례를 설명하기 위한 도면이다. 도 5a 내지 도 5g는 제1영역 및제2영역으로 구분하였으며 제1영역은 도 1에 도시된 A-A' 방향으로 절단하여 도시한 단면도이고, 제2영역은 도 1에 도시된 B-B' 방향으로 절단하여 도시한 단면도이다.
도 5a에 도시된 바와 같이, 제1영역 및 제2영역을 포함하는 기판(60)을 제공한다. 본 발명의 실시예에 따른 반도체 장치가 디램(DRAM)과 같은 반도체 메모리 장치인 경우에 제1영역은 메모리 셀이 형성되는 셀영역일 수 있고, 제2영역은 주변회로 영역이 형성되는 주변회로영역일 수 있다. 기판(60)은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(60)으로는 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다.
다음으로, 기판(60) 상에 패드막(61A) 및 하드마스크막(62A)을 순차적으로 적층하여 형성한다. 패드막(61A)은 실리콘 산화물을 이용하여 형성할 수 있다. 패드막(61A)은 기판(60) 상부를 열산화시켜 형성된다. 한편, 하드마스크막(62A)은 산화막, 질화막, 산화질화막, 탄소함유막 및 반도체막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 예컨대, 하드마스크막(62A)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층된 적층막으로 형성할 수 있다.
도 5b에 도시된 바와 같이, 기판(60) 상에 형성된 하드마스크막(62A)을 감광막(미도시)을 통해 패터닝하여 하드마스크막패턴(62)을 형성한다. 그리고 하드마스크막패턴(62)을 식각마스크로 사용하여 패드막(61A) 및 기판(60) 상부를 식각함으로써, 패드막패턴(61)을 형성하고, 기판(60)의 각 영역에 소자분리를 위한 복수의 트렌치(63A, 63B, 63C)를 형성한다. 이때, 복수의 트렌치(63A, 63B, 63C)는 제1영역에 형성하는 제1선폭(W1)을 갖는 제1트렌치(33A) 및 제2선폭(W2)을 갖는 제2트렌치(33B)를 포함할 수 있으며, 제2영역에 형성하는 제3선폭(W3)을 갖는 제3트렌치(33C)를 포함할 수 있다.
여기서, 제1영역에 형성되는 제1트렌치(33A)와 제2트렌치(33B)는 설명의 편의상 구분하여 설명된 것으로서, 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다.
제1 내지 제3트렌치(63A,63B,63C)는 각 영역에 형성되는 단위구성요소의 밀집도 차이에 의하여 서로 다른 선폭을 가질 수 있다. 구체적으로, 제1선폭(W1)이 가작 작고, 제3선폭(W3)이 가장 클 수 있다(W1<W2<W3).
도 5c에 도시된 바와 같이, 제1 내지 제3트렌치(63A,63B,63C)를 포함한 구조물 표면을 따라 제1절연막(64)을 형성한다. 제1절연막(64)은 제1 내지 제3트렌치(63A,63B,63C)를 갭필하지 않는 두께로 형성한다. 제1절연막(64)의 두께는 60∼220Å 범위의 두께를 갖도록 형성할 수 있다. 제1절연막(64)은 제1 내지 제3트렌치(63A,63B,63C)의 측벽들 및 바닥면들을 콘포말하게 덮을 수 있다. 즉, 제1 내지 제3트렌치(63A,63B,63C) 내에 절연막으로 둘러싸인 내부공간들이 정의될 수 있다.
제1절연막(64)은 산화막으로 형성할 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
제1절연막(64)은 화학기상증착공정(Chemical Vapor Deposition, CVD)으로 형성할 수 있다. 구체적으로 제1절연막(64)은 저압화학기상증착공정(Low Pressure Chemical Vapor Deposition, LPCVD)을 사용하여 형성할 수 있다. 제1절연막(64)은 후속 제2절연막(65) 형성 공정시 활성영역의 면적이 감소되는 것을 방지하는 역할을 수행한다.
제1절연막(64)은 700℃ 이상의 온도에서 형성할 수 있다. 구체적으로 700℃ ∼850℃의 온도 범위에서 진행할 수 있다. 이는 트렌치 형성공정 시 발생된 기판(60) 표면의 손상을 치유하는 역할을 수행하기 위함이다.
제1절연막(64)은 저압화학기상증착공정(LPCVD)을 사용하고, 온도범위를 조절하여 실리콘산화막으로 형성할 수 있다. 따라서, 제1절연막(64)은 저압화학기상증착공정(LPCVD)을 이용하여 실리콘질화막으로 형성할 수 있다. 고온산화막은 700∼850℃의 온도 범위에서 실리콘소스가스 및 산소소스가 스를 1:1 동일 유량 비율로 반응시켜 형성할 수 있다. 실리콘소스가스로는 실란가스(SiH4) 또는 DCS(DiChloroSilane, SiH2Cl2)을 사용할 수 있고, 산소소스가스로는 N2O 또는 O3를 포함한다.
한편, 제1절연막(64)은 원자층증착법(Atomic Layer Deposition; ALD)을 이용하여 형성할 수도 있다.
도 5d에 도시된 바와 같이, 제1절연막(64)을 포함한 구조물 표면을 따라 제2절연막(65)을 형성한다. 이때, 제2절연막(65)은 제1트렌치(63A)를 갭필하도록 형성하되, 제2트렌치(63B) 및 제3트렌치(63C)는 갭필하지 않도록 형성한다. 제2절연막(65)은 700∼900℃의 온도 범위에서 30∼100Å 범위의 두께를 갖도록 형성할 수 있다. 제3절연막(66)은 산화막으로 형성할 수 있다. 산화막은 실리콘산화막을 사용할 수 있다. 제2절연막(65)은 산화공정을 통해 형성할 수 있으며, 산화공정은 건식산화공정, 습식산화공정, 플라즈마산화공정 및 라디컬산화공정을 통해 형성할 수 있다. 일례로, 제2절연막(65) 및 제3절연막(66)은 건식산화공정을 사용하여 형성할 수 있다. 건식산화공정을 사용하는 이유는 다른 산화공정보다 부피팽창을 많이 시킬 수 있으며, 두께제어를 용이하게 조절할 수 있기 때문이다. 이에 따라, 건식산화공정을 이용하여 산소 분위기에서 제2절연막(65) 형성 공정 시, 산소가 제1절연막(64)의 실리콘과 결합되어 제1절연막(64) 상에서 나머지 제1트렌치(63A)를 갭필하도록 제2절연막(65)를 형성함으로써, 선폭이 좁은 트렌치 내부에 심이 발생하는 것을 방지할 수 있다. 이와같이, 제1 내지 제3트렌치(63A,63B,63C)의 표면을 따라 제1절연막(64)을 형성 후, 제1절연막(64)을 산화시켜 제1트렌치(63A)를 제2절연막(65)으로 갭필함으로써, 심 발생을 원천적으로 차단함에 따라 후속 매립게이트 형성 공정 시 도전물질이 흘러들어가지 않아 매립게이트간에 브릿지가 발생하는 것을 방지할 수 있다.
아울러, 제1절연막(64) 형성 공정 시 제1 내지 제3트렌치(63A,63B,63C)에 인접한 기판(30) 부분이 산화하여 제3절연막(66)을 형성한다. 제3절연막(66)은 제2절연막(65) 형성 공정 시 동시에 형성할 수 있다. 제3절연막(66)은 산화막으로 형성할 수 있다. 일례로 산화막은 실리콘산화막을 사용할 수 있다. 이는 기판 표면에 직접 산화공정을 수행하여 형성되는 산화막에 비해 얇은 두께로 형성할 수 있다. 이에 따라, 소자분리막 형성공정 시 활성영역의 면적이 감소하는 것을 방지할 수 있으며, 소자분리를 위한 제1 내지 제3트렌치(63A,63B,63C) 형성공정 시 기판(60) 표면에 발생된 손상을 보다 효과적으로 치유할 수 있다.
도 5e에 도시된 바와 같이, 제2절연막(65)을 포함한 구조물 표면을 따라 제4절연막(67)을 형성한다. 이때, 제4절연막(67)은 제1트렌치(63A) 상부를 덮고, 제2절연막(65) 상에서 나머지 제2트렌치(63B)를 갭필하며, 제3트렌치(63C)를 갭필하지 않도록 형성한다. 즉, 제4절연막(67)은 제3트렌치(63C) 표면을 따라 형성한다. 제4절연막(67)은 200∼500Å 범위의 두께를 갖도록 형성할 수 있다.
제4절연막(67)은 질화막으로 형성할 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다.
제4절연막(67)은 화학기상증착공정(Chemical Vapor Deposition, CVD)공정으로 형성할 수 있다. 제4절연막(67)은 650∼750℃의 온도 범위에서 실리콘소스가스 및 질소소스가스를 1:10의 비율로 반응시켜 형성할 수 있다. 실로콘소스가스로는 실란가스(SiH4) 또는 DCS(DiChloroSilane, SiH2Cl2)을 사용할 수 있고, 질소소스가스로는 암모니아(NH3)를 포함한다.
한편, 제4절연막(67)은 원자층증착방식(Atomic Layer Deposition; ALD)을 이용하여 형성할 수도 있다.
도 5f에 도시된 바와 같이, 제4절연막(67) 상에서 제3트렌치(63C)를 갭필하는 제5절연막(68)을 형성한다. 제5절연막(68)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
제5절연막(68)은 제3트렌치(63C)에서의 갭필 특성을 확보하기 위하여 스핀코팅법을 이용한 스핀온절연막을 형성할 수 있다. 일례로, 제5절연막(68)을 산화막으로 형성하는 경우에 폴리실라잔 기반의 스핀온절연막을 사용할 수 있다.
한편, 제5절연막(68)을 스핀온절연막으로 형성하는 경우에 막질 향상을 위하여 증착공정 이후에 어닐 공정을 수행한다.
도 5g에 도시된 바와 같이, 기판(60) 표면이 노출될 때까지 평탄화 공정을 실시하여 각 영역의 트렌치에 형성된 제1 내지 제3소자분리막(501,502,503)을 형성한다. 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
제1트렌치(63A)에 갭필된 구조를 갖는 제1소자분리막(501)은 제1절연막패턴(64) 및 제2절연막패턴(65)을 포함하고, 제2트렌치(63B)에 갭필된 구조를 갖는 제2소자분리막(502)은 제1절연막패턴(64), 제2절연막패턴(65) 및 제4절연막패턴(66)을 포함하고, 제3트렌치(63C)에 갭필된 구조를 갖는 제3소자분리막(503)은 제1절연막패턴(64), 제2절연막패턴(65), 제4절연막패턴(67) 및 제5절연막패턴(68)을 포함할 수 있다. 또한, 제1 내지 제3소자분리막(501,502,503)은 기판(60)과 제1절연막패턴(64) 사이에 제3절연막패턴(66)을 더 포함할 수 있다.
제1소자분리막(501)은 산화물로 이루어진 제1절연막(64) 및 제2절연막(65)을 포함하고, 제2소자분리막(502)은 산화물로 이루어진 제1절연막(64) 및 제2절연막(65)과 질화막으로 이루어진 제4절연막(67)을 포함하기 때문에 활성영역에 인가하는 스트레스가 균형을 이룰 수 있게 되어 활성영역이 휘어지는 현상을 방지할 수 있다.
아울러, 제3소자분리막(503)에 산화막으로 이루어진 제1절연막(64), 제2절연막(65) 및 제3절연막(66)이 포함하기 때문에 반도체 장치가 요구하는 측벽산화막(Wall Oxide) 두께를 용이하게 제공할 수 있어 HEIP(Hot Electron Induced Punch through)를 개선할 수 있다.
도 6은 제3 및 제4실시예에 따른 매립게이트를 구비한 메모리 셀을 도시한 평면도이다.
도 7은 제3실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 도면이며, 도 6에서 A-A'방향으로 절단하였을 때 나타나는 단면도이다.
도 6 및 도 7에 도시된 바와 같이, 기판(70)에 복수의 트렌치가 형성될 수 있다. 복수의 트렌치는 제1선폭(W1)을 갖는 제1트렌치(71)와 제2선폭(W2)을 갖는 제2트렌치(75)를 포함할 수 있다. 제1트렌치(71)에는 제1소자분리막(701)이 형성되며, 제2트렌치(75)에는 제2소자분리막(702)이 형성된다. 또한, 제1소자분리막(701), 제2소자분리막(702) 및 제1 내지 제2소자분리막(701,702)에 의하여 정의되는 활성영역을 포함하는 기판(70)을 가로지르는 복수의 매립게이트구조물(80)를 포함할 수 있다.
여기서, 제1트렌치(71)와 제2트렌치(75)는 설명의 편의상 구분하여 설명된 것으로서, 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다. 제1선폭(W1)은 제2선폭(W2)보다 작은 폭을 가질 수 있다(W1<W2).
제1소자분리막(701)은 제1트렌치(71) 표면을 따라 형성된 제1절연막(72) 및 제1절연막(72) 상에서 나머지 제1트렌치(71)를 갭필하는 제2절연막(73)을 포함할 수 있다. 또한, 제1소자분리막(701)은 기판(70)과 제1절연막(72) 사이에 형성된 제3절연막(74)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제3절연막(74)은 제2절연막(73) 형성공정 시 형성된 것일 수 있다. 제3절연막(74)은 제2절연막(73)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제1절연막(72), 제2절연막(73) 및 제3절연막(74)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
제1절연막(72)은 증착공정을 통해 형성된 산화막일 수 있고, 제2절연막(73) 및 제3절연막(74)은 산화공정을 통해 형성된 산화막일 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제1절연막(72)의 두께는 제2절연막(73)의 두께보다 두꺼운 두께를 가질 수 있다.
제1절연막(72)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제2절연막(73)은 건식산화공정으로 형성되며, 30∼100Å 범위의 두께를 가질 수 있다. 한편 제3절연막(74)은 제2절연막(73) 형성공정 시 형성될 수 있으며, 제2절연막(73)의 두께보다 작은 두께를 가질 수 있다.
제2소자분리막(702)은 제2트렌치(75)의 표면을 따라 형성된 제4절연막(76), 제4절연막(76) 상에 형성된 제5절연막(77) 및 제5절연막(77) 상에서 제2트렌치(75)를 갭필하는 제6절연막(78)을 포함할 수 있다. 또한, 제2소자분리막(702)은 기판(70)과 제4절연막(76) 사이에 형성된 제7절연막(79)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제7절연막(79)은 제5절연막(77) 형성공정 시 형성된 것일 수 있다. 제7절연막(79)은 제5절연막(77)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제4절연막(76), 제5절연막(77) 및 제7절연막(79)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다. 제6절연막(78)은 질화막일 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다.
제4절연막(76) 및 제6절연막(78)은 증착공정을 통해 형성될 수 있으며, 제5절연막(77) 및 제7절연막(79)은 산화공정을 통해 형성될 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제4절연막(76)의 두께는 제5절연막(77)의 두께보다 두꺼운 두께를 가질 수 있다. 그리고 제6절연막(78)의 두께는 제4절연막(76)의 두께보다 두꺼운 두께를 가질 수 있다.
제4절연막(76)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제5절연막(77)은 건식산화공정으로 형성된 산화막일 수 있으며, 30∼100Å 범위의 두께를 가질 수 있다. 제6절연막(78)은 화학기상증착공정(CVD)으로 형성된 질화막일 수 있으며, 200∼500Å 범위의 두께를 가질 수 있다. 한편, 제7절연막(79)은 제5절연막(77) 형성공정 시 형성될 수 있으며, 제5절연막(77)의 두께보다 작은 두께를 가질 수 있다.
상술한 제1트렌치(71)에 형성된 제1절연막(72), 제2절연막(73) 및 제3절연막(74)은 제2트렌치(75)에 형성된 제4절연막(76), 제5절연막(77) 및 제7절연막(79)의 물질, 두께 및 적층구조가 서로 동일할 수 있다.
기판(70)에 형성된 매립게이트구조물(80)은 기판(70)에 형성된 트렌치(80a), 트렌치(80a) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(80a)를 일부 갭필하는 매립게이트전극(80b) 및 매립게이트전극(80b) 상에서 나머지 트렌치(80a)를 갭필하는 캡핑막(80c)을 포함할 수 있다. 트렌치(80a)는 제1소자분리막(701), 제2소자분리막(702) 및 활성영역을 동시에 가로지르는 라인패턴일 수 있으며, 제1소자분리막(701) 및 제2소자분리막(702)에 형성된 트렌치(80a)와 활성영역에 형성된 트렌치(80a)의 깊이가 서로 동일하거나, 또는 제1소자분리막(701) 및 제2소자분리막(702)에 형성된 트렌치(80a)의 깊이가 활성영역에 형성된 트렌치(80a)의 깊이보다 더 클 수 있다. 후자의 경우 트렌치(80a) 아래 활성영역이 핀 구조를 갖기 때문에 게이트 제어력을 증가시 킬 수 있는 장점이 있다.
상술한 구조를 갖는 반도체 장치는 제1트렌치(71)에 갭필된 제1소자분리막(701)이 제1절연막(72)과 제2절연막(73)을 포함하고, 제1절연막(72) 및 제2절연막(73)이 동종물질로 구성됨에 따라 제1소자분리막 내부에 심이 발생하는 것을 방지할 수 있다. 이를 통해, 기판(70)에 매립게이트구조물(80) 형성공정 시 브릿지 현상을 방지할 수 있다.
또한, 제1절연막(72) 및 제2절연막(73)을 구비함으로써, 소자분리를 위한 트렌치 형성공정 시 기판 표면에 발생된 손상을 보다 효과적으로 치유할 수 있다.
또한, 상술한 구조를 갖는 반도체 장치는 제1소자분리막(701)이 제1절연막(72) 및 제2절연막(73)을 포함하고, 제2소자분리막이 제4절연막(76), 제5절연막(77), 제6절연막(78) 및 제7절연막(79)을 포함하기 때문에 제1소자분리막(701) 및 제2소자분리막(702)에 의하여 정의되는 활성영역의 휘어짐을 방지할 수 있다.
아울러, 소자분리막 형성공정 시 활성영역의 면적이 감소하는 것을 방지할 수 있다.
도 8a 내지 도 8d는 제3실시예에 따른 매립게이트를 구비한 반도체 장치에 대한 제조 방법의 일례를 설명하기 위한 도면이다. 도 6에 도시된 A-A' 방향으로 절단하여 도시한 단면도이다.
도 8a에 도시된 바와 같이, 기판(800)에 복수의 소자분리막을 형성한다. 기판(800)은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 예컨대, 기판(800)으로는 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다.
복수의 소자분리막을 형성하기 위한 공정은 먼저 기판(800)에 복수의 트렌치를 형성한다. 복수의 트렌치는 제1선폭(W1)을 갖는 제1트렌치(83A) 및 제2선폭(W2)을 갖는 제2트렌치(83B)를 포함할 수 있다. 여기서, 제1트렌치(83A) 및 제2트렌치(83B)는 설명의 편의상 구분하여 설명된 것으로서, 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다. 제1선폭(W1)은 제2선폭(W2)보다 작은 폭을 가질 수 있다(W1<W2).
다음으로, 제1트렌치(83A) 및 제2트렌치(83B) 표면에 제1절연막(84)을 형성한다. 제1절연막(84)은 산화막으로 형성할 수 있으며, 산화막은 실리콘산화막을 사용할 수 있다. 제1절연막(84)은 화학기상증착공정(CVD)을 사용하여 형성된 산화막일 수 있다.
다음으로, 제1절연막(84)을 포함한 구조물 표면을 따라 제2절연막(85)을 형성한다. 이때, 제2절연막(85)은 제1트렌치(83A)를 갭필하도록 형성한다. 제2절연막(85)은 산화막으로 형성할 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다. 제2절연막(85)은 산화공정을 통해 산소분위기에서 제1절연막(84)을 산화시켜 형성할 수 있다. 산화공정은 건식산화공정, 습식산화공정, 플라즈마산화공정 및 라디컬산화공정을 통해 형성할 수 있다. 일례로, 제2절연막(35)은 건식산화공정을 사용하여 형성할 수 있다.
아울러, 제2절연막(85)을 형성함과 동시에 건식산화공정을 사용하여 기판(800)을 산화시켜 기판(800)과 제1절연막(84) 사이에 제3절연막(86)을 형성할 수 있다. 제3절연막(86)은 산화막으로 형성할 수 있다. 일례로, 산화막은 실리콘산화막을 사용할 수 있다.
다음으로, 제2절연막(85)을 포함한 구조물 표면을 따라 제3절연막(87)을 형성한다. 제3절연막(87)은 질화막으로 형성할 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다. 제3절연막(87)은 화학기상증착공정(CVD)을 사용하여 형성된 산화막일 수 있다.
다음으로, 기판(800) 표면이 노출될 때까지 평탄화를 진행하며, 평탄화는 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
이로써, 제1트렌치(83A), 제1절연막(84), 제2절연막(85) 및 제3절연막(86)을 포함하는 제1소자분리막(801) 및 제2트렌치(83B), 제1절연막(84), 제2절연막(85), 제4절연막(87) 및 제3절연막(86)을 포함하는 제2소자분리막(802)를 형성할 수 있다.
도 8b에 도시된 바와 같이, 제1소자분리막(801) 및 제2소자분리막(802)가 형성된 기판(800)에 매립게이트를 형성하기 위한 복수의 트렌치(89A)를 형성한다. 트렌치(89A)를 형성하기 위한 식각 공정은 비등방성식각을 포함할 수 있다. 복수의 트렌치(89A)는 라인타입일 수 있고, 깊이는 소자분리를 위한 제1트렌치(83A) 및 제2트렌치(83A)보다 작게 형성할 수 있다.
도 8c에 도시된 바와 같이, 트렌치(89A) 표면에 게이트절연막(미도시)을 형성한다. 게이트절연막은 산화막으로 형성할 수 있으며, 산화막은 열산화공정(Thermal oxidation) 또는 라디컬산화공정(Radical oxidation)을 사용하여 형성할 수 있다.
다음으로 트렌치(89A)를 갭필하도록 기판(800) 전면에 게이트도전막을 형성한 후, 평탄화 및 에치백을 순차적으로 진행하여 트렌치(89A)를 일부 갭필하는 매립게이트전극(89B)을 형성한다. 평탄화는 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
다음으로, 트렌치(89A)를 갭필하도록 기판(800) 전면에 절연물질을 증착한 후에 평탄화를 진행하여 매립게이트전극(89B) 상에서 나머지 트렌치(89A)를 갭필하는 캡핑막(89C)을 형성한다. 한편, 캡핑막(89C)은 나머지 트렌치를 갭필함과 동시에 기판(800) 전면을 덮는 형태로 형성할 수도 있다.
이로써, 복수의 트렌치(89A), 게이트절연막(미도시), 매립게이트전극(89B) 및 캡핑막(89C)을 포함하는 매립게이트구조물(89)를 형성할 수 있다.
도 8d에 도시된 바와 같이, 기판(800) 전면에 제1층간절연막(90)을 형성한다. 제1층간절연막(90)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다.
다음으로, 제1층간절연막(90)을 선택적으로 식각하여 매립게이트구조물(89) 사이의 기판(800)을 노출시키는 비트라인콘택홀(91)을 형성한다. 비트라인콘택홀(91)을 갭필하도록 기판(800) 전면에 제1도전막(92)을 형성한다. 제1도전막(92)은 실리콘함유막을 포함할 수 있다. 일례로, 제1도전막(92)은 폴리실리콘막을 포함할 수 있다.
제1도전막(92) 상에 배리어막(93)을 형성한다. 배리어막(93)은 서로 다른 물질막들이 적층된 적층막으로 형성할 수 있다.
그리고 배리어막(93) 상에 제2도전막(94)을 형성한다. 제2도전막(94)은 후속 비트라인의 전체 저항을 감소시키기 위하여 제1도전막(92)보다 저항이 낮은 물질로 형성할 수 있다. 따라서, 제2도전막(94)은 금속성막으로 형성할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막등을 포함할 수 있다. 일례로, 제2도전막(94)은 텅스텐막을 포함할 수 있다.
다음으로, 제2도전막(94) 상에 하드마스크막패턴(95)을 형성한다. 하드마스크막패턴(95)은 절연막을 포함할 수 있다. 일례로, 하드마스크막패턴(95)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 하드마스크막패턴(95)은 질화막 예컨대, 실리콘질화막으로 형성할 수 있다.
위와 같은 일련의 공정에 의해, 제1도전막(92), 배리어막(93), 제2도전막(94) 및 하드마스크막패턴(95)이 적층된 비트라인구조물(BL)이 형성된다.
다음으로, 비트라인구조물(BL)을 포함하는 기판(800) 전면을 덮는 제2층간절연막(96)을 형성한다. 제2층간절연막(96)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 어느 하나의 단일막 또는 이들의 적층막을 포함할 수 있다.
다음으로, 제2층간절연막(96)을 선택적으로 식각하여 매립게이트구조물(89) 및 제2소자분리막(804) 사이의 기판(800)을 노출시키는 스토리지노드콘택홀(97)을 형성한다. 스토리지노드콘택홀(97)을 갭필하도록 도전물질을 갭필하여 스토리지노드콘택플러그(SNC,98)를 형성한다.
스토리지노드콘택플러그(SNC,98)는 반도체막 및 금속성막을 포함할 수 있다. 반도체막은 실리콘함유 재료를 포함할 수 있으며, 실리콘함유 재료는 실리콘막을 포함할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막, 금속실리사이드막 등을 포함할 수 있다. 금속성막은 금속을 포함한 도전막을 의미한다.
상술한 소자분리막 공정 과정을 통해 살펴보면, 일반적으로 소자분리를 위한 트렌치 형성 이후에 트렌치를 갭필하는 소자분리막 내부에 심이 형성되는 문제점이 발생하였다. 이로 인해 소자분리막을 포함하는 기판에 매립게이트 형성시 매립게이트를 일부 매립하는 게이트도전막이 심 내부에 주입되어 매립게이트와 매립게이트 사이에 브릿지 현상이 발생하는 문제점이 있었다. 그러나 본 발명의 실시예에 따르면, 제1트렌치(83A) 표면에 제1절연막(84)을 형성 후, 제1절연막(84) 상에 산화공정으로 통해 제2절연막(85a)을 형성함으로써 심 발생을 원천적으로 차단함에 따라 심에 의하여 발생된 매립게이트 간의 브릿지 현상을 방지할 수 있다.
도 9는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체 장치를 도시한 도면이며, 도 9는 제1영역 및 제2영역으로 구분하였으며, 제1영역은 도 6에서 A-A'방향으로 절단하였을 때 나타나는 단면도이며, 제2영역은 도 6에서 B-B' 방향으로 절단하였을 때 나타나는 단면도이다.
도 6 및 도 9에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 제1영역 및 제2영역을 포함할 수 있다. 제1영역은 제1선폭(W1)을 갖는 제1트렌치(101)에 형성된 제1소자분리막(901) 및 제2선폭(W2)을 갖는 제2트렌치(105)에 형성된 제2소자분리막(902)을 포함할 수 있다. 제2영역은 제3선폭(W3)을 갖는 제3트렌치(111)에 형성된 제3소자분리막(903)을 포함할 수 있다.
그리고, 제1소자분리막(901) 및 제2소자분리막(902)에 의하여 정의되는 활성영역을 포함하는 제1영역의 기판(100)을 가로지르는 복수의 매립게이트구조물(117)을 포함할 수 있다.
또한, 제1영역은 기판(100) 상에 형성된 비트라인구조물(BL) 및 스토리지노드콘택플러그(SNC,131)을 포함할 수 있으며, 제2영역(903)은 기판(100) 상에 형성된 페리게이트(PG)를 포함할 수 있다.
여기서, 본 발명의 실시예에 따른 반도체 장치가 디램(DRAM)과 같은 반도체 메모리 장치인 경우에 제1영역은 셀영역일 수 있고, 제2영역은 주변회로영역일 수 있다. 제1 내지 제3트렌치(101,105,111)는 설명의 편의상 구분하여 설명된 것으로서, 하나의 트렌치가 선폭의 차이에 의해 구분될 수 있다. 제1선폭(W1)은 제2선폭(W2)보다 작은 폭을 가질 수 있으며, 제2선폭(W2)는 제3선폭(W3)보다 작은 폭을 가질 수 있다(W1<W2<W3).
제1소자분리막(901)은 제1트렌치(101) 표면을 따라 형성된 제1절연막(102) 및 제1절연막(102) 상에서 제1트렌치(101)를 갭필하는 제2절연막(103)을 포함할 수 있다. 또한, 제1소자분리막(901)은 기판(100)과 제1절연막(102) 사이에 형성된 제3절연막(104)을 더 포함할 수 있다. 제3절연막(104)은 제2절연막(103) 형성공정 시 형성된 것일 수 있다. 제3절연막(104)은 제2절연막(103)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제1절연막(102), 제2절연막(103) 및 제3절연막(104)은 산화막일 수 있다. 일례로, 산화막은 실리콘산화막일 수 있다.
제1절연막(102)은 증착공정을 통해 형성된 산화막일 수 있고, 제2절연막(103) 및 제3절연막(104)은 산화공정을 통해 형성된 산화막일 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제1절연막(102)의 두께는 제2절연막(103)의 두께보다 두꺼운 두께를 가질 수 있다.
제1절연막(102)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제2절연막(103)은 건식산화공정으로 형성되며, 30∼100Å 범위의 두께를 가질 수 있다.
한편, 제3절연막(104)은 제2절연막(103) 형성공정 시 형성될 수 있으며, 제2절연막(103)의 두께보다 작은 두께를 가질 수 있다.
제2소자분리막(902)은 제2트렌치(105)의 표면을 따라 형성된 제4절연막(106), 제4절연막(106) 상에 형성된 제5절연막(107) 및 제5절연막(107) 상에서 나머지 제2트렌치(105)를 갭필하는 제6절연막(108)을 포함할 수 있다. 또한, 제2소자분리막(902)은 기판(100)과 제4절연막(106) 사이에 형성된 제7절연막(109)을 더 포함할 수 있다. 제7절연막(109)은 제5절연막(107) 형성공정 시 형성된 것일 수 있다. 제7절연막(109)은 제5절연막(107)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제4절연막(106), 제5절연막(107) 및 제7절연막(109)은 산화막으로 형성할 수 있다. 일례로 산화막은 실리콘산화막을 사용할 수 있다. 제6절연막(108)은 질화막으로 형성할 수 있다. 일례로, 질화막은 실리콘질화막을 사용할 수 있다.
제4절연막(106) 및 제6절연막(108)은 증착공정을 통해 형성될 수 있으며, 제5절연막(107) 및 제7절연막(109)은 산화공정을 통해 형성될 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있으며, 산화공정은 건식산화공정일 수 있다.
또한, 제4절연막(106)의 두께는 제5절연막(107)의 두께보다 두꺼운 두께를 가질 수 있다. 그리고 제6절연막(108)의 두께는 제4절연막(106)의 두께보다 두꺼운 두께를 가질 수 있다.
제4절연막(106)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제5절연막(107)은 건식산화공정으로 형성된 산화막일 수 있으며, 30∼100Å 범위의 두께를 가질 수 있다. 제6절연막(108)은 화학기상증착공정(CVD)으로 형성된 질화막일 수 있으며, 200∼500Å 범위의 두께를 가질 수 있다. 한편, 제7절연막(109)은 제5절연막(107) 형성공정 시 형성될 수 있으며, 제5절연막(107)의 두께보다 작은 두께를 가질 수 있다.
상술한 제1트렌치(101)에 형성된 제1절연막(102), 제2절연막(103) 및 제3절연막(104)은 제2트렌치(105)에 형성된 제4절연막(106), 제5절연막(107) 및 제7절연막(109)의 물질, 두께 및 적층구조가 서로 동일할 수 있다.
제3소자분리막(903)은 제3트렌치(111)의 표면을 따라 형성된 제8절연막(112), 제8절연막(112) 상에 형성된 제9절연막(113), 제9절연막(113) 상에 형성된 제10절연막(114) 및 제10절연막(114) 상에서 나머지 제3트렌치(111)를 갭필하는 제11절연막(115)을 포함할 수 있다. 또한, 제3소자분리막(903)은 기판(100)과 제8절연막(112) 사이에 형성된 제12절연막(116)을 더 포함할 수 있다. 후술하는 제조방법에서 자세히 설명하겠지만, 제12절연막(116)은 제9절연막(113) 형성공정 시 형성된 것일 수 있다. 제12절연막(116)은 제9절연막(113)의 형성방법에 의하여 형성 여부가 결정될 수 있다.
제8절연막(112), 제9절연막(113), 제10절연막(114), 제11절연막(115) 및 제12절연막(116)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다. 예컨태, 제8절연막(112), 제9절연막(113), 제11절연막(115) 및 제12절연막(116)은 산화막일 수 있으며, 제10절연막(114)은 질화막일 수 있다.
제8절연막(112) 및 제10절연막(114)은 증착공정을 통해 형성될 수 있고, 제9절연막(113) 및 제12절연막(116)은 산화공정을 통해 형성될 수 있으며, 제11절연막(115)은 스핀공정을 통해 형성될 수 있다. 일례로, 증착공정은 화학기상증착공정(CVD)일 수 있고, 산화공정은 건식산화공정일 수 있다.
또한, 제8절연막(112)의 두께는 제9절연막(113)의 두께보다 두꺼운 두께를 가질 수 있다. 제10절연막(114)의 두께는 제8절연막(112)의 두께보다 두꺼운 두께를 가질 수 있다. 제11절연막(115)는 제10절연막(114)의 두께보다 두꺼운 두께를 가질 수 있다.
제8절연막(112)은 화학기상증착공정(CVD)으로 형성된 실리콘질화막일 수 있으며, 60∼220Å 범위의 두께를 가질 수 있다. 제9절연막(113)은 건식산화공정으로 형성된 산화막일 수 있으며, 30∼100Å 범위의 두께를 가질 수 있다. 제10절연막(114)은 화학기상증착공정(CVD)으로 형성된 질화막일 수 있으며, 200∼500Å 범위의 두께를 가질 수 있다. 또한 제11절연막(115)은 스핀코팅방식으로 형성된 스핀온절연막(SOD)일 수 있다. 한편, 제12절연막(116)은 제9절연막(113) 형성공정 시 형성될 수 있으며, 제9절연막(113)의 두께보다 작은 두께를 가질 수 있다.
상술한 제3트렌치(111)에 형성된 제8절연막(112), 제9절연막(113) 및 제12절연막(116)은 제1트렌치(101)에 형성된 제1절연막(102), 제2절연막(103), 제3절연막(104) 및 제2트렌치(105)에 형성된 제4절연막(106), 제5절연막(107) 및 제7절연막(109)의 물질, 두께 및 적층구조와 서로 동일할 수 있다.
제1영역의 기판(100)에 형성된 매립게이트구조물(117)는 기판(100)에 형성된 트렌치(117a), 트렌치(117a) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(117a)를 일부 갭필하는 매립게이트전극(117b) 및 매립게이트전극(117b) 상에서 나머지 트렌치(117a)를 갭필하는 캡핑막(117c)을 포함할 수 있다. 트렌치(117a)는 제1소자분리막(901), 제2소자분리막(902) 및 활성영역을 동시에 가로지르는 라인패턴일 수 있으며, 제1 내지 제2소자분리막(901,902)에 형성된 트렌치(117a)와 활성영역에 형성된 트렌치(117a)의 깊이가 서로 동일하거나, 또는 제1 내지 제2소자분리막(901,902)에 형성된 트렌치(117a)의 깊이가 활성영역에 형성된 트렌치(117a)의 깊이보다 더 클 수 있다. 후자의 경우 트렌치(117a) 아래 활성영역이 핀 구조를 갖기 때문에 게이트 제어력을 증가시 킬 수 있는 장점이 있다.
매립게이트구조물(117)이 형성된 제1영역의 기판(100) 상에는 제1층간절연막(118) 및 제1층간절연막(118)을 관통하여 매립게이트구조물(117) 사이의 기판(100)에 접하는 비트라인콘택플러그(120)가 형성되어 있다. 이때, 비트라인콘택플러그(120)는 제1층간절연막(118)에 형성된 비트라인콘택홀(119)에 도전물질이 갭필된 형태를 갖거나 또는 비트라인콘택홀(119)의 측벽과 비트라인콘택플러그(120) 측벽 사이에 절연물질 예컨대, 비트라인스페이서(미도시)가 형성된 형태를 가질 수 있다.
제1층간절연막(118)은 산화막, 질화막, 산화질화막으로 이루어진 그룹으로터 선택된 어느 하나의 단일막 또는 이들의 적층막을 포함할 수 있다. 그리고 비트라인콘택플러그(120)는 실리콘함유막을 포함할 수 있다. 실리콘함유막은 전도성을 향상시키기 위한 불순물을 포함할 수 있다. 일례로, 실리콘함유막은 폴리실리콘막일 수 있다.
비트라인콘택플러그(120)를 포함한 제1층간절연막(118) 상에는 비트라인구조물(BL)이 형성된다. 비트라인구조물(BL)은 비트라인콘택플러그(120) 상에 형성된 제1배리어막(121), 제1배리어막(121) 상에 형성된 비트라인(122) 및 비트라인(122) 상에 형성된 제1하드마스크막(123)을 포함할 수 있다. 여기서, 비트라인(122)은 저저항 물질인 금속성막을 포함할 수 있고, 제1하드마스크막(123)은 절연막을 포함할 수 있다. 일례로, 비트라인(122)은 텅스텐막(W)일 수 있고, 제1하드마스크막(123)은 질화막일 수 있다.
제2영역의 기판(100) 상에는 페리게이트(PG)가 형성되어 있다. 페리게이트(PG)는 게이트절연막(124), 제1매립게이트전극(125), 제2배리어막(126), 제2매립게이트전극(127) 및 제2하드마스크막(128)이 순차적으로 적층된 적층구조물일 수 있다.
제1매립게이트전극(125), 제2배리어막(126), 제2매립게이트전극(127) 및 제2하드마스크막(128)은 각각 셀영역의 비트라인콘택플러그(120), 제1베리어막(110), 비트라인전극(111) 및 제1하드마스크막(112)과 동일한 물질일 수 있다. 이는, GBL 공정으로 이들이 동시에 형성되기 때문이다. 따라서, 제1매립게이트전극(125)은 실리콘함유막을 포함할 수 있으며, 실리콘함유막은 불순물이 도핑된 도프드 실리콘함유막일 수 있다. 구체적으로, 제1매립게이트전극(125)은 페리게이트(PG)의 도전타입에 따라 도핑되는 불순물의 도전타입이 결정된다. 일례로, 페리게이트(PG)가 P형 채널을 갖는 경우에 제1매립게이트전극(125)은 P형 불순물이 도핑된 실리콘함유막을 포함할 수 있다.
제2매립게이트전극(127)은 금속성막 예컨대, 텅스텐막을 포함할 수 있다. 그리고, 제2하드마스크막(128)은 절연막 예컨대, 퍼니스에서 형성된 저압질화막을 포함할 수 있다.
제2영역의 기판(100) 상에는 제2층간절연막(129) 및 제2층간절연막(129)을 관통하여 매립게이트구조물(117) 및 제2소자분리막(902) 사이의 기판(100)에 접하는 스토리지노드콘택플러그(SNC,131)가 형성되어 있다. 이때, 스토리지노드콘택플러그(SNC,131)는 제2층간절연막(129)에 형성된 스토리지노드콘택홀(130)에 도전물질이 갭필된 형태를 가질 수 있다.
제2층간절연막(129)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 어느 하나의 단일막 또는 이들의 적층막을 포함할 수 있다. 스토리지노드콘택플러그(SNC,131)는 반도체막 및 금속성막을 포함할 수 있다. 반도체막은 실리콘함유 재료를 포함할 수 있으며, 실리콘함유 재료는 실리콘막을 포함할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막, 금속실리사이드막 등을 포함할 수 있다. 금속성막은 금속을 포함한 도전막을 의미한다.
상술한 구조를 갖는 반도체 장치는 제1트렌치(101)에 갭필된 제1소자분리막(901)이 제1절연막(102)과 제2절연막(103)을 포함하고, 제1절연막(102) 및 제2절연막(103)이 동종물질로 구성됨에 따라 제1소자분리막 내부에 심이 발생하는 것을 방지할 수 있다. 이를 통해, 기판(100)에 매립게이트구조물(117) 형성공정 시 브릿지 현상을 방지할 수 있다. 아울러, 제1절연막(102) 및 제2절연막(103)을 구비함으로써, 소자분리를 위한 트렌치 형성공정 시 기판 표면에 발생된 손상을 보다 효과적으로 치유할 수 있다.
또한, 상술한 구조를 갖는 반도체 장치는 제1소자분리막(901)이 제1절연막(102) 및 제2절연막(103)을 포함하고, 제2소자분리막이 제4절연막(106), 제5절연막(107), 제6절연막(108) 및 제7절연막(109)을 포함하기 때문에 제1 내지 제2소자분리막(901,902)에 의하여 정의되는 활성영역의 휘어짐을 방지할 수 있다.
아울러, 소자분리막 형성공정 시 활성영역의 면적이 감소하는 것을 방지할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리카드를 도시한 블럭도이다.
도 10에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 메모리 카드(1000)에 응용될 수 있다. 일례로 메모리카드(1000)는 호스트(Host)와 반도체 베모리(1010)간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 컨트롤러(1020)는 에스램(SRAM, 1021), 중앙처리장치(CPU,1022), 호스트인터페이스(Host I/F,1023), 오류수정코드(ECC, 1024) 및 메모리 인터페이스(Memory I/F, 1025)를 포함할 수 있다. 에스램(1021)은 중앙처리장치(1022)의 메모리로서 사용될 수 있다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 플로토콜을 구비할 수 있다. 오류수정 코드(1024)는 반도체 메모리(1010)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1025)는 반도체 메모리(1010)와 인터페이싱한다. 중앙처리장치(1022)는 메모리 컨트롤러(1020)의 데이터교환을 위한 제반 제어 동작을 수행한다. 메모리 카드(1000)에 응용된 반도체 메모리(1010)가 본 발명의 실시예에 따른 갭필비트라인을 구비한 반도체 장치를 포함함으로써, 셀 영역의 절연막이 이중으로 형성됨으로 원천적으로 심 발생을 억제할 수 있으며, 이를 통해 갭필비트라인 사이의 브릿지 현상을 개선할 수 있는 효과가 있다. 또한 활성영역이 휘어지는 현상을 방지할 수 있다. 그리고 주변회로 영역의 소자분리막 트렌치의 양측벽에 복수의 산화막을 형성함으로써 두께가 두껍게 형성되어 HEIP(Hot Electron Induced Punch through)를 개선할 수 있는 효과가 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일례를 간략하게 도시한 블럭도이다.
도 11에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 시스템(1100)은 메로미 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저인터페이스(1150)를 포함할 수 있다. 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(1110)은 메모리(1010)와 메모리 컨트롤러(1020)를 포함할 수 있으며, 도 7을 참조하여 설명한 메모리 카드(1000)와 실질적으로 동일하게 구성될 수 잇따.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, Personal Digital Assistant), 포터블 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 전화기(Wireless Phone), 모바일 폰(Mobile Phone), 디지털 뮤직 플레이어(Digital Music Player), 메모리 카드(Memory Card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 센서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
본 발명에 따른 반도체 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들어 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale package(CPSs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack , Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Packge(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Packge(WFP), Wafer-level Processed Stack Package(WSP), Wafer-level Chip Scale Package(WLCSPs) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 기술 사상은 바람직한 실시예에 따라 일례로, 기술되었으나 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
60: 기판 63A,63B,63C:제1트렌치 내지 제3트렌치
64: 제1절연막 65:제2절연막
66:제3절연막 67:제4절연막
68:제5절연막 501:제1소자분리막
502:제2소자분리막 503:제3소자분리막

Claims (23)

  1. 기판에 형성된 제1선폭을 갖는 제1트렌치 및 상기 제1선폭보다 더 넓은 제2선폭을 갖는 제2트렌치;
    상기 제1 및 제2트렌치 내 각각에 형성된 제1산화막; 및
    상기 제1산화막 상에 형성된 제2산화막을 포함하고,
    상기 제2산화막은 상기 제1산화막의 산화물질을 포함하며,
    상기 제2산화막은 상기 제1산화막 상에서 상기 제1트렌치를 갭필하고,
    상기 제2산화막은 상기 제2트렌치 내의 제1산화막을 라이닝하는 소자분리막.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 기판과 상기 제1산화막 사이에 형성된 제3산화막을 더 포함하는 소자분리막.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2산화막 상에 상기 제2트렌치를 갭필하는 질화막을 더 포함하는 소자분리막.
  4. 삭제
  5. 삭제
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 소자분리막은 메모리장치의 셀영역에 형성된 복수의 활성영역을 분리시키는 소자분리막.
  8. 제1영역 및 제2영역을 포함하는 기판;
    상기 기판의 제1영역에 형성된 제1선폭을 갖는 제1트렌치 및 상기 제1선폭보다 넓은 제2선폭을 갖는 제2트렌치;
    상기 기판의 제2영역에 형성된 제3선폭을 갖는 제3트렌치;
    상기 제1트렌치, 제2트렌치 및 제3트렌치 내 각각에 형성된 제1산화막;
    상기 제1산화막 상에 상기 제1트렌치를 갭필하고, 상기 제2트렌치 및 제3트렌치 내의 제1산화막을 라이닝하는 제2산화막;
    상기 제2산화막 상에서 상기 제2트렌치를 갭필하고, 상기 제3트렌치 내의 제2산화막을 라이닝하는 질화막; 및
    상기 질화막 상에서 상기 제3트렌치를 갭필하는 제3산화막을 포함하고,
    상기 제2산화막은 상기 제1산화막의 산화물질을 포함하는 소자분리막.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 기판과 상기 제1산화막 사이에 형성된 제4산화막을 더 포함하는 소자분리막.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 소자분리막은 메모리장치의 셀영역에 형성된 복수의 활성영역을 분리시키는 소자분리막.
  11. 기판에 제1선폭을 갖는 제1트렌치 및 제1선폭보다 넓은 제2선폭을 갖는 트렌치를 형성하는 단계;
    상기 제1트렌치 및 제2트렌치 내 각각에 제1산화막을 형성하는 단계; 및
    상기 제1산화막을 산화시켜, 상기 제1트렌치를 갭필하고 상기 제2트렌치 내의 제1산화막을 라이닝하는 상기 제2산화막을 형성하는 단계를 포함하는 소자분리막 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2산화막을 형성하는 단계에서,
    상기 제1트렌치 및 제2트렌치에 인접한 상기 기판을 산화시켜 상기 제3산화막을 형성하는 단계를 더 포함하는 소자분리막 형성 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2산화막 상에 상기 제2트렌치를 갭필하는 질화막을 형성하는 단계를 더 포함하는 소자분리막 형성 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1산화막 및 상기 질화막은 화학기상증착공정을 통해 형성하고, 상기 제2 및 제3산화막은 건식산화공정을 통해 형성하는 소자분리막 형성 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 소자분리막은 메모리장치의 셀영역에 형성된 복수의 활성영역을 분리시키는 소자분리막 형성 방법.
  19. 기판의 제1영역에 제1선폭을 갖는 제1트렌치와 상기 제2선폭을 갖는 제2트렌치 및 상기 기판의 제2영역에 제3선폭을 갖는 제3트렌치를 형성하는 단계;
    상기 제1트렌치, 상기 제2트렌치 및 상기 제3트렌치 내에 제1산화막을 형성하는 단계;
    상기 제1산화막을 산화시켜 상기 제1트렌치를 갭필하고, 상기 제2트렌치 및 제3트렌치 내의 상기 제1산화막을 라이닝하는 제2산화막을 형성하는 단계;
    상기 제2산화막 상에 상기 제2트렌치를 갭필하고, 상기 제3트렌치 내의 제2산화막을 라이닝하는 질화막을 형성하는 단계; 및
    상기 질화막 상에 상기 제3트렌치를 갭필하는 제3산화막을 형성하는 단계
    를 포함하는 소자분리막 형성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2산화막을 형성하는 단계에서,
    상기 제1트렌치, 제2트렌치 및 제3트렌치에 인접한 상기 기판을 산화시켜 상기 제4산화막을 형성하는 단계를 더 포함하는 소자분리막 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 제1산화막 및 상기 질화막은 화학기상증착공정을 통해 형성하고 상기 제2 및 제4산화막은 건식산화공정을 통해 형성하며 상기 제3산화막은 스핀코팅법을 통해 형성하는 소자분리막 형성 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 소자분리막은 메모리장치의 셀영역에 형성된 복수의 활성영역을 분리시키는 소자분리막 형성 방법.
  23. 삭제
KR1020120143247A 2012-12-11 2012-12-11 반도체 장치 및 그 제조 방법 KR102001597B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120143247A KR102001597B1 (ko) 2012-12-11 2012-12-11 반도체 장치 및 그 제조 방법
US13/828,724 US8994144B2 (en) 2012-12-11 2013-03-14 Semiconductor device and method for fabricating the same
US14/626,567 US9564352B2 (en) 2012-12-11 2015-02-19 Method for fabricating semiconductor device including isolation layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120143247A KR102001597B1 (ko) 2012-12-11 2012-12-11 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140075173A KR20140075173A (ko) 2014-06-19
KR102001597B1 true KR102001597B1 (ko) 2019-07-19

Family

ID=50880054

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120143247A KR102001597B1 (ko) 2012-12-11 2012-12-11 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8994144B2 (ko)
KR (1) KR102001597B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US9704738B2 (en) * 2015-06-16 2017-07-11 Qualcomm Incorporated Bulk layer transfer wafer with multiple etch stop layers
KR102442309B1 (ko) * 2015-07-09 2022-09-13 삼성전자주식회사 소자 분리 구조의 형성 방법
KR102406977B1 (ko) * 2015-07-16 2022-06-10 삼성전자주식회사 소자 분리막을 포함하는 반도체 장치의 제조 방법
KR102404642B1 (ko) * 2015-07-17 2022-06-03 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
US10354924B2 (en) 2017-08-30 2019-07-16 Macronix International Co., Ltd. Semiconductor memory device and method of manufacturing the same
KR20190084731A (ko) * 2018-01-09 2019-07-17 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
CN110581138B (zh) * 2018-06-08 2021-07-13 联华电子股份有限公司 半导体元件及其制作方法
US10971391B2 (en) 2018-06-13 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric gap fill
CN110707037A (zh) * 2018-08-29 2020-01-17 联华电子股份有限公司 形成绝缘结构的方法
US11502165B2 (en) 2020-07-08 2022-11-15 Nanya Technology Corporation Semiconductor device with flowable layer and method for fabricating the same
US11881428B2 (en) 2021-01-05 2024-01-23 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN112838047B (zh) * 2021-01-05 2023-11-28 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN114864477A (zh) * 2021-01-20 2022-08-05 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080087981A1 (en) * 2006-10-02 2008-04-17 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20100087043A1 (en) 2008-10-06 2010-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid shallow trench isolation for high-k metal gate device improvement

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855804A (en) * 1987-11-17 1989-08-08 Motorola, Inc. Multilayer trench isolation process and structure
US6150212A (en) * 1999-07-22 2000-11-21 International Business Machines Corporation Shallow trench isolation method utilizing combination of spacer and fill
KR20020071063A (ko) * 2001-03-02 2002-09-12 삼성전자 주식회사 덴트 없는 트렌치 격리 구조 및 그 형성 방법
KR20050102001A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 반도체 소자 제조 공정의 액티브 영역 형성 방법
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
KR101025730B1 (ko) * 2004-07-30 2011-04-04 주식회사 하이닉스반도체 반도체 소자의 소자분리 방법
KR100701699B1 (ko) * 2005-06-30 2007-03-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20100035000A (ko) * 2008-09-25 2010-04-02 삼성전자주식회사 서로 다른 종횡비를 갖는 소자 분리 트렌치 갭필 방법 및 그를 이용한 반도체 소자
KR101767664B1 (ko) * 2011-03-30 2017-08-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8530327B2 (en) * 2011-08-31 2013-09-10 Wafertech, Llc Nitride shallow trench isolation (STI) structures and methods for forming the same
US8916950B2 (en) * 2011-10-18 2014-12-23 International Business Machines Corporation Shallow trench isolation structure having a nitride plug
KR101890818B1 (ko) * 2012-03-26 2018-08-22 에스케이하이닉스 주식회사 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080087981A1 (en) * 2006-10-02 2008-04-17 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20100087043A1 (en) 2008-10-06 2010-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid shallow trench isolation for high-k metal gate device improvement

Also Published As

Publication number Publication date
US9564352B2 (en) 2017-02-07
US20140159193A1 (en) 2014-06-12
KR20140075173A (ko) 2014-06-19
US8994144B2 (en) 2015-03-31
US20150162237A1 (en) 2015-06-11

Similar Documents

Publication Publication Date Title
KR102001597B1 (ko) 반도체 장치 및 그 제조 방법
US11107833B2 (en) Semiconductor devices
US10128336B2 (en) Semiconductor devices and methods for manufacturing the same
US9640534B2 (en) Semiconductor device having high-k film and metal gate
US9831244B2 (en) Method for manufacturing a semiconductor device
KR20120017966A (ko) 3차원 반도체 장치
KR20130027154A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20120130902A (ko) 반도체 메모리 소자 및 그의 제조 방법
US7679127B2 (en) Semiconductor device and method of manufacturing the same
CN108987272A (zh) 包括绝缘层的半导体器件及其形成方法
US10943812B2 (en) Semiconductor devices
KR20120003678A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20130047410A (ko) 반도체 소자 및 그 형성방법
KR20140028944A (ko) 반도체 장치 및 그 제조 방법
KR20080022363A (ko) 낸드 플래시 메모리 소자의 제조방법
US20070181935A1 (en) Method of fabricating flash memory device and flash memory device fabricated thereby
KR20150044722A (ko) 반도체 소자 및 이의 제조 방법
TWI225678B (en) Semiconductor device having trench top isolation layers and method for forming the same
TWI722816B (zh) 立體記憶體元件
JP2009182262A (ja) フラッシュメモリ及びその製造方法
CN106991361A (zh) 一种半导体器件及其制备方法、电子装置
KR20080054109A (ko) 반도체 소자 및 이를 형성하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right