KR102406977B1 - 소자 분리막을 포함하는 반도체 장치의 제조 방법 - Google Patents

소자 분리막을 포함하는 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치 제조 방법에 있어서, 반도체 기판 상부에 트렌치를 형성한다. 반도체 기판 상에 트렌치를 채우도록 실록산 조성물을 도포하여 예비 매립 절연막을 형성한다. 약 50oC 내지 약 150oC의 온도에서 수행되는 저온 경화 공정을 통해 예비 매립 절연막을 폴리실록산을 포함하는 매립 절연막으로 변환시킨다. 매립 절연막을 평탄화하여 소자 분리막을 형성한다.

Description

소자 분리막을 포함하는 반도체 장치의 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES INCLUDING ISOLATION LAYERS}
본 발명은 소자 분리막을 포함하는 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 산화물 계열의 소자 분리막을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 액티브 영역 및 필드 영역을 정의하기 위해 소자 분리막을 형성할 수 있다. 예를 들면, 반도체 기판 상부에 트렌치를 형성하고, 상기 트렌치를 채우는 절연막을 형성할 수 있다. 이후, 상기 절연막을 열처리, 연마 공정 등을 통해 상기 소자 분리막을 형성할 수 있다.
그러나, 상기 절연막에 대한 각종 공정들에 의해 상기 반도체 기판에 대한 화학적, 기계적, 전기적 불량 요인들이 야기될 수 있다.
본 발명의 일 과제는 우수한 기계적, 전기적 신뢰성을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판 상부에 트렌치를 형성한다. 상기 반도체 기판 상에 상기 트렌치를 채우도록 실록산 조성물을 도포하여 예비 매립 절연막을 형성한다. 약 50oC 내지 약 150oC의 온도에서 수행되는 저온 경화 공정을 통해 상기 예비 매립 절연막을 폴리실록산을 포함하는 매립 절연막으로 변환시킨다. 상기 매립 절연막을 평탄화하여 소자 분리막을 형성한다.
예시적인 실시예들에 있어서, 상기 트렌치의 내벽 상에 산화막 라이너를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 실록산 조성물은 상기 산화막 라이너 상에 직접 도포될 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치는 상대적으로 폭이 좁은 제1 트렌치 및 상대적으로 폭이 넓은 제2 트렌치를 포함할 수 있다. 상기 산화막 라이너는 상기 제1 트렌치를 완전히 채우며, 상기 제2 트렌치의 내벽 프로파일을 따라 연장될 수 있다,
예시적인 실시예들에 있어서, 상기 반도체 기판은 소자 영역 및 주변 회로 영역을 포함할 수 있다. 상기 제1 트렌치는 상기 소자 영역에 형성되며, 상기 제2 트렌치는 상기 주변 회로 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 실록산 조성물은 실리콘-산소(Si-O) 결합을 포함하는 실록산 올리고머를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 올리고머는 실리콘-질소(Si-N) 결합은 포함하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 저온 경화 공정은 약 50oC 내지 약 100oC 범위의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 매립 절연막을 평탄화하여 상기 소자 분리막을 형성한 후, 상기 소자 분리막의 적어도 상부를 건식 산화 공정을 통해 변성 소자 분리막으로 변환시킬 수 있다.
예시적인 실시예들에 있어서, 상기 건식 산화 공정은 수증기(H2O)가 배제된 플라즈마 처리 공정 또는 자외선 처리 공정을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판 상부에 트렌치를 형성한다. 상기 반도체 기판 상에 상기 트렌치를 채우며 폴리실록산을 포함하는 매립 절연막을 형성한다. 상기 매립 절연막을 평탄화하여 소자 분리막을 형성한다. 상기 소자 분리막의 적어도 상부에 대해 건식 산화 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 건식 산화 공정은 수증기(H2O)가 배제된 플라즈마 처리 공정 또는 자외선 처리 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 매립 절연막을 형성함에 있어서, 상기 반도체 기판 상에 상기 트렌치를 채우며 실록산 올리고머 또는 실록산 프레폴리머를 포함하는 예비 매립 절연막을 형성할 수 있다. 상기 예비 매립 절연막을 약 50oC 내지 약 150oC의 온도에서 경화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치의 내벽 상에 산화막 라이너를 형성할 수 있다. 상기 매립 절연막 및 상기 소자 분리막은 상기 산화막 라이너와 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 산화 공정에 의해 상기 소자 분리막의 적어도 상기 상부가 실리케이트(silicate) 구조를 갖는 변성 소자 분리막으로 변환될 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막에 의해 상기 반도체 기판의 액티브 패턴이 정의될 수 있다. 상기 액티브 패턴 상에 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물과 인접한 상기 액티브 패턴 상부에 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역과 전기적으로 연결되는 커패시터를 더 형성할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판의 상부에 트렌치를 형성한다. 상기 트렌치의 내벽 상에 산화막 라이너를 형성한다. 상기 산화막 라이너 상에 상기 트렌치를 채우도록 실록산 조성물을 도포하여 예비 매립 절연막을 형성한다. 상기 예비 매립 절연막을 약 100oC 미만의 온도에서 경화시켜 폴리실록산을 포함하는 매립 절연막을 형성한다. 상기 매립 절연막을 평탄화하여 소자 분리막을 형성한다. 상기 소자 분리막의 적어도 상부를 건식 산화시킨다.
예시적인 실시예들에 있어서, 상기 트렌치를 형성함에 있어서, 상기 반도체 기판 상에 마스크 패턴을 형성할 수 있다, 상기 마스크 패턴을 사용하여 상기 반도체 기판의 상기 상부를 식각할 수 있다. 상기 매립 절연막을 평탄화함에 있어, 상기 마스크 패턴의 상면이 노출될 때까지 상기 매립 절연막을 연마할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막의 적어도 상기 상부를 건식 산화시킨 후, 상기 마스크 패턴을 제거할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11은 일부 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 16, 도 17a 및 도 17b, 및 도 18a 및 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 1 내지 도 8은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 포함하는 반도체 장치의 제조 방법을 도시하고 있다.
도 1을 참조하면, 기판(100) 상에 마스크 막(120)을 형성할 수 있다. 일부 실시예들에 있어서, 기판(100) 상에 패드 산화막(110)을 형성한 후, 패드 산화막(110) 상에 마스크 막(120)을 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판이 사용될 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 혹은 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
패드 산화막(110) 및 마스크 막(120)은 각각 실리콘 산화물 및 실리콘 질화물을 포함하도록 형성될 수 있다. 패드 산화막(110) 및 마스크 막(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 패드 산화막(110)은 기판(100) 상면에 대한 열 산화 공정을 통해 형성될 수도 있다.
도 2를 참조하면, 마스크 막(120) 및 패드 산화막(110)을 예를 들면, 사진 식각 공정을 통해 부분적으로 제거하여, 마스크 패턴(125) 및 패드 산화막 패턴(115)을 형성할 수 있다.
도 3을 참조하면, 마스크 패턴(125) 및 패드 산화막 패턴(115)을 식각 마스크로 사용하여 기판(100) 상부를 제거할 수 있다. 이에 따라, 기판(100)의 상기 상부에 트렌치(102)가 형성될 수 있다.
도 4를 참조하면, 트렌치(102)의 내벽 상에 산화막 라이너(130)를 형성할 수 있다.
예시적인 실시예들에 있어서, 산화막 라이너(130)는 실리콘 산화물을 포함하도록 CVD 공정, PVD 공정, ALD 공정, 스퍼터링 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 이 경우, 산화막 라이너(130)는, 도 4에 도시된 바와 같이, 트렌치(102)의 상기 내벽, 및 패드 산화막 패턴(115) 및 마스크 패턴(125)의 표면들을 따라 컨포멀하게 형성될 수 있다.
일부 실시예들에 있어서, 산화막 라이너(130)는 트렌치(102)의 상기 내벽 상에 열 산화 공정을 수행하여 형성될 수 있다. 이 경우, 산화막 라이너(130)는 트렌치(102)의 상기 내벽 상에 선택적으로 형성될 수도 있다.
도 5를 참조하면, 산화막 라이너(130) 상에 트렌치(102)를 충분히 채우는 예비 매립 절연막(140)을 형성할 수 있다.
예시적인 실시예들에 따르면, 예비 매립 절연막(140)은 실록산(siloxane) 계열 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 실록산 계열 물질은 실리콘(Si) 원자에 알킬기, 수소 또는 페닐기와 같은 방향족기가 결합된 실록산 올리고머를 포함할 수 있다. 상기 실록산 올리고머는 폴리실록산 전구체로 제공될 수 있다.
일 실시예에 있어서, 상기 실록산 올리고머는 하기의 화학식 1로 표시되는 디메틸실록산 올리고머를 포함할 수 있다.
[화학식 1]
Figure 112015068785644-pat00001
상기 화학식 1에서 n은 예를 들면 1 내지 60의 정수일 수 있다.
상기 화학식 1에 나타난 바와 같이, 상기 실록산 올리고머는 반복적으로 실리콘-산소(Si-O) 결합을 포함하며, 실리콘-질소(Si-N) 결합은 포함하지 않을 수 있다.
예시적인 실시예들에 따르면, 용매 내에 상기 실록산 올리고머를 용해시켜 실록산 조성물을 제조한 후, 상기 실록산 조성물을 산화막 라이너(130) 상에 예를 들면, 스핀 코팅 공정을 통해 도포하여 예비 매립 절연막(140)을 형성할 수 있다.
상기 용매로서 유기 물질에 대한 용해도가 높으며, 도포성이 뛰어난 유기 용매를 사용할 수 있다. 예를 들면, 상기 용매는 n-헵탄(heptane)과 같은 노멀 알칸, 자일렌, 톨루엔, 시클로헥사논, 시클로펜타논, 테트라히드로퓨란(tetrahydrofuran: THF) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 상기 실록산 조성물은 가교제를 더 포함할 수 있다. 상기 가교제는 실록산 단위를 포함하는 단량체 구조를 가질 수 있다. 예를 들면, 상기 가교제는 아래의 화학식 2로 표시되는 화합물을 포함할 수 있다.
[화학식 2]
Figure 112015068785644-pat00002
상기 화학식 2에서, n은 예를 들면 1 내지 10의 정수이며, R은 수소(H) 내지 메틸(CH3) 기일 수 있다.
일부 실시예들에 있어서, 상기 실록산 조성물은 후속 경화 공정의 촉진을 위한 촉매를 포함할 수 있다. 예를 들면, 상기 촉매는 백금(Pt), 니켈(Ni), 로듐(Rh) 등과 같은 전이 금속 기반 촉매를 포함할 수 있다.
일부 예시적인 실시예들에 있어서, 예비 매립 절연막(140)은 상기 실록산 올리고머가 부분 중합된 실록산 프레폴리머(prepolymer)를 포함할 수 있다.
도 6을 참조하면, 예비 매립 절연막(140)을 경화 공정을 통해 매립 절연막(145)으로 변환시킬 수 있다.
예시적인 실시예들에 따르면, 상기 경화 공정은 예를 들면, 약 150 oC 미만의 온도에서 수행되는 저온 경화 공정을 포함할 수 있다. 일부 실시예들에 있어서, 상기 저온 경화 공정은 약 50 oC 내지 약 150 oC 범위의 온도에서 수행될 수 있다. 일부 실시예들에 있어서, 상기 저온 경화 공정은 약 100 oC 미만, 예를 들면 약 50 oC 내지 약 100 oC 범위의 온도에서 수행될 수 있다.
상기 경화 공정에 의해 예비 매립 절연막(140) 내에 포함된 상기 실록산 올리고머 및/또는 실록산 프레폴리머가 상기 가교제와 함께 중합되어 폴리실록산이 형성되어 매립 절연막(145)이 형성될 수 있다.
예를 들면, 상기 경화 공정(또는 저온 경화 공정)에 의해 아래 반응식에 도시된 메커니즘을 통해 백금 촉매를 사용한 약 80oC의 온도 조건에서 폴리실록산을 포함하는 매립 절연막(145)이 형성될 수 있다.
[반응식]
Figure 112015068785644-pat00003
일부 실시예들에 있어서, 매립 절연막(145)은 폴리메틸실록산, 폴리디메틸실록산(polydimethylsiloxane: PDMS), 폴리메틸페닐실록산 등을 포함할 수 있다. 일 실시예에 있어서, 매립 절연막(145)은 PDMS를 포함할 수 있다.
상술한 바와 같이, 상기 저온 경화를 통해서 고분자 구조의 폴리실록산을 포함하는 매립 절연막(145)이 형성될 수 있다. 따라서, 고온의 열처리에 의한 기판(100)의 손상을 방지할 수 있으며, 추가적인 어닐링 장비 없이 예를 들면, 핫 플레이트(hot plate)를 사용하여 용이하게 매립 절연막(145)을 형성할 수 있다.
도 7을 참조하면, 매립 절연막(145)의 상부를 평탄화하여 소자 분리막(150)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 포함할 수 있다. 상기 CMP 공정에 있어서, 마스크 패턴(125)의 상면이 실질적으로 연마 정지막으로 기능할 수 있다. 이에 따라, 매립 절연막(145)은 마스크 패턴(125)의 상기 상면이 노출될 때까지 연마되어 소자 분리막(150)이 형성될 수 있다. 마스크 패턴(125)의 상기 상면 상에 형성된 산화막 라이너(130) 부분도 상기 CMP 공정에 의해 함께 연마될 수 있다.
일부 실시예들에 있어서, 마스크 패턴(125)의 상기 상면에 대해 산화물 잔류물을 제거하기 위한 세정 공정이 더 수행될 수 있다.
도 8을 참조하면, 마스크 패턴(125) 및 패드 산화막 패턴(115)을 제거할 수 있다.
일부 실시예들에 있어서, 에치-백(etch-back) 공정 또는 추가적인 CMP 공정을 통해 소자 분리막(150)의 상부를 부분적으로 제거할 수 있다. 예를 들면, 소자 분리막(150)의 상면이 패드 산화막 패턴(115)의 상면과 동일 평면 상에 위치될 때까지 소자 분리막(150)의 상기 상부 및 산화막 라이너(130)의 상부를 제거할 수 있다. 이후, 마스크 패턴(125)을 예를 들면, 인산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제거할 수 있다.
이어서, 패드 산화막 패턴(115), 및 잔류하는 산화막 라이너(130) 및 소자 분리막(150)의 상부를 예를 들면, 기판(100) 상면이 노출될 때까지 추가적으로 연마 또는 평탄화할 수 있다.
상술한 공정에 따라, 기판(100)의 상부에 형성된 트렌치(102)를 채우며, 산화막 라이너(130) 및 소자 분리막(150)을 포함하는 STI 구조물이 형성될 수 있다. 상기 STI 구조물은 산화막 라이너(130) 및 소자 분리막(150)으로 실질적으로 구성될 수 있다.
일부 실시예들에 있어서, 기판(100) 상면에 대해 예를 들면, 산화물 잔류물을 제거하기 위한 세정 공정이 더 수행될 수 있다.
상술한 예시적인 실시예들에 따르면, 소자 분리막(150)은 PDMS와 같은 폴리실록산 계열 물질을 사용하여 형성될 수 있다. 상기 폴리실록산 계열 물질은 상기 실록산 올리고머를 예를 들면, 약 50oC 내지 약 150oC의 저온에서 경화시켜 형성될 수 있으므로, 고온 어닐링에 의한 기판(100)의 손상을 방지할 수 있으며, 공정 용이성이 향상될 수 있다.
상기 실록산 올리고머는 다수의 Si-O 결합을 포함하므로, 산화막 라이너(130)와 높은 부착성 및/또는 친화도를 가질 수 있다. 따라서, 산화막 라이너(130) 상에 웨팅막, 버퍼막 등과 같은 추가적인 막의 형성, 및/또는 추가적인 화합물, 조성물의 도포 없이 상기 실록산 조성물을 산화막 라이너(130) 상에 직접 도포하여 매립 절연막(145) 및 소자 분리막(150)을 형성할 수 있다.
예시적인 실시예들에 따르면, 폴리실록산을 포함하는 매립 절연막(145)은 CMP 공정 후 바로 소자 분리막(150)으로 제공될 수 있다.
비교예에 있어서, STI 공정 시 트렌치를 채우는 소자 분리막 재료로서 폴리실라잔(polysilazne)을 활용할 수 있다. 폴리실라잔은 분자 구조 내에 다수의 실리콘-질소(Si-N) 결합을 포함한다. 따라서, 폴리실라잔을 포함하는 매립막 형성 후 질소원자를 산소원자로 치환하여 산화물 구조로 변환시키기 위해 수증기(H2O)를 포함하는 습식 어닐링에 의한 산화 공정이 수행된다.
이 경우, 다수의 산소 활성종이 발생하여 기판(100)까지 산화시킬 수 있으므로, 예를 들면 산화막 라이너 상에 실리콘 질화물을 포함하는 질화막 라이너를 더 형성한다. 그러나, 기판(100)의 액티브 영역 상에 형성된 트랜지스터의 동작 시, 전하가 상기 질화막 라이너에 의해 트랩 또는 집중되는 현상이 발생할 수 있으며, 이에 따라 상기 트랜지스터의 채널 길이 교란 등에 따른 신뢰성 저하를 야기할 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면 폴리실록산을 포함하는 매립 절연막(145)은 분자 구조 내에 다수의 실리콘-산소(Si-O) 결합을 보유하므로 비교예에서의 습식 어닐링 공정 없이도 소자 분리막(150)으로 바로 활용될 수 있다. 따라서, 상기 질화막 라이너가 생략될 수 있으므로, 상기 질화막 라이너에 의한 트랜지스터의 동작 불량 요인을 제거할 수 있다.
도 9 내지 도 11은 일부 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 8을 참조로 설명한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 9를 참조하면, 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 마스크 패턴(125) 및 패드 산화막 패턴(115)을 형성하고, 기판(100) 상부에 트렌치(102)를 형성한 후, 트렌치(102) 내벽 상에 산화막 라이너(130)를 형성할 수 있다. 산화막 라이너(130) 상에 트렌치(102)를 충분히 채우며 폴리실록산을 포함하는 매립 절연막을 형성하고, 상기 매립 절연막을 평탄화하여 소자 분리막(150)을 형성할 수 있다.
도 10을 참조하면, 소자 분리막(150)의 적어도 일부, 예를 들면 소자 분리막(150)의 상부를 건식 산화 공정을 통해 변성 소자 분리막(155)으로 변환시킬 수 있다. 일 실시예에 있어서, 소자 분리막(150)은 전체적으로 변성 소자 분리막(155)으로 변환될 수도 있다.
예시적인 실시예들에 따르면, 상기 건식 산화 공정은 플라즈마 처리 또는 자외선 처리 공정을 포함할 수 있다. 상기 건식 산화 공정에 의해 예를 들면, 폴리실록산에 포함된 실리콘-탄소 결합(Si-C)이 추가적으로 Si-O 결합으로 변환될 수 있다. 따라서, 변성 소자 분리막(155)은 소자 분리막(150) 보다 높은 산화도 또는 총 Si 원자수 대비 높은 Si-O 결합 수를 가지며, 실질적으로 실리케이트(silicate) 구조를 가질 수 있다.
상술한 바와 같이, 폴리실록산은 플라즈마 처리 또는 자외선 처리에 의해 Si-O 결합의 생성이 가능하므로, 상술한 비교예에서와 같은 습식 어닐링 공정이 생략될 수 있다. 따라서, 트렌치(102) 내에 질화막 라이너를 생략할 수 있으므로, 트랜지스터와 같은 회로 소자의 동작 신뢰성을 향상시킬 수 있다.
도 11을 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 변성 소자 분리막(155) 및 산화막 라이너(130)의 상부를 부분적으로 제거하고, 마스크 패턴(125)을 제거할 수 있다. 이어서, 패드 산화막 패턴(115), 및 잔류하는 산화막 라이너(130) 및 변성 소자 분리막(155)의 상부를 예를 들면, 기판(100) 상면이 노출될 때까지 추가적으로 연마 또는 평탄화할 수 있다.
도 12 내지 도 16, 도 17a 및 도 17b, 및 도 18a 및 도 18b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 8, 및 도 9 내지 도 11을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 기판(200) 상에 순차적으로 패드 산화막(210) 및 마스크 막(220)을 형성할 수 있다.
기판(200)은 제1 영역(A) 및 제2 영역(B)으로 구분될 수 있다. 일부 실시예들에 있어서, 기판(200)의 제1 영역(A)은 메모리 소자, 로직 소자 등이 형성되는 소자 영역으로 할당될 수 있다. 기판(200)의 제2 영역(B)은 주변 회로 영역으로 할당될 수 있다.
패드 산화막(210) 및 마스크 막(220)은 각각 실리콘 산화물 및 실리콘 질화물을 포함하도록 형성될 수 있다.
도 13을 참조하면, 도 2를 참조로 설명한 바와 같이, 마스크 막(220) 및 패드 산화막(210)을 부분적으로 식각할 수 있다. 이에 따라, 기판(200)의 제1 영역(A) 상에는 제1 패드 산화막 패턴(215a) 및 제1 마스크 패턴(225a)이 형성되며, 제2 영역(B) 상에는 제2 패드 산화막 패턴(215b) 및 제2 마스크 패턴(225b)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 영역(A)(예를 들면, 소자 영역) 상에서의 제1 마스크 패턴들(225a) 사이의 간격은 제2 영역(B)(예를 들면, 주변 회로 영역)에서의 제2 마스크 패턴들(225b) 사이의 간격보다 작을 수 있다.
도 14를 참조하면, 마스크 패턴들(225a, 225b)을 사용하여 기판(200) 상부를 식각할 수 있다. 이에 따라, 기판(200)의 제1 영역(A)에서는 제1 트렌치(202a)가 형성되고, 기판(200)의 제2 영역(B)에서는 제2 트렌치(202b)가 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 트렌치(202b)는 제1 트렌치(202a) 보다 넓은 폭을 갖도록 형성될 수 있다.
도 15를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 산화막 라이너(230)를 형성할 수 있다.
산화막 라이너(230)는 트렌치들(202a, 202b)의 내벽들, 및 마스크 패턴(225a, 225b) 및 패드 산화막 패턴들(215a, 215b)의 표면들을 커버하며 연장될 수 있다.
예시적인 실시예들에 따르면, 도 15에 도시된 바와 같이, 제1 영역(A)에서는 제1 트렌치(202a)가 실질적으로 산화막 라이너(230)에 의해 완전히 매립될 수 있다. 예를 들면, 산화막 라이너(230)는 제1 트렌치(230)를 충분히 채우며 제1 패드 산화막 패턴(215a) 및 제1 마스크 패턴(225a)을 덮을 수 있다.
한편, 제2 영역(B)에서 산화막 라이너(230)는 제2 트렌치(202b)의 내벽 프로파일을 따라 연장될 수 있다. 예를 들면, 제2 영역(B)에서 산화막 라이너(230)는 제2 마스크 패턴(225b) 및 제2 패드 산화막 패턴(215b)의 표면들 및, 제2 트렌치(202b)의 상기 내벽을 따라 컨포멀하게 형성될 수 있다.
도 16을 참조하면, 도 7 및 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 산화막 라이너(230) 상에 상술한 실록산 조성물을 사용하여 제2 트렌치(202b)를 충분히 채우는 예비 매립 절연막을 형성할 수 있다. 이후, 상기 예비 매립 절연막에 대해 예를 들면, 약 50oC 내지 약 150oC 범위, 일부 실시예들에 있어서 약 50oC 내지 약 100oC 범위의 저온 경화 공정을 수행하여 매립 절연막(245)을 형성할 수 있다.
이에 따라, 매립 절연막(245)은 예를 들면 PDMS와 같은 폴리실록산 계열의 고분자를 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 도 7을 참조로 설명한 바와 같이, 예를 들면 CMP 공정을 통해 매립 절연막(245)의 상부를 제1 및 제2 마스크 패턴들(225a, 225b)의 상면들이 노출될 때까지 평탄화할 수 있다.
이에 따라, 제2 트렌치(202b) 내부에 제2 영역(B)에서의 소자 분리막(250)이 형성될 수 있다. 제1 영역(A)의 제1 트렌치(202a) 내부에는 산화막 라이너(230)가 잔류하여 제1 영역(A)에서의 소자 분리막으로 제공될 수 있다.
일부 실시예들에 있어서, 도 17a에 도시된 바와 같이, 상기 폴리실록산 계열 물질을 포함하는 매립 절연막(245)이 상기 CMP 공정 후 바로 소자 분리막(250)으로 기능할 수 있다.
일부 실시예들에 있어서, 도 17b에 도시된 바와 같이, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 건식 산화 공정을 더 수행할 수도 있다. 이에 따라, 제2 영역(B)에 형성된 소자 분리막(250)의 적어도 상부를 실질적으로 실리케이트 구조를 가지며, Si-O 결합수가 증가된 변성 소자 분리막(255)으로 변환시킬 수 있다.
상술한 바와 같이, 상기 건식 산화 공정은 플라즈마 처리 또는 자외선 처리를 포함하며, 습식 어닐링 공정을 수행하지 않으므로 제2 트렌치(202b) 내에 질화막 라이너를 형성하지 않고도 우수한 절연 특성을 갖는 소자 분리막을 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 예를 들면, 마스크 패턴들(225a, 225b)을 제거하고, 패드 산화막 패턴들(215a, 215b), 산화막 라이너(230), 소자 분리막(250)(또는, 변성 소자 분리막(255))을 추가적으로 제거 또는 평탄화할 수 있다. 이에 따라, 기판(200)의 제1 영역(A) 및 제2 영역(B)에 각각 액티브 영역을 정의하는 STI 구조물이 형성될 수 있다.
제1 영역(A)에서는 산화막 라이너(230)가 실질적으로 단독으로 상기 STI 구조물로 제공될 수 있다. 제2 영역(B)에서는 소자 분리막(250) 및/또는 변성 소자 분리막(255)이 산화막 라이너(230)와 함께 상기 STI 구조물로 정의될 수 있다.
상술한 예시적인 실시예들에 따르면, 상대적으로 액티브 영역 사이의 간격 또는 피치가 좁은 제1 영역(A)(예를 들면, 소자 영역)에서는 산화막 라이너(230)로 소자 분리막을 형성할 수 있다. 이에 따라, 상대적으로 매립 특성이 떨어지는 PDMS와 같은 폴리실록산 물질로 좁은 간격의 트렌치를 매립할 경우, 발생할 수 있는 보이드(void)와 같은 문제점을 회피할 수 있다.
한편, 상대적으로 액티브 영역 사이의 간격 또는 피치가 넓은 제2 영역(B)(예를 들면, 주변 회로 영역)에서는 상기 실록산 조성물의 코팅을 통해 폴리실록산 계열 고분자를 포함하는 소자 분리막을 형성할 수 있다. 따라서, 저유전 특성이 강화된 STI 구조물을 구현할 수 있다.
도 19 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 19는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 도 20 내지 도 28은 도 19에서 각각 제1 영역(A) 및 제2 영역(B)에 표시된 I-I' 라인 및 II-II' 라인을 따라 절단한 서브 단면도들을 포함하고 있다.
도 19 내지 도 28은 디램(Dynamic Random Access Memory: DRAM) 장치의 제조 방법을 예시적으로 도시하고 있다. 한편, 도 1 내지 도 8, 도 9 내지 도 11, 또는 도 12 내지 도 18a 및 도 18b를 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략한다.
도 19 및 도 20을 참조하면, 기판(300) 상부를 식각하여 액티브 패턴(303, 305)을 정의하는 소자 분리 트렌치(302a, 302b)를 형성할 수 있다.
기판(300)은 제1 영역(A) 및 제2 영역(B)으로 구분될 수 있으며, 제1 영역(A) 및 제2 영역(B)은 예를 들면, 소자 영역 및 주변 회로 영역으로 할당될 수 있다.
예시적인 실시예들에 따르면, 예를 들면 도 12 및 도 13을 참조로 설명한 바와 같이, 제1 영역(A)의 기판(300) 상에 제1 패드 산화막 패턴(315a) 및 제1 마스크 패턴(325a)을 형성하고, 제2 영역(B)의 기판(300) 상에 제2 패드 산화막 패턴(315b) 및 제2 마스크 패턴(325b)을 형성할 수 있다(설명의 편의를 위해 도 19에서는 상기 마스크 패턴들 및 패드 산화막 패턴들의 도시가 생략되었다).
이후, 제1 마스크 패턴(325a) 및 제2 마스크 패턴(325b)를 식각 마스크로 사용하여 기판(300) 상부를 부분적으로 제거함으로써, 기판(300)의 제1 영역(A) 및 제2 영역(B)에 각각 제1 소자 분리 트렌치(302a) 및 제2 소자 분리 트렌치(302b)를 형성할 수 있다. 제1 및 제2 소자 분리 트렌치들(302a, 302b)들이 형성됨에 따라, 제1 영역(A) 및 제2 영역(B) 내에 각각 기판(300) 저부로부터 돌출된 제1 액티브 패턴(303) 및 제2 액티브 패턴(305)이 정의될 수 있다.
제1 액티브 패턴(303)은 기판(300) 상면에 대해 평행하며 서로 수직하게 교차하는 제1 방향 및 제2 방향에 대해 소정의 각도로 경사진 사선 방향으로 연장될 수 있다. 또한, 복수의 제1 액티브 패턴들(303)의 제1 영역(A) 내에서 상기 제1 및 제2 방향을 따라 배열될 수 있다.
제2 액티브 패턴(305)은 도 19에 도시된 바와 같이 예를 들면, 플레이트 형상을 가질 수 있다.
일부 실시예들에 있어서, 제2 소자 분리 트렌치(302b)는 제1 소자 분리 트렌치(302a)에 비해 상대적으로 넓은 폭으로 형성될 수 있다. 일부 실시예들에 있어서, 상기 제1 방향으로 이웃하는 제1 액티브 패턴들(303) 사이의 제1 소자 분리 트렌치(302a) 부분의 폭(도 19에서 "c"로 표시됨)은 상기 사선 방향으로 인접하는 제1 액티브 패턴들(303) 사이의 제1 소자 분리 트렌치(302a) 부분의 폭(도 19에서 "d"로 표시됨)보다 작을 수 있다.
도 21을 참조하면, 예를 들면 도 15 및 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 소자 분리 트렌치(302a, 302b)의 내벽들, 및 마스크 패턴들(325a, 325b) 및 패드 산화막 패턴들(315a, 315b)의 표면들을 따라 연장하는 산화막 라이너(330)를 형성할 수 있다. 이후, 산화막 라이너(330) 상에 제1 및 제2 소자 분리 트렌치들(302a, 302b)을 충분히 채우는 매립 절연막(345)을 형성할 수 있다.
일부 실시예들에 있어서, 상대적으로 폭이 좁은 상기 제1 방향으로 이웃하는 제1 액티브 패턴들(303) 사이의 제1 소자 분리 트렌치(302a) 부분(도 19의 "c" 부분)은 산화막 라이너(330)에 의해 실질적으로 완전히 매립될 수 있다.
상술한 바와 같이, 매립 절연막(345)은 실록산 조성물을 사용하여 스핀 코팅 공정을 통해 예비 매립 절연막을 형성한 후, 저온 경화 공정을 통해 PDMS와 같은 폴리실록산 계열 고분자를 포함하도록 형성될 수 있다.
도 22를 참조하면, 매립 절연막(345)의 상부를 예를 들면 CMP 공정을 통해 마스크 패턴들(325a, 325b)의 상면들이 노출될 때까지 평탄화하여 소자 분리막(350)을 형성할 수 있다. 산화막 라이너(330)의 상부도 매립 절연막(345)과 함께 평탄화될 수 있다.
일부 예시적인 실시예들에 있어서, 예를 들면 도 10 또는 도 17b를 참조로 설명한 바와 같이, 매립 절연막(345)에 대해 건식 산화 공정을 추가적으로 수행할 수도 있다. 이에 따라, 적어도 소자 분리막(350)의 상부가 실질적으로 실리케이트 구조를 갖는 변성 소자 분리막(355)으로 변환될 수 있다.
도 23을 참조하면, 도 8, 또는 도 18a 및 도 18b를 참조로 설명한 바와 같이, 마스크 패턴들(325a, 325b)을 제거하고, 패드 산화막 패턴들(315a, 315b), 산화막 라이너(330), 및 소자 분리막(350) 또는 변성 소자 분리막(355)의 상부들을 예를 들면, 액티브 패턴들(303, 305)의 상면들이 노출될 때까지 추가적으로 평탄화할 수 있다.
이에 따라, 기판(300)의 제1 영역(A) 및 제2 영역(B) 상에 액티브 패턴들(303, 305)을 한정하는 STI 구조물들이 형성될 수 있다.
일부 실시예들에 있어서, 도 19에서 "c"로 표시된 제1 소자 분리 트렌치(302a) 부분 내에는 실질적으로 산화막 라이너(330)로 구성된 STI 구조물이 정의될 수 있다. 도 19에서 "d"로 표시된 제1 소자 분리 트렌치(302a) 및 제2 소자 분리 트렌치(302b) 내에는 실질적으로 산화막 라이너(330) 및 소자 분리막(350)(변성 소자 분리막(355) 포함)으로 구성된 STI 구조물이 정의될 수 있다.
도 24를 참조하면, 제1 영역(A) 상에 제1 게이트 구조물(417) 및 제1 불순물 영역(405)을 포함하는 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 액티브 패턴(303) 상부를 관통하는 게이트 트렌치(407)를 형성할 수 있다. 예를 들면, 게이트 트렌치(407)는 도 19에 표시된 상기 제1 방향을 따라 연장하며, 제1 액티브 패턴(303), 소자 분리막(350) 및 산화막 라이너(330)의 상부들을 관통하며 연장될 수 있다. 또한, 복수의 게이트 트렌치들(407)이 제1 영역(A) 내에서 상기 제2 방향을 따라 형성될 수 있다. 일부 실시예들에 있어서, 도 24에 도시된 바와 같이, 하나의 제1 액티브 패턴(303)에 2 개의 게이트 트렌치들(407)이 형성될 수 있다.
예를 들면, 게이트 트렌치(407)에 의해 노출된 제1 액티브 패턴(303)의 표면에 대해 열산화 공정을 수행하거나, 제1 액티브 패턴(303)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 제1 게이트 절연막을 형성할 수 있다.
상기 제1 게이트 절연막 상에 게이트 트렌치(407)의 나머지 부분을 채우는 제1 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 제1 액티브 패턴(303)의 상면이 노출될 때까지 상기 제1 게이트 도전막 및 상기 제1 게이트 절연막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(407) 내부에 형성된 상기 제1 게이트 도전막의 상부를 제거할 수 있다. 이에 따라, 게이트 트렌치(407)의 내벽 상에 제1 게이트 절연막 패턴(410)이 형성되며, 제1 게이트 절연막 패턴(410) 상에 게이트 트렌치(407)의 저부를 채우는 제1 게이트 전극(413)이 형성될 수 있다.
상기 제1 게이트 도전막은 예를 들면, 금속 및/또는 금속 질화물을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
제1 게이트 절연막 패턴(410) 및 제1 게이트 전극(413) 상에 게이트 트렌치(407)의 나머지 부분을 채우는 제1 게이트 마스크 막을 형성한 후, 상기 제1 게이트 마스크 막의 상부를 제1 액티브 패턴(303)의 상기 상면이 노출될 때까지 평탄화하여 제1 게이트 마스크(415)를 형성할 수 있다. 상기 제1 게이트 마스크 막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
이에 따라, 게이트 트렌치(407) 내부에 순차적으로 적층된 제1 게이트 절연막 패턴(410), 제1 게이트 전극(413) 및 제1 게이트 마스크(415)를 포함하는 제1 게이트 구조물(417)이 형성될 수 있다.
상술한 게이트 트렌치(407)의 배열 형태에 따라, 제1 게이트 구조물(417)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수로 형성될 수 있다.
이후, 제1 게이트 구조물(417)과 인접한 제1 액티브 패턴(303) 상부에 이온 주입 공정을 수행하여 제1 불순물 영역(405)을 형성할 수 있다. 이에 따라, 제1 게이트 구조물(417) 및 제1 불순물 영역(405)을 포함하는 예를 들면 BCAT(Buried Cell Array Transistor) 구조가 기판(300)의 제1 영역(A) 상에 형성될 수 있다.
도 25를 참조하면, 제2 액티브 패턴(305) 상에 제2 게이트 구조물(427)을 형성할 수 있다.
예시적인 실시예들에 따르면, 기판(300) 상에 제2 게이트 절연막, 제2 게이트 전극막 및 제2 게이트 마스크막을 순차적으로 적층한 후, 사진 식각 공정을 통해 상기의 막들을 패터닝하여 제2 게이트 절연막 패턴(420), 제2 게이트 전극(423) 및 제2 게이트 마스크(425)를 포함하는 제2 게이트 구조물(427)을 형성할 수 있다.
이후, 제2 게이트 구조물(427)을 이온 주입 마스크로 사용하여 제2 액티브 패턴(305) 상부에 불순물을 주입함으로써 제2 불순물 영역(409)을 형성할 수 있다. 이에 따라, 제2 영역(B) 상에는 제2 게이트 구조물(427) 및 제2 불순물 영역(409)를 포함하는 주변 회로 트랜지스터가 정의될 수 있다.
제2 게이트 구조물(427)의 측벽 상에는 게이트 스페이서(424)가 더 형성될 수도 있다. 게이트 스페이서(424)는 예를 들면 실리콘 질화물을 포함하며, 게2 게이트 구조물(427)을 덮는 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성될 수 있다.
도 26을 참조하면, 제1 및 제2 액티브 패턴(303, 305), 소자 분리막(350) 및 산화막 라이너(330) 상에 제1 및 제2 게이트 구조물들(417, 427)을 덮는 제1 층간 절연막(430)을 형성할 수 있다. 제1 층간 절연막(430)은 예를 들면, 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS) 또는 에프옥스(Flowable Oxide: FOX) 계열 물질과 같은 실리콘 산화물 계열 물질을 사용하여 CVD 공정을 통해 형성될 수 있다.
제1 층간 절연막(430)을 관통하여 제1 불순물 영역(405)과 전기적으로 연결되는 제1 콘택(435)을 형성할 수 있다. 예를 들면, 제1 콘택(435)은 제1 불순물 영역(405) 중 제1 게이트 구조물들(417) 사이에 형성된 제1 불순물 영역(405)의 중앙부와 전기적으로 연결될 수 있다. 제1 층간 절연막(430) 상에는 제1 콘택(435)과 전기적으로 연결되는 도전 라인(437)을 형성할 수 있다.
도전 라인(437)은 제1 영역(A) 상에서 도 19에 표시된 상기 제2 방향으로 연장되며, 복수의 제1 콘택들(435)과 전기적으로 연결될 수 있다. 또한, 복수의 도전 라인들(437)이 상기 제1 방향을 따라 형성될 수 있다. 일부 실시예들에 있어서, 제1 콘택(435) 및 도전 라인(437)은 일체로 연결되며, 단일 부재로서 제공될 수도 있다.
일부 실시예들에 있어서, 제1 콘택(435) 및 도전 라인(437)은 각각 비트 라인 콘택 및 비트 라인으로 제공될 수 있다.
제1 층간 절연막(430) 상에는 도전 라인(437)을 덮는 제2 층간 절연막(440)이 형성될 수 있다. 이후, 제2 및 제1 층간 절연막들(440, 430)을 관통하여 제1 불순물 영역(405)과 전기적으로 연결되는 제2 콘택(445)을 형성할 수 있다. 제2 콘택(445)은 제1 불순물 영역(405) 중 제1 액티브 패턴(303)의 외곽부 또는 주변부에 형성된 부분과 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 제2 콘택(445)은 커패시터 콘택으로 제공될 수 있다.
제2 층간 절연막(440)은 제1 층간 절연막(430)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 포함하도록 형성될 수 있다. 제1 콘택(435), 제2 콘택(445) 및 도전 라인(437)은 금속, 금속 질화물, 금속 실리사이드 또는 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 27을 참조하면, 제2 콘택(445) 상에 커패시터(460)를 형성할 수 있다.
예를 들면, 제1 영역(A)의 제2 층간 절연막(440) 및 제2 콘택(445) 상에 식각 저지막(도시되지 않음)을 형성하고, 상기 식각 저지막 상에 몰드막을 형성할 수 있다. 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 제2 콘택(445)의 상면을 노출시키는 개구부(도시되지 않음)를 형성할 수 있다.
상기 개구부의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 상부를 평탄화할 수 있다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 하부 전극(452)을 형성할 수 있다. 상기 희생막 및 상기 몰드막은 실리콘 산화물을 포함하도록 형성되며, 예를 들면 불산 용액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
상기 식각 저지막 및 하부 전극(452)의 표면을 따라 유전막(454)을 형성하고, 유전막(454) 상에 상부 전극막을 형성할 수 있다. 제2 영역(B) 상에 형성된 유전막(454) 및 상기 상부 전극막 부분을 제거함으로써, 제1 영역(A) 상에 상부 전극(456)을 형성할 수 있다.
상기 하부 및 상부 전극막들은 금속 및/또는 금속 질화물을 사용하여 스퍼터링 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 유전막(454) 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx)과 같은 고유전율의 금속 산화물을 사용하여 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
이에 따라, 제1 영역(A) 상에는 하부 전극(452), 유전막(454) 및 상부 전극(456)을 포함하는 커패시터(460)가 형성될 수 있다
도 28을 참조하면, 제2 층간 절연막(440) 상에 커패시터(460)를 덮는 제3 층간 절연막(470)을 형성할 수 있다. 제3 층간 절연막(470)은 제1 영역(A) 및 제2 영역(B) 전체를 커버하도록 형성될 수 있다. 추가적으로, 제3 층간 절연막(470) 상면을, 예를 들면 CMP 공정을 통해 평탄화할 수도 있다.
기판(300)의 제2 영역(B) 상에는 상기 주변 회로 트랜지스터와 전기적으로 연결되는 제3 콘택(475) 및 배선(480)이 형성될 수 있다. 예를 들면, 제3 층간 절연막(470), 제2 층간 절연막(440) 및 제1 층간 절연막(430)을 관통하여 제2 불순물 영역(409)을 노출시키는 콘택 홀을 형성할 수 있다. 제3 층간 절연막(475) 상에 상기 콘택 홀을 채우는 도전막을 형성하고, 상기 도전막 상부를 평탄화하여 제2 불순물 영역(409)과 접촉하는 제3 콘택(475)을 형성할 수 있다. 이후, 제3 층간 절연막(470) 상에 제3 콘택(475)과 전기적으로 연결되는 배선(480)을 형성할 수 있다, 제3 콘택(475) 및 배선(480)은 주변 회로들 중 일부로서 기능할 수 있다.
일부 실시예들에 있어서, 커패시터 상부에 예를 들면 실리콘 질화물을 포함하는 패시베이션 막을 더 형성할 수 있다.
상술한 바와 같이, 디램 장치의 소자 분리막 형성에 있어, 질화막 라이너를 생략할 수 있다. 이에 따라, 소자 영역 및/또는 주변 회로 영역에서 발생되는 트랜지스터의 오동작을 방지하고 전기적 신뢰성을 향상시킬 수 있다. 이에 따라, 커패시터(460) 내에서의 전기적 동작 특성 또한 향상될 수 있다.
추가적으로, 상기 질화막 라이너가 생략됨에 따라 액티브 패턴의 마진이 증가될 수 있으며, 이에 따라 예를 들면, 주변회로 영역의 면적을 감소시킬 수 있다.
전술한 예시적인 실시예들에 따른 소자 분리막 형성 방법, 및 반도체 장치의 제조 방법들은 디램 장치와 같은 휘발성 메모리 소자 뿐만 아니라,플래시 장치와 같은 비휘발성 메모리 소자, 로직 소자 등에도 광범위하게 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300: 기판 102: 트렌치
110, 210: 패드 산화막 115: 패드 산화막 패턴
120, 220: 마스크 막 125: 마스크 패턴
130, 230, 330: 산화막 라이너 140: 예비 매립 절연막
145, 245, 345: 매립 절연막 150, 250, 350: 소자 분리막
155, 255, 355: 변성 소자 분리막
202a: 제1 트렌치 202b: 제2 트렌치
215a, 315a: 제1 패드 산화막 패턴
215b, 315: 제2 패드 산화막 패턴
225a, 325a: 제1 마스크 패턴 225b, 325b: 제2 마스크 패턴
302a: 제1 소자 분리 트렌치 302b: 제2 소자 분리 트렌치
303: 제1 액티브 패턴 305: 제2 액티브 패턴
405: 제1 불순물 영역 407: 게이트 트렌치
409: 제2 불순물 영역 410: 제1 게이트 절연막 패턴
413: 제1 게이트 전극 415: 제1 게이트 마스크
417: 제1 게이트 구조물 420: 제2 게이트 절연막 패턴
423: 제2 게이트 전극 424: 게이트 스페이서
425: 제2 게이트 마스크 427: 제2 게이트 구조물
430: 제1 층간 절연막 435: 제1 콘택
437: 도전 라인 440: 제2 층간 절연막
445: 제2 콘택 452: 하부 전극
454: 유전막 456: 상부 전극
460: 커패시터 470: 제3 층간 절연막
475: 제3 콘택 480: 배선
470: 제3 층간 절연막 475: 제3 콘택
480: 배선

Claims (10)

  1. 반도체 기판 상부에 트렌치를 형성하고;
    상기 반도체 기판 상에 상기 트렌치를 채우도록 실록산(siloxane) 조성물을 도포하여 예비 매립 절연막을 형성하고;
    50oC 내지 150oC의 온도에서 수행되는 저온 경화 공정을 통해 상기 예비 매립 절연막을 폴리실록산을 포함하는 매립 절연막으로 변환시키고; 그리고
    상기 매립 절연막을 평탄화하여 소자 분리막을 형성하는 것을 포함하고,
    상기 실록산 조성물은 실리콘-산소(Si-O) 결합을 포함하는 실록산 올리고머를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 트렌치의 내벽 상에 산화막 라이너를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 실록산 조성물은 상기 산화막 라이너 상에 직접 도포되는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 트렌치는 상대적으로 폭이 좁은 제1 트렌치 및 상대적으로 폭이 넓은 제2 트렌치를 포함하며,
    상기 산화막 라이너는 상기 제1 트렌치를 완전히 채우며, 상기 제2 트렌치의 내벽 프로파일을 따라 연장되는 반도체 장치의 제조 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 실록산 올리고머는 실리콘-질소(Si-N) 결합은 포함하지 않는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 저온 경화 공정은 50oC 내지 100oC 범위의 온도에서 수행되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 매립 절연막을 평탄화하여 상기 소자 분리막을 형성한 후, 상기 소자 분리막의 적어도 상부를 건식 산화 공정을 통해 변성 소자 분리막으로 변환시키는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 반도체 기판 상부에 트렌치를 형성하고;
    상기 반도체 기판 상에 상기 트렌치를 채우며 폴리실록산을 포함하는 매립 절연막을 형성하고;
    상기 매립 절연막을 평탄화하여 소자 분리막을 형성하고; 그리고
    상기 소자 분리막의 적어도 상부에 대해 건식 산화 공정을 수행하는 것을 포함하고,
    상기 매립 절연막을 형성하는 단계는,
    실리콘-산소(Si-O) 결합을 포함하는 실록산 올리고머를 포함하는 실록산 조성물을, 상기 트렌치를 채우도록 상기 반도체 기판 상에 도포하는 단계; 및
    상기 실록산 올리고머의 중합을 통해 상기 폴리실록산을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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