KR20140101259A - 감소된 기생 캐패시턴스를 갖는 ｆⅰｎｆｅｔ 및 그 형성방법 - Google Patents

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Abstract

집적 회로 구조물은 반도체 기판, 반도체 기판의 일부분 위에 있는 반도체 스트립, 및 반도체 스트립의 측면상에 있는 얕은 트렌치 격리(STI) 영역을 포함한다. STI 영역은 반도체 스트립의 측벽상의 측벽 부분과 바닥 부분을 포함하는 유전체층을 포함한다. 유전체층은 희석된 HF 용액을 이용하여 에칭될 때 제1 에칭 레이트를 갖는다. STI 영역은 유전체층의 바닥 부분 위에 유전체 영역을 더 포함한다. 유전체 영역은 유전체층의 측벽 부분의 가장자리와 접촉하는 가장자리를 갖는다. 유전체 영역은 희석된 HF 용액을 이용하여 에칭될 때 제2 에칭 레이트를 가지며, 제2 에칭 레이트는 제1 에칭 레이트보다 작다.

Description

감소된 기생 캐패시턴스를 갖는 ＦⅠＮＦＥＴ 및 그 형성방법{FINFETS WITH REDUCED PARASITIC CAPACITANCE AND METHODS OF FORMING THE SAME}
본 발명은 감소된 기생 캐패시턴스를 갖는 ＦⅠＮＦＥＴ 및 그 형성방법에 관한 것이다.
집적회로의 증대하는 다운스케일링과 집적 회로의 속도에 대한 증대하는 수요 요건에 따라, 트랜지스터들은 점점 더 작은 치수와 함께 보다 높은 구동 전류를 갖는 것이 필요하다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다. FinFET은 기판 위의 수직한 반도체 핀들을 포함한다. 반도체 핀들은 소스와 드레인 영역들, 및 소스와 드레인 영역들 사이의 채널 영역들을 형성하기 위해 이용된다. 반도체 핀들을 정의하기 위해 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들이 형성된다. FinFET은 또한 게이트 스택들을 포함하는데, 이 게이트 스택들은 반도체 핀들의 윗면들과 측벽들 상에서 형성된다.
STI 영역들의 형성 및 FinFET들의 형성에서는, 다양한 ?(wet) 에칭 단계들과 세정 단계들이 수행된다. 이러한 단계들은 STI 영역들의 윗면들의 리세스(recess)를 야기시킨다. ? 에칭 단계들과 세정 단계들의 결과로서, STI 영역들의 윗면들의 중앙 부분들은 STI 영역들의 윗면들의 가장자리 부분들보다 낮다. 이러한 표면 프로파일을 갖는 STI 영역들은 (오목한 형상의) 스마일 프로파일을 갖는 것으로서 알려져 있다.
몇몇의 FinFET에서는, 반도체 핀들 아래에 반도체 스트립(strip)들이 존재한다. 각각의 FinFET들에서, 기생 캐패시터들이 FinFET들의 게이트 전극들과 이웃하는 반도체 스트립 사이에서 형성되며, STI 영역들은 기생 캐패시터들의 절연체로서 역할을 한다. 기생 캐패시터들의 기생 캐패시턴스는 각각의 집적 회로의 성능에 악영향을 미치므로, 이것은 감소될 필요가 있다.
몇몇의 실시예들에 따르면, 집적 회로 구조물은 반도체 기판, 반도체 기판의 일부분 위에 있는 반도체 스트립, 및 반도체 스트립의 측면상에 있는 STI 영역을 포함한다. STI 영역은 반도체 스트립의 측벽상의 측벽 부분과 바닥 부분을 포함하는 유전체층을 포함한다. 유전체층은 희석된 HF 용액을 이용하여 에칭될 때 제1 에칭 레이트를 갖는다. STI 영역은 유전체층의 바닥 부분 위에 유전체 영역을 더 포함한다. 유전체 영역은 유전체층의 측벽 부분의 가장자리와 접촉하는 가장자리를 갖는다. 유전체 영역은 희석된 HF 용액을 이용하여 에칭될 때 제2 에칭 레이트를 가지며, 제2 에칭 레이트는 제1 에칭 레이트보다 작다.
다른 실시예들에 따르면, 집적 회로 구조물은 반도체 기판, 반도체 기판내로 연장하는 개구, 및 개구의 측면상에 있는 반도체 스트립을 포함한다. 반도체 스트립은 반도체 기판의 일부분이다. 라이너 산화물은 개구의 측벽들과 바닥상에 있다. 라이너 산화물은 반도체 스트립의 측벽과 접촉하는 제1 측벽 부분, 및 제1 바닥 부분을 포함한다. 유전체층은 라이너 산화물 위에 있고, 제2 측벽 부분, 및 제1 바닥 부분과 오버랩하는 제2 바닥 부분을 포함한다. 유전체 영역은 제2 바닥 부분 위에 있고, 제2 측벽 부분은 제1 측벽 부분과 유전체 영역 사이에 있다. 제2 측벽 부분의 윗면은 유전체 영역의 윗면보다 낮다.
또다른 실시예들에 따르면, 방법은 반도체 기판의 윗면에서부터 반도체 기판내로 연장하는 개구를 형성하는 단계를 포함하며, 반도체 기판의 일부분은 개구에 대해 노출된 반도체 스트립을 형성한다. 유전체층은 개구에서 형성되며, 유전체층은 희석된 HF 용액을 이용하여 에칭될 때 제1 에칭 레이트를 갖는다. 유전체 영역은 유전체층 위에서 형성되며 남아있는 개구 부분을 채운다. 유전체 영역은 희석된 HF 용액을 이용하여 에칭될 때 제2 에칭 레이트를 가지며, 제1 에칭 레이트는 제2 에칭 레이트보다 크다. 방법은 유전체층과 유전체 영역의 과잉 부분들을 제거하기 위해 평탄화를 수행하는 단계를 더 포함하며, 과잉 부분들은 반도체 기판의 윗면 위에 있다. 유전체층과 유전체 영역의 남아있는 부분들은 STI 영역을 형성한다.
본 발명개시의 실시예들에 따르면, 유전체 영역들(38)의 형성 이전에 보다 높은 에칭 레이트로 유전체층들(36)(도 3 내지 도 6b 참조)을 형성함으로써, STI 영역들(40)은 볼록한 형상들을 가지며, 이에 따라 도 10a, 도 10b 및 도 10c에서 기생 캐패시터들(54)로서 도시된 기생 캐패시턴스는 STI 영역들이 오목한 (스마일링) 프로파일들을 갖는 FinFET들에서의 기생 캐패시턴스와 비교하여 감소된다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 10c는 몇몇의 예시적인 실시예들에 따른 얕은 트렌치 격리(STI) 영역들과 핀 전계 효과 트랜지스터(FinFET)들의 제조에서의 중간 단계들의 단면도들이다.
도 11은 STI 영역들의 높이차들의 함수로서의 기생 캐패시턴스 비(parasitic capacitance ratio)들을 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
얕은 트렌치 격리(STI) 영역들, 핀 전계 효과 트랜지스터(FinFET), 및 그 형성방법이 제공된다. 예시적인 실시예들에 따른 STI 영역들 및 FinFET들의 형성에서의 중간 단계들이 도시된다. 본 실시예들의 변형들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1을 참조하면, 반도체 웨이퍼(100)의 일부인 반도체 기판(20)이 제공된다. 몇몇의 실시예들에서, 반도체 기판(20)은 결정질 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 붕소, 비소, 질소, 인듐 및/또는 인 등과 같은 통상적으로 이용되는 다른 물질들이 또한 반도체 기판(20)에 포함될 수 있다. 반도체 기판(20)은 벌크 기판 또는 반도체 온 절연체(Semiconductor-On-Insulator; SOI) 기판일 수 있다.
패드 층(22) 및 마스크 층(24)이 반도체 기판(20) 상에 형성된다. 패드 층(22)은 예를 들어, 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이의 접착층으로서 역할을 할 수 있다. 패드 층(22)은 또한 마스크 층(24)을 에칭하기 위한 에칭 저지층으로서 역할을 할 수 있다. 몇몇의 실시예들에서, 마스크 층(24)은 예를 들어 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 실리콘 질화물로 형성된다. 다른 실시예들에서, 마스크 층(24)은 실리콘 열 질화, 플라즈마 강화된 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 또는 플라즈마 애노딕 질화에 의해 형성된다. 마스크 층(24)은 후속하는 포토리소그래피 공정들 동안에 하드 마스크로서 이용된다. 포토 레지스트(26)가 마스크 층(24) 상에서 형성되고, 그런 후 패턴화되어 포토 레지스트(26)에서 개구들(28)이 형성된다.
도 2를 참조하면, 마스크 층(24) 및 패드 층(22)이 개구들(28)을 통해 에칭되어, 아래에 있는 반도체 기판(20)은 노출된다. 그런 후 노출된 반도체 기판(20)은 에칭됨으로써, 트렌치들(32)이 형성된다. 이웃하는 트렌치들(32) 사이의 반도체 기판(20)의 부분들은 반도체 스트립(strip)(30)들을 형성한다. (웨이퍼(100)의 평면도에서 바라봤을 때에) 트렌치들(32)은 서로에 대해 평행하고, 서로 가까이 위치해 있는 스트립(strip)들일 수 있다. 반도체 기판(20)의 에칭 이후, 포토 레지스트(26)(도 1 참조)는 제거된다. 다음으로, 세정 단계가 수행되어 반도체 기판(20)의 자연 산화물(native oxide)이 제거될 수 있다. 이러한 세정은 예컨대 희석된 불화 수소(diluted hydrofluoric; HF) 산을 이용하여 수행될 수 있다.
몇몇의 실시예들에 따르면, 도 3에서 도시된 바와 같이, 트렌치들(32) 내에서 반도체 스트립들(30)의 측벽들상에 라이너(liner) 산화물(34)이 형성된다. 라이너 산화물(34)은 수평 부분들과 수직 부분들이 서로 비슷한 두께를 갖는 컨포멀(conformal) 층일 수 있다. 라이너 산화물(34)은 약 10Å과 약 100Å 사이의 두께를 갖는 열 산화물일 수 있다. 몇몇의 실시예들에서, 라이너 산화물(34)은 산소(O2)가 각각의 공정 가스 내에 포함될 수 있는, 예컨대 LOCOS(Local Oxidation of Silicon)를 통해 산소 함유 환경에서 산화 웨이퍼(100)에 의해 형성된다. 다른 실시예들에서, 라이너 산화물(34)은 반도체 스트립들(30)을 산화시키기 위해 이용되는 수소(H2)와 산소(O2)의 혼합 가스 또는 수분과 함께, 예컨대 ISSG(In-Situ Steam Generation)를 이용하여 형성된다. ISSG 산화는 높은 온도에서 수행될 수 있다. 또다른 실시예들에서, 라이너 산화물(34)은 SACVD(Sub Atmospheric Vapor Deposition)와 같은 증착 기술을 이용하여 형성될 수 있다. 라이너 산화물(34)의 형성은 트렌치들(32)의 모서리들을 둥글게 만들 수 있는데, 이것은 결과적인 FinFET의 전기장을 감소시키고, 이에 따라 결과적인 집적 회로의 성능을 향상시킨다. 라이너 산화물(34)은 실리콘 이산화물 또는 다른 유전체 물질들을 포함할 수 있다. 몇몇의 실시예들에서 라이너 산화물(34)의 밀도는 약 2.2그램/㎤와 약 2.3그램/㎤ 사이일 수 있다. 대안적인 실시예들에서, 라이너 산화물(34)의 형성은 건너뛸 수 있다.
도 4는 유전체층(36)의 형성을 도시한다. 유전체층(36)은 트렌치들(32)을 부분적으로 채우며, 트렌치들(32)의 일부분들은 채워지지 않은 채로 남겨진다. 유전체층(36)은 컨포멀할 수 있거나 또는 컨포멀에 유사할 수 있으며, 유전체층(36)의 수직 부분들의 두께(T1)는 유전체층(36)의 수평 부분들의 두께(T2)와 유사하다. 대안적인 실시예들에서, 두께(T2)는 두께(T1)보다 크다. 더군다나, 반도체 스트립들(30)의 윗면들의 레벨에서 측정될 수 있는 두께(T1)는 약 5㎚보다 클 수 있으며, 이로써 후속 공정 단계들에서, STI 영역들(40)(도 10a, 도 10b, 도 10c 참조)은 희망하는 윗면 프로파일을 가질 수 있다. 유전체층(36)의 형성 방법은 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD) 등으로부터 선택될 수 있다. 라이너 산화물(34)이 형성되는 실시예들에서, 라이너 산화물(34)은 반도체 스트립(30)과 접촉하며, 유전체층(36)은 라이너 산화물(34)과 접촉하면서 라이너 산화물(34) 위에 형성된다. 대안적인 실시예들에서, 라이너 산화물(34)은 형성되지 않으며, 이에 따라 유전체층(36)은 반도체 스트립들(30)의 측벽들과 접촉한다. 도 6b는 반도체 스트립들(30)과 접촉하는 유전체층(36)을 갖는 구조물을 도시한다.
유전체층(36)의 물질은, 비제한적인 예시로서 약 3.0보다 낮은 k 값을 갖는 로우 k 유전체 물질, 다공성 유전체 물질 등을 포함한다. 몇몇의 실시예들에서, 유전체층(36)은 실리콘, 산소, 수소, 및 이들의 조합을 포함한다. 유전체층(36)의 밀도는 약 2.0그램/㎤보다 낮을 수 있고, 예컨대 약 0.2그램/㎤보다 큰 밀도차를 가지면서 라이너 산화물(34)의 밀도보다 낮을 수 있다.
다음으로, 도 5를 참조하면, 트렌치들(32)의 남아있는 부분들은 유전체 물질로 채워져서 유전체 영역(38)이 형성된다. 유전체 영역(38)의 윗면은 마스크 층(24)의 윗면보다 높다. 유전체 영역(38)은 실리콘 산화물을 포함할 수 있으며, 이에 따라 이것을 이후부터는 산화물(38)이라고 칭하겠지만, SiN, SiC 등과 같은 다른 유전체 물질들이 또한 이용될 수 있다. 몇몇의 실시예들에서, 산화물(38)은 HARP(High Aspect-Ratio Process), HDPCVD(High-Density Plasma CVD) 등을 이용하여 형성된다. 유전체 영역(38)의 증착에서, 각각의 공정 가스들은 (HARP 공정에서) TEOS(tetraethylorthosilicate) 및 O3(오존)를 포함할 수 있거나, 또는 (HDPCVD 공정에서) SiH4 및 O2를 포함할 수 있다.
그런 후, 도 6a에서 도시된 바와 같이, 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은 평탄화가 수행되며, 이에 따라 라이너 산화물(34), 유전체층(36), 및 유전체 영역(38)의 남아있는 부분들을 포함하는 STI 영역들(40)이 형성된다. CMP 이후, 유전체층(36)과 유전체 영역(38)은 복수의 개별적인 부분들로 분리될 수 있는데, 이것들을 각각 유전체층들(36)과 유전체 영역들(38)이라고 부른다. 마스크 층(24)이 CMP 저지층으로서 이용되고, 이에 따라 마스크 층(24)의 윗면은 유전체 영역들(38)의 윗면 및 유전체층들(36)의 윗면들과 실질적으로 동일한 높이에 있다. 또한, 라이너 산화물(34)의 개별적인 부분들을 이후부터는 라이너 산화물 층들(34)이라고 칭한다. 도 6b는 대안적인 실시예들에 따른 웨이퍼(100)를 도시하는데, 여기서는 라이너 산화물(34)의 형성은 건너뛰고, 유전체층(36)은 반도체 스트립들(30)의 측벽들과 접촉한다.
도 7은 마스크 층(24)의 제거를 도시한다. 마스크 층(24)은, 실리콘 질화물로 형성된 경우, 핫 H3PO4를 이용하여 ?(wet) 공정에서 제거될 수 있다. 다음으로, 도 7에서 도시된 구조물이 이용되어 STI 영역들(40)의 리세싱을 통해 반도체 핀들이 형성되고, 패드 층(22)이 또한 제거되는데, 도 8에서는 결과적인 구조물이 도시된다. 도 8을 참조하면, 남아있는 STI 영역들(40)의 윗면들 위로 돌출해 있는 반도체 스트립들(30)의 부분들은 반도체 핀(42)들이 된다. STI 영역들(40)의 리세싱은 드라이(dry) 에칭 공정 또는 ? 에칭 공정을 이용하여 수행될 수 있다. 몇몇의 실시예들에서, STI 영역들(40)의 리세싱은 NH3 및 HF를 포함한 공정 가스들이 이용되는 드라이 에칭 방법을 이용하여 수행된다. 대안적인 실시예들에서, STI 영역들(40)의 리세싱은 ? 에칭 방법을 이용하여 수행되는데, 여기서 에천트 용액은 NH3 및 HF를 포함한다. 또다른 실시예들에서, STI 영역들(40)의 리세싱은 약 1퍼센트보다 낮은 HF 농도를 가질 수 있는 희석 HF 용액을 이용하여 수행된다.
STI 영역들(40)의 리세싱에서, 라이너 산화물층들(34), 유전체층들(36), 및 유전체 영역들(38) 모두가 에칭된다. 몇몇의 실시예들에서, 유전체층들(36)은 라이너 산화물층들(34)의 에칭 레이트(E1)와 유전체 영역들(38)의 에칭 레이트(E3)보다 높은 에칭 레이트(E2)를 갖는다. 희석된 HF 용액을 기준 에천트로서 이용할 때, 에칭 레이트비 E2/E3는 약 1.2보다 클 수 있다. 더 나아가, 희석된 HF에 의해 에칭될 때 에칭 레이트비 E2/E1는 또한 약 1.2보다 클 수 있다. STI 영역들(40)을 리세싱하기 위해 다른 에천트들이 이용될 때, 에칭 레이트비들 E2/E1 및 E2/E3은 희석된 HF 용액을 기준 에천트로서 이용함으로써 획득된 에칭 레이트비들과는 상이할 수 있다. 하지만, STI 영역들(40)을 리세싱하기 위해 다른 에천트들이 이용될 때, 에칭 레이트비들 E2/E1 및 E2/E3은 여전히 1.0보다 클 수 있다.
보다 높은 에칭 레이트의 결과로서, 유전체층들(36)의 윗면들은 유전체 영역들(38)의 윗면들보다 낮을 수 있다. 유전체층들(36)의 각각의 윗면들은 점선(44)을 이용하여 개략적으로 도시된다. 몇몇의 실시예들에서, 유전체 영역들(38) 및 라이너 산화물들(34)의 윗면들보다 유전체층(36)의 윗면들을 더 리세싱하기 위해 다양한 접근법들이 이용될 수 있다. 예를 들어, 압력, 온도 및/또는 NH3/HF 가스비를 미세하게 조정하는 것은 유전체 영역들(38) 및 라이너 산화물들(34)보다 더 많이 유전체층(36)이 에칭되도록 야기시킬 수 있고, 이에 따라 볼록형 STI 표면을 초래시킬 수 있다.
STI 영역들(40)이 리세싱되어 반도체 핀들(42)이 형성된 후, 복수의 공정 단계들이 반도체 핀들(42)에 대해 행해지며, 이 공정 단계들은 웰 주입, 더미 게이트(미도시됨) 형성 및 제거, 복수의 세정 단계들 등을 포함할 수 있다. 따라서, STI 영역들(40)의 윗면들의 프로파일이 추가적으로 형상화된다. 이러한 공정 단계들에서, 화학물질들이 이용된다. 예를 들어, 세정 단계들에서, 희석된 HF 또는 계면활성제 함유 희석된 HF가 이용될 수 있다. 이러한 화학물질들은 STI 영역들(40)을 침식시킨다. 더 나아가, 유전체층들(36)은, 이러한 화학물질들에 의해 침식될 때, 라이너 산화물 층들(34) 및/또는 유전체 영역들(38)보다 빠르게 에칭된다. 이에 따라 도 9a, 도 9b 및 도 9c에서 도시된 구조물들이 형성될 수 있다.
도 9a는 STI 영역들(40)의 가능한 윗면 프로파일들 중 하나를 도시한다. 에칭 레이트비들 E2/E1 및 E2/E3이 1.0보다 크기 때문에, 및/또는 유전체층들(36)의 밀도가 라이너 산화물층들(34) 및/또는 유전체 영역들(38)의 밀도보다 낮기 때문에, 유전체층들(36)은 화학물질들에 의해 라이너 산화물층들(34) 및/또는 유전체 영역들(38)보다 많이 리세싱된다. 두 개의 이웃하는 반도체 스트립들(30) 사이에 있는 유전체 영역(38)의 최고점은 (동일한 STI 영역(40)에서) 각각의 유전체층(36)의 최저점보다 높이차 ΔH1만큼 높으며, 이 ΔH1은 약 2㎚보다 클 수 있다. 이에 따라 결과적인 STI 영역들(40)은 볼록 형상의 윗면들을 갖는다라고 말한다. 몇몇의 실시예들에서, 라이너 산화물층들(34)은 유전체층들(36)보다 훨씬 얇으며, 이에 따라 부분적으로 라이너 산화물층들(34)의 측면들로부터의 라이너 산화물층들(34)의 에칭으로 인해, 라이너 산화물층들(34)은 또한 유전체 영역들(38)보다 훨씬 더 많이 리세싱되며, 유전체층들(36)이 리세싱될 때 라이너 산화물층들(34)의 측면들은 노출된다. STI 영역들(40)의 윗면들의 결과적인 프로파일이 도 9a에서 도시되는데, 여기서 라이너 산화물층들(34)과 유전체층들(36)의 측벽 부분들의 윗면들은 서로 실질적으로 동일한 높이에 있으며, 이 윗면들은 각각의 유전체 영역들(38)의 윗면보다 낮다.
대안적인 실시예들에서, 도 9b에서 도시된 바와 같이, 라이너 산화물들(34) 및 유전체 영역들(38)의 윗면들은 모두 동일한 STI 영역(40)에서 각각의 유전체층들(36)의 윗면보다 높다. 몇몇의 예시적인 실시예들에서, 유전체층(36)의 윗면들은 각각의 이웃하는 유전체 영역(38)과 라이너 산화물층(34)으로부터 등거리에 있는 중간 지점 가까이에서 최저점을 가질 수 있다. 유전체층(36)의 윗면은 각각의 이웃하는 유전체 영역(38) 또는 라이너 산화물(34)에 보다 더 가까운 위치들로 갈수록 점점 높아져간다. 도 9a 및 도 9b에서, 유전체 영역들(38) 각각은 각각의 유전체층(36)의 바닥 부분 위에 있으며, 유전체 영역(38)의 측벽은 유전체층(36)의 측벽 부분과 접촉한다.
도 9c는 또다른 대안적인 실시예들에 따른 웨이퍼(100)를 도시하며, 여기서는 라이너 산화물이 형성되지 않는다. 따라서, 유전체층들(36)의 측벽 부분들은 반도체 스트립들(30)의 측벽들과 물리적으로 접촉한다. 다시, 유전체층들(36)의 윗면들은 유전체 영역들(38)의 윗면들보다 높다. 도 9a, 도 9b 및 도 9c 각각에서, 유전체 영역들(38)의 윗면의 중앙 부분들은 각각의 유전체 영역들(38)의 윗면의 가장자리 부분들보다 높을 수 있다.
도 10a, 도 10b 및 도 10c는 도 9a, 도 9b 및 도 9c에서 도시된 구조물들로부터 형성된 FinFET들(52)을 도시한다. 도 10a, 도 10b 및 도 10c 각각에서, 게이트 유전체(48)는 핀들(42)의 측벽들 및 윗면들을 덮도록 형성된다. 게이트 유전체(48)는 열 산화를 통해 형성될 수 있고, 따라서 열 실리콘 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체(48)는 증착 단계를 통해 형성될 수 있고, 하이 k 유전체 물질들을 포함할 수 있다. 그런 후 게이트 전극(50)이 게이트 유전체(48) 상에 형성된다. 몇몇의 실시예들에서, 게이트 전극(50)은 하나 보다 많은 핀(42)을 덮으며, 이로써 결과적인 FinFET(66)은 하나 보다 많은 핀(42)을 포함한다. 대안적인 실시예들에서, 핀들(42) 각각은 하나의 FinFET를 형성하는데 이용될 수 있다. 그 후, 소스 및 드레인 영역들과 소스 및 드레인 실리사이드들(미도시됨)을 비롯한, FinFET(52)의 나머지 컴포넌트들이 형성된다. 이러한 컴포넌트들의 형성 공정들은 당해 기술 분야에 잘 알려진 것이며 따라서 여기서는 반복하지 않는다. 게이트 유전체(48)와 게이트 전극(50)은 게이트 퍼스트(gate-first) 접근법 또는 게이트 라스트(gate last) 접근법을 이용하여 형성될 수 있다. 게이트 퍼스트 접근법 또는 게이트 라스트 접근법의 상세내용들은 여기서 설명되지 않는다.
본 발명개시의 실시예들에 따르면, 유전체 영역들(38)의 형성 이전에 보다 높은 에칭 레이트로 유전체층들(36)(도 3 내지 도 6b 참조)을 형성함으로써, STI 영역들(40)은 볼록한 형상들을 가지며, 이에 따라 도 10a, 도 10b 및 도 10c에서 기생 캐패시터들(54)로서 도시된 기생 캐패시턴스는 STI 영역들이 오목한 (스마일링) 프로파일들을 갖는 FinFET들에서의 기생 캐패시턴스와 비교하여 감소된다. 기생 캐패시터들(54)은 반도체 스트립들(30)의 바닥 부분들과 게이트 전극(50) 사이에서 형성되고, 바닥 부분들은 반도체 핀들(42) 아래에 있다.
도 11은 시뮬레이션 결과들을 도시하는데, 여기서는 기생 캐패시턴스비들이 높이차 ΔH1(도 9a, 도 9b 및 도 9c 참조)의 함수로서 도시된다. 기생 캐패시턴스비는 ΔH1이 0㎚보다 큰 FinFET의 기생 캐패시터들(54)(도 10a, 도 10b 및 도 10c 참조)의 캐패시턴스를 ΔH1이 0㎚와 동등한 FinFET의 기생 캐패시터들(54)(도 10a, 도 10b 및 도 10c 참조)의 캐패시턴스에 의해 정규화시킴으로써 획득된다. 도 11에서의 결과들은 높이차 ΔH1가 증가할수록, 기생 캐패시턴스들은 감소된다는 것을 나타낸다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판의 일부분 위에 있는 반도체 스트립; 및
    상기 반도체 스트립의 측면상에 있는 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역
    을 포함하고, 상기 STI 영역은,
    희석된 HF 용액을 이용하여 에칭될 때 제1 에칭 레이트를 갖는 유전체층으로서, 상기 유전체층은,
    상기 반도체 스트립의 측벽상에 있는 측벽 부분; 및
    바닥 부분을 포함한 것인, 상기 유전체층; 및
    상기 유전체층의 바닥 부분 위에 있는 유전체 영역
    을 포함하고, 상기 유전체 영역은 상기 유전체층의 측벽 부분의 가장자리와 접촉하는 가장자리를 포함하고, 상기 유전체 영역은 상기 희석된 HF 용액을 이용하여 에칭될 때 제2 에칭 레이트를 가지며, 상기 제2 에칭 레이트는 상기 제1 에칭 레이트보다 작은 것인, 집적 회로 구조물.
  2. 제1항에 있어서, 상기 유전체층은 제1 밀도를 가지며, 상기 유전체 영역은 상기 제1 밀도보다 큰 제2 밀도를 갖는 것인, 집적 회로 구조물.
  3. 제1항에 있어서, 추가적인 측벽 부분을 포함한 라이너 산화물(liner oxide)을 더 포함하고, 상기 추가적인 측벽 부분은 상기 유전체 영역의 측벽 부분과 상기 반도체 스트립의 측벽 사이에 있고 상기 유전체 영역의 측벽 부분 및 상기 반도체 스트립의 측벽과 접촉하고, 상기 라이너 산화물은 상기 희석된 HF 용액을 이용하여 에칭될 때 제3 에칭 레이트를 가지며, 상기 제3 에칭 레이트는 상기 제1 에칭 레이트보다 작은 것인, 집적 회로 구조물.
  4. 제1항에 있어서, 상기 유전체층의 측벽 부분의 제1 윗면은 상기 유전체 영역의 제2 윗면보다 낮은 것인, 집적 회로 구조물.
  5. 집적 회로 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장하는 개구;
    상기 개구의 측면상에 있는 반도체 스트립으로서, 상기 반도체 스트립은 상기 반도체 기판의 일부분인 것인, 상기 반도체 스트립;
    상기 개구의 바닥 및 측벽들에 라이닝된(lining) 라이너 산화물로서, 상기 라이너 산화물은,
    상기 반도체 스트립의 측벽과 접촉하는 제1 측벽 부분; 및
    제1 바닥 부분을 포함하는 것인, 상기 라이너 산화물;
    상기 라이너 산화물 위에 있는 유전체층으로서, 상기 유전체층은,
    제2 측벽 부분; 및
    상기 제1 바닥 부분과 오버랩하는 제2 바닥 부분을 포함하는 것인, 상기 유전체층; 및
    상기 제2 바닥 부분 위에 있는 유전체 영역
    을 포함하고, 상기 제2 측벽 부분은 상기 제1 측벽 부분과 상기 유전체 영역 사이에 있고, 상기 제2 측벽 부분의 윗면은 상기 유전체 영역의 윗면보다 낮은 것인, 집적 회로 구조물.
  6. 제5항에 있어서, 상기 제1 측벽 부분의 윗면은 상기 제2 측벽 부분의 윗면보다 높거나 또는 이와 동일한 높이에 있는 것인, 집적 회로 구조물.
  7. 제5항에 있어서, 상기 라이너 산화물은 희석된 HF 용액을 이용하여 에칭될 때 제1 에칭 레이트를 가지며, 상기 유전체층은 희석된 HF 용액을 이용하여 에칭될 때 제2 에칭 레이트를 가지며, 상기 유전체 영역은 희석된 HF 용액을 이용하여 에칭될 때 제3 에칭 레이트를 가지며, 상기 제2 에칭 레이트는 상기 제1 에칭 레이트 및 상기 제3 에칭 레이트보다 큰 것인, 집적 회로 구조물.
  8. 방법에 있어서,
    반도체 기판의 윗면에서부터 상기 반도체 기판내로 연장하는 개구를 형성하는 단계로서, 상기 반도체 기판의 일부분은 상기 개구에 노출된 반도체 스트립을 형성하는 것인, 상기 개구 형성 단계;
    상기 개구에 유전체층을 형성하는 단계로서, 상기 유전체층은 희석된 HF 용액을 이용하여 에칭될 때 제1 에칭 레이트를 갖는 것인, 상기 유전체층 형성 단계;
    상기 유전체층 위에 유전체 영역을 형성하고 상기 개구의 남아있는 부분을 채우는 단계; 및
    상기 유전체층과 상기 유전체 영역의 과잉 부분들을 제거하기 위한 평탄화를 수행하는 단계
    를 포함하고,
    상기 유전체 영역은 희석된 HF 용액을 이용하여 에칭될 때 제2 에칭 레이트를 가지며, 상기 제1 에칭 레이트는 상기 제2 에칭 레이트보다 크며,
    상기 과잉 부분들은 상기 반도체 기판의 윗면 위에 있으며, 상기 유전체층 및 상기 유전체 영역의 남아있는 부분들은 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역을 형성하는 것인, 방법.
  9. 제8항에 있어서,
    상기 STI 영역을 리세싱하는 단계로서, 상기 반도체 스트립의 최상단 부분은 상기 STI 영역의 남아있는 부분 위에 반도체 핀을 형성하는 것인, 상기 STI 영역 리세싱 단계;
    상기 반도체 핀의 윗면과 측벽들 상에 게이트 유전체를 형성하는 단계로서, 상기 유전체층과 상기 유전체 영역의 물질들은, 상기 게이트 유전체가 형성될 때, 상기 유전체층의 윗면이 상기 유전체 영역의 윗면보다 낮게 되도록 구성된 것인, 상기 게이트 유전체 형성 단계; 및
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계
    를 더 포함하는, 방법.
  10. 제9항에 있어서,
    상기 STI 영역 리세싱 단계 후에, 세정액을 이용하여 세정을 수행하는 단계
    를 더 포함하며, 상기 세정 단계에서, 상기 유전체층은 상기 세정액에 의해 상기 유전체 영역이 에칭되는 에칭 레이트보다 빠른 레이트로 에칭되는 것인, 방법.
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