KR20190036892A - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판 상에서 핀형 활성 영역의 하부 측벽을 덮는 베이스 매립 절연막과, 상기 베이스 매립 절연막의 상면보다 더 높은 레벨의 상면을 가지는 소자분리 패턴과, 상기 핀형 활성 영역의 채널 영역을 덮는 게이트 라인을 포함하고, 게이트 라인은 상기 채널 영역의 상부를 덮는 상측 게이트와, 상기 상측 게이트로부터 상기 기판을 향해 돌출되고 상기 채널 영역의 하부 측벽과 상기 소자분리 패턴의 상부 측벽과의 사이의 공간을 채우는 하측 게이트를 가진다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀형 활성 영역을 포함하는 집적회로 소자에 관한 것이다.
집적회로 소자가 초고집적화되고, 전계효과 트랜지스터(field effect transistor: FET) 의 게이트 길이가 감소함에 따라 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 소자를 개발하기 위한 노력이 진행되고 있다. 또한, 집적회로 소자를 구성하는 트랜지스터들의 전반적인 동작 안정도를 향상시키기 위하여 동작 속도, 전력 소모(power dissipation) 및 경제적 효율성과 관련된 특성들을 향상시키기 위한 노력이 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 고집적화에 따라 사이즈가 축소되어도 원하는 구동 전류를 확보할 수 있도록 필요한 만큼의 유효 채널 폭을 확보하면서 기생 커패시턴스(parasitic capacitance)를 감소시켜 동작 속도를 향상시킬 수 있고 전력 소모를 줄일 수 있는 트랜지스터를 구비한 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판으로부터 돌출되고 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 기판 상에서 상기 핀형 활성 영역의 하부 측벽을 덮고 제1 레벨의 제1 상면을 가지는 수직 연장부와, 상기 수직 연장부에 일체로 연결되고 상기 기판의 상면을 덮는 수평 연장부를 포함하는 베이스 매립 절연막(base burying insulating film)과, 상기 수평 연장부 위에서 상기 수직 연장부의 측벽을 덮고, 상기 제1 레벨보다 더 높은 제2 레벨의 제2 상면을 가지는 소자분리 패턴과, 상기 핀형 활성 영역의 채널 영역의 상부와 상기 소자분리 패턴의 제2 상면을 덮도록 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 상측 게이트와, 상기 상측 게이트로부터 상기 기판을 향해 돌출되고 상기 제1 상면 위에서 상기 채널 영역의 하부와 상기 소자분리 패턴의 상부 측벽과의 사이의 공간을 채우는 하측 게이트를 가지는 게이트 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 활성 영역을 가지는 기판과, 상기 활성 영역으로부터 돌출되고 상호 평행하게 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역과, 상기 복수의 핀형 활성 영역 각각의 사이의 공간을 채우고 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 복수의 수직 연장부와, 상기 복수의 수직 연장부 중 최외측 수직 연장부에 일체로 연결되고 상기 활성 영역의 상면을 덮는 수평 연장부를 포함하는 베이스 매립 절연막과, 상기 최외측 수직 연장부를 사이에 두고 상기 복수의 핀형 활성 영역으로부터 이격되어 있고, 상기 복수의 핀형 활성 영역 중 최외측 핀형 활성 영역의 채널 영역에 대면하는 상부 측벽을 가지는 소자분리 패턴과, 상기 복수의 핀형 활성 영역 각각의 채널 영역, 상기 베이스 매립 절연막, 및 상기 소자분리 패턴을 덮도록 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 게이트 라인을 포함하고, 상기 게이트 라인은 상기 최외측 핀형 활성 영역의 채널 영역의 상부를 덮는 상측 게이트와, 상기 소자분리 패턴의 상기 상부 측벽과 상기 최외측 핀형 활성 영역의 채널 영역의 하부와의 사이의 공간을 채우고 상기 상측 게이트로부터 상기 기판을 행해 돌출되어 있는 제1 하측 게이트를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에 소자간 분리 영역에 의해 한정된 소자 영역과, 상기 소자 영역에 연결된 베이스 영역과 상기 베이스 영역 위에 있는 채널 영역을 각각 가지는 복수의 핀형 활성 영역과, 상기 복수의 핀형 활성 영역 각각의 사이에서 상기 베이스 영역의 양 측벽을 덮는 복수의 수직 연장부와, 상기 복수의 수직 연장부 중 상기 소자간 분리 영역에 가장 가까운 최외측 수직 연장부에 일체로 연결되어 상기 소자 영역을 덮는 수평 연장부를 포함하는 베이스 매립 절연막과, 상기 소자간 분리 영역에 형성되고 상기 최외측 수직 연장부의 상면보다 더 높은 레벨의 상면을 가지는 소자간 분리 절연막과, 상기 최외측 수직 연장부와 상기 소자간 분리 절연막과의 사이에 개재되고 상기 최외측 수직 연장부의 상면보다 더 높은 레벨의 상면을 가지고, 상기 복수의 핀형 활성 영역 중 상기 소자간 분리 영역에 가장 가까운 최외측 활성 영역의 채널 영역과의 사이에 협소 공간을 한정하는 상부 측벽을 가지는 소자분리 패턴과, 상기 소자 영역 및 상기 소자간 분리 영역 상에 연장되고, 상기 복수의 핀형 활성 영역 각각의 채널 영역의 상부를 덮는 상측 게이트와, 상기 상측 게이트로부터 상기 기판을 향해 돌출되어 상기 협소 공간을 채우는 하측 게이트를 가지는 게이트 라인을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 핀형 활성 영역의 하부 측벽을 덮는 베이스 매립 절연막과, 베이스 매립 절연막의 상면보다 더 높은 레벨의 상면을 가지는 소자분리 패턴을 구비함으로써, 게이트 라인의 저면에 단차를 형성하여, 게이트 라인 중 소자분리 패턴의 상면에 대면하는 부분이 다른 부분보다 더 작은 두께를 가지도록 할 수 있다. 따라서, 게이트 라인과 그에 인접한 다른 도전체들과의 사이에서의 비유전율이 감소되고, 서로 인접한 도전 라인들 사이의 커플링에 의해 발생되는 기생 커패시턴스가 감소될 수 있다. 이에 따라, 트랜지스터의 퍼포먼스가 열화되는 것을 방지할 수 있고, 트랜지스터의 동작 속도를 향상시킬 수 있으며, 전력 소모를 줄일 수 있다. 또한, 핀형 활성 영역의 채널 영역 하부와 소자분리 패턴과의 사이의 협소 공간 내에 위치되는 하측 게이트를 구성하는 일함수 금속 함유층의 조성 및 두께를 제어함으로써, 상기 채널 영역 하부에서의 목표 문턱 전압(threshold voltage)이 채널 영역 상부에서의 목표 문턱 전압보다 더 높아지도록 할 수 있다. 따라서, 핀형 활성 영역의 채널 영역 하부에서 발생되는 단채널 효과를 억제하고 누설 전류를 억제하여 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 1b는 도 1a의 B1 - B1' 선 및 B2 - B2' 선 단면 구성을 보여주는 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이고, 도 4b는 도 4a의 B - B' 선 단면도이고, 도 4c는 도 4a의 C - C' 선 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 B1 - B1' 선 및 B2 - B2' 선 단면 구성을 보여주는 단면도이다. 도 1a 및 도 1b를 참조하여 FinFET(fin field effect transistor) 소자를 포함하는 집적회로 소자(100)의 주요 구성에 대하여 설명한다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 구비한다. 제1 영역(I) 및 제2 영역(II)에는 각각 FinFET 구조를 가지는 트랜지스터(TR)가 형성되어 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능 또는 서로 다른 기능을 수행하는 영역일 수 있다. 일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)은 각각 고전력 모드로 동작하는 소자들이 형성되는 영역, 또는 저전력 모드로 동작하는 소자들이 형성되는 영역일 수 있다. 일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)은 각각 입출력 회로 장치와 같은 주변 회로가 형성되는 영역, 또는 메모리 소자 또는 로직 회로가 형성되는 영역일 수 있다.
제1 영역(I)에서 제1 활성 영역(AC1)으로부터 1 개의 핀형 활성 영역(FA)이 돌출되어 있고, 제2 영역(II)에서 제2 활성 영역(AC2)으로부터 2 개의 핀형 활성 영역(FA)이 돌출되어 있다. 제1 영역(I) 및 제2 영역(II)에서 각각 핀형 활성 영역(FA) 위에는 게이트 라인(150)이 핀형 활성 영역(FA)과 교차하도록 연장되어 있다. 핀형 활성 영역(FA)과 게이트 라인(150)과의 사이에는 게이트 절연막(140)이 연장되어 있다. 기판(110) 상에서 핀형 활성 영역(FA)과 게이트 라인(150)이 교차하는 지점들에는 각각 트랜지스터(TR)가 형성될 수 있다. 제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 상에 형성되는 복수의 트랜지스터(TR)는 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다. 도 1a 및 도 1b에서, 제1 영역(I)에서는 1 개의 게이트 라인(150)이 1 개의 핀형 활성 영역(FA)과 교차하고, 제2 영역(II)에서는 1 개의 게이트 라인(150)이 2 개의 핀형 활성 영역(FA)과 교차하는 구성을 예시하였으나, 본 발명의 기술적 사상은 도 1a 및 도 1b에 예시되 바에 한정되지 않는다. 예를 들면, 제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 상에서 각각 다양한 수의 핀형 활성 영역(FA)과 다양한 수의 게이트 라인(150)이 상호 교차하도록 연장될 수 있으며. 이들 각각의 교차점마다 트랜지스터(TR)가 형성될 수 있다.
기판(110)은 X-Y 평면을 따라 연장되는 주면(110M)을 가진다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(110)의 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)은 각각 복수의 NMOS 트랜지스터가 형성되는 NMOS 영역, 또는 복수의 PMOS 트랜지스터가 형성되는 PMOS 영역일 수 있다.
도 1b에는 복수의 핀형 활성 영역(FA) 각각의 양 측벽이 기판(110)의 주면(110M)에 수직인 방향(Z 방향)으로 연장되는 중심선을 기준으로 대략 대칭 형상을 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않으며, 다양한 형상을 가지는 복수의 핀형 활성 영역(FA)을 포함할 수 있다.
복수의 핀형 활성 영역(FA)은 각각 제1 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 핀형 활성 영역(FA)은 각각 기판(110)에 연결된 베이스 영역(BA)과, 베이스 영역(BA)으로부터 기판(110)과 멀어지는 방향으로 돌출된 채널 영역(CH)을 포함한다.
제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 상에서 핀형 활성 영역(FA)의 주변에는 베이스 매립 절연막(base burying insulating film)(120A, 120B)이 형성되어 있다. 제1 활성 영역(AC1) 상에서 베이스 매립 절연막(120A)은 핀형 활성 영역(FA) 중 베이스 영역(BA)의 양 측벽을 덮으며 핀형 활성 영역(FA)과 나란히 Y 방향을 따라 길게 연장되는 복수의 수직 연장부(122A)와, 제1 활성 영역(AC1)의 X 방향 양측 에지부 상에서 제1 활성 영역(AC1)의 상면을 덮도록 수평 방향으로 연장되는 복수의 수평 연장부(124A)를 포함할 수 있다. 도 1a에 예시한 바와 같이, 제1 활성 영역(AC1) 상에서 복수의 수직 연장부(122A)는 제1 활성 영역(AC1)의 대략 중앙부에서 핀형 활성 영역(FA)을 포위할 수 있다. 복수의 수직 연장부(122A)는 핀형 활성 영역(FA)의 길이 방향 양 끝부 주위에서 상호 연결될 수 있다. 제1 활성 영역(AC1) 상에서 핀형 활성 영역(FA)의 베이스부(BA)는 복수의 수직 연장부(122A)에 의해 매립될 수 있다.
제2 활성 영역(AC2) 상에서 베이스 매립 절연막(120B) 내에는 복수의 핀형 활성 영역(FA) 각각의 베이스부(BA)가 매립되어 있다. 베이스 매립 절연막(120B)은 복수의 핀형 활성 영역(FA) 사이의 공간을 채우며 복수의 핀형 활성 영역(FA) 각각의 베이스부(BA)의 양 측벽을 덮는 복수의 수직 연장부(122B)와, 복수의 수직 연장부(122B) 중 최외측 수직 연장부(122B)에 일체로 연결되고 제2 활성 영역(AC2)의 X 방향 양측 에지부에서 제2 활성 영역(AC2)의 상면을 덮도록 수평 방향으로 연장되는 복수의 수평 연장부(124B)를 포함할 수 있다. 최외측 수직 연장부(122B)는 복수의 수직 연장부(122B) 중 제2 활성 영역(AC2)의 X 방향 양측 에지부에 가장 가까운 위치에 있는 수직 연장부(122B)를 의미한다. 복수의 수직 연장부(122B)는 기판(110) 상에서 수직 방향(Z 방향)으로 돌출되고 복수의 핀형 활성 영역(FA)과 나란히 Y 방향을 따라 길게 연장될 수 있다. 도 1b에 예시한 바와 같이, 제2 활성 영역(AC2) 상에서 복수의 수직 연장부(122B)는 제2 활성 영역(AC2)의 대략 중앙부에서 복수의 핀형 활성 영역(FA)을 포위할 수 있다. 복수의 수직 연장부(122B)는 복수의 핀형 활성 영역(FA) 각각의 길이 방향 양 끝부 주위에서 상호 연결될 수 있다. 제2 활성 영역(AC2) 상에서 복수의 핀형 활성 영역(FA) 각각의 베이스부(BA)는 복수의 수직 연장부(122B)에 의해 매립될 수 있다.
베이스 매립 절연막(120A, 120B)에서, 복수의 수직 연장부(122A, 122B) 각각의 상면(T1, T2)의 레벨(LV1, LV2)은 핀형 활성 영역(FA)의 베이스 영역(BA)과 채널 영역(CH)과의 사이의 경계부 레벨과 실질적으로 동일할 수 있다. 도 1b에서는 복수의 수직 연장부(122A, 122B) 각각의 상면(T1, T2)이 수평 방향으로 대략 평탄하게 연장되는 형상을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상이 도 1b에 예시된 바에 한정되는 것은 아니다. 예를 들면, 복수의 수직 연장부(122A, 122B) 각각의 상면(T1, T2)은 기판(110) 측으로 볼록 또는 오목한 곡면을 가질 수도 있다.
제1 영역(I) 및 제2 영역(II)에서, 핀형 활성 영역(FA)과 베이스 매립 절연막(120A, 120B)과의 사이에는 절연 라이너(118)가 개재될 수 있다. 절연 라이너(118)는 실리콘 산화막으로 이루어질 수 있다. 일부 실시예들에서, 절연 라이너(118)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 각각의 X 방향 양측 에지부 상에는 소자분리 패턴(130)이 형성되어 있다. 소자분리 패턴(130)은 제1 활성 영역(AC1) 및 제2 활성 영역(AC2) 각각의 X 방향 양측 에지부로부터 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 한정하는 소자분리 영역(DI)까지 연장되도록 형성될 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 소자분리 패턴(130)은 베이스 매립 절연막(120A, 120B)의 수평 연장부(124A, 124B) 위에 배치될 수 있다. 제1 영역(I) 및 제2 영역(II)에서 각각 소자분리 패턴(130)은 수직 연장부(122A, 122B)를 사이에 두고 핀형 활성 영역(FA)으로부터 이격되어 있다. 소자분리 패턴(130)은 베이스 매립 절연막(120A, 120B)보다 기판(110)으로부터 더 멀어지는 방향으로 돌출되어 있다. 이에 따라, 기판(110)의 제1 영역(I) 및 제2 영역(II)에서 소자분리 패턴(130)의 상면(T3, T4)의 레벨(LV3, LV4)은 복수의 수직 연장부(122A, 122B) 각각의 상면(T1, T2)의 레벨(LV1, LV2)보다 더 높을 수 있다. 소자분리 패턴(130)의 상면(T3, T4)의 레벨(LV3, LV4)은 핀형 활성 영역(FA)의 채널 영역(CH)의 최저부 레벨보다는 더 높고 채널 영역(CH)의 최상부 레벨보다는 더 낮을 수 있다. 일부 실시예들에서, 소자분리 패턴(130)의 상면(T3, T4)의 레벨(LV3, LV4)은 핀형 활성 영역(FA)의 채널 영역(CH)의 대략 중간 레벨에 대응할 수 있다.
소자분리 패턴(130)의 측벽 중 상면(T3, T4)에 인접한 상부 측벽(130S)은 핀형 활성 영역(FA)의 채널 영역(CH)에 대면할 수 있다. 베이스 매립 절연막(120A, 120B)의 상부에서 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이에 협소 공간(narrowed space)(도 7h의 NS)이 한정될 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 베이스 매립 절연막(120A, 120B)에 포함된 복수의 수직 연장부(122A) 중 소자분리 패턴(130)에 가장 가까운 최외측 수직 연장부(122A)의 X 방향 폭은 핀형 활성 영역(FA)의 X 방향 폭과 같거나 더 작을 수 있다. 최외측 수직 연장부(122A)의 X 방향 폭이 작을수록 베이스 매립 절연막(120A, 120B)보다 기판(110)으로부터 더 높이 돌출되는 소자분리 패턴(130)에 의해 소자분리 패턴(130) 위에 배치되는 게이트 라인(150)의 두께가 더 많이 감소될 수 있고, 그 결과 게이트 라인(150)과 그에 인접한 다른 도전체들과의 사이에서의 비유전율(relative permitivity)이 감소되고, 서로 인접한 도전 라인들 사이의 커플링(coupling)에 의해 발생되는 기생 커패시턴스를 감소시킬 수 있다.
베이스 매립 절연막(120A, 120B) 및 소자분리 패턴(130)은 서로 다른 종류의 절연막으로 이루어질 수 있다. 일부 실시예들에서, 베이스 매립 절연막(120A, 120B)의 유전율은 소자분리 패턴(130)의 유전율보다 더 낮을 수 있다. 예를 들면, 베이스 매립 절연막(120A, 120B)은 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 소자분리 패턴(130)은 실리콘 산화막으로 이루어질 수 있다. 일부 실시예들에서, 소자분리 패턴(130)은 FSG(fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), TOSZ(tonen silazene), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
게이트 절연막(140)은 핀형 활성 영역(FA) 중 채널 영역(CH)의 표면으로부터 협소 공간(NS)(도 7h 참조)의 내벽을 따라 연장되어, 베이스 매립 절연막(120A, 120B)의 상면(T1, T2)과, 소자분리 패턴(130)의 상부 측벽(130S) 및 상면(T3, T4)을 덮도록 길게 연장될 수 있다. 게이트 절연막(140)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(140)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
게이트 라인(150)은 게이트 절연막(140) 위에서 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 상면 및 양 측벽과, 베이스 매립 절연막(120A, 120B)의 수직 연장부(122A, 122B)와, 소자분리 패턴(130)을 덮도록 연장될 수 있다. 게이트 라인(150)은 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 상부 측벽 및 상면을 덮으며 제2 수평 방향(X 방향)을 따라 라인 형상으로 길게 연장되는 상측 게이트(150U)와, 상측 게이트(150U)로부터 기판(110)을 향해 하측으로 돌출되고 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 하부 측벽을 덮는 복수의 하측 게이트(150L)를 포함할 수 있다. 하나의 게이트 라인(150)에서, 하나의 상측 게이트(150U) 및 복수의 하측 게이트(150L)는 일체로 연결되어 있다. 복수의 하측 게이트(150L) 중 일부 하측 게이트(150L)는 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이에서 협소 공간(NS)을 채우며 게이트 절연막(140)을 사이에 두고 채널 영역(CH)의 하부 측벽에 대면하도록 배치될 수 있다. 하측 게이트(150L)는 베이스 매립 절연막(120B)의 수직 연장부(122B)의 상면(T1, T2)에 대면하는 제1 저면(B1, B2)을 가질 수 있다.
게이트 라인(150)을 구성하는 복수의 하측 게이트(150L)는 그 위치에 따라 서로 다른 폭을 가질 수 있다. 예를 들면, 도 1b에서 제2 영역(II)에 예시한 바와 같이, 복수의 하측 게이트(150L) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 배치되는 하측 게이트(150L)의 X 방향 폭은 제2 활성 영역(AC2) 상에 있는 복수의 하측 게이트(150L) 중 최외측의 하측 게이트(150L)의 X 방향 폭보다 더 클 수 있다.
제2 영역(II)에서 복수의 하측 게이트(150L) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 배치되는 하측 게이트(150L)는 상기 이웃하는 2 개의 핀형 활성 영역(FA) 각각의 채널 영역(CH)을 모두 덮을 수 있다. 또한, 제2 영역(II)에서 복수의 하측 게이트(150L) 중 최외측에 있는 하측 게이트(150L)는 복수의 핀형 활성 영역(FA) 중 제2 활성 영역(AC2)의 최외측에 있는 하나의 핀형 활성 영역(FA)의 채널 영역(CH)의 일측 측벽 만을 덮을 수 있다.
제2 영역(II)에서, 복수의 수직 연장부(122B) 중 최외측 수직 연장부(122B)의 X 방향 폭은 복수의 수직 연장부(122B) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 배치되는 내측 수직 연장부(122B)의 X 방향 폭보다 더 작을 수 있다. 제2 영역(II)에서 복수의 하측 게이트(150L) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 배치되는 하측 게이트(150L)의 저면은 상기 내측 수직 연장부(122B)의 상면에 대면할 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 게이트 라인(150)의 저면에는 단차가 형성될 수 있다. 즉, 게이트 라인(150) 중 소자분리 패턴(130)의 상면(T3, T4)에 대면하는 제2 저면(B3, B4)의 레벨은 제1 저면(B1, B2)의 레벨보다 더 높을 수 있다. 게이트 라인(150)의 상면은 기판(110)의 주면과 대략 평행하게 연장되는 평탄한 표면으로 이루어질 수 있다. 게이트 라인(150) 중 소자분리 패턴(130)의 상면(T3, T4)을 덮는 부분의 두께(K1A, K1B)는 게이트 라인(150) 중 베이스 매립 절연막(120B)의 수직 연장부(122B)의 상면(T1, T2)을 덮는 부분의 두께(K2A, K2B)보다 더 작을 수 있다. 이와 같이, 게이트 라인(150) 중 소자분리 패턴(130) 위에 있는 부분들이 핀형 활성 영역(FA)에 인접한 부분들에 비해 더 작은 두께를 가짐으로써, 게이트 라인(150)과 그에 인접한 다른 도전체들, 예를 들면 게이트 라인(150)에 인접한 위치에 있는 소스/드레인 영역, 상기 소스/드레인 영역의 위에서 상기 소스/드레인 영역에 연결되어 있는 소스/드레인 콘택 플러그, 또는 이들의 상부에 배치되는 배선 구조들과의 사이에서의 비유전율이 감소되고, 서로 인접한 도전 라인들 사이의 커플링에 의해 발생되는 기생 커패시턴스가 감소될 수 있다. 이에 따라, 트랜지스터의 퍼포먼스가 열화되는 것을 방지할 수 있고, FinFET 소자의 "온(ON)" 전류 특성 및 "오프(OFF)" 전류 특성을 개선하여 트랜지스터의 동작 속도를 향상시킬 수 있고 전력 소모를 줄일 수 있다.
일부 실시예들에서, 게이트 라인(150)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 게이트 라인(150)은 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 라인(150)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
게이트 라인(150)의 상면은 절연 캡핑층(160)으로 덮일 수 있다. 절연 캡핑층(160)은 실리콘 질화막으로 이루어질 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 집적회로 소자(200)는 제1 영역(I) 및 제2 영역(II)에서 각각 적어도 하나의 핀형 활성 영역(FA)의 채널 영역(CH)을 덮으며 X 방향으로 연장되는 게이트 라인(250)을 포함한다.
게이트 라인(250)은 도 1a 및 도 1b를 참조하여 설명한 게이트 라인(150)과 대체로 유사한 구성을 가질 수 있다. 단, 게이트 라인(250)은 게이트 절연막(140) 위에 차례로 적층된 제1 일함수 금속 함유층(250A), 제2 일함수 금속 함유층(250B), 및 갭필 금속 함유층(250C)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)에서 게이트 라인(250)을 포함하는 복수의 트랜지스터는 NMOS 트랜지스터일 수 있다.
제1 일함수 금속 함유층(250A)은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 제2 일함수 금속 함유층(250B)은 TiAlC, TiAlN, 또는 이들의 조합으로 이루어질 수 있다. 갭필 금속 함유층(250C)은 W, Al, 또는 이들의 조합으로 이루어질 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 게이트 라인(250)은 기판(110)을 향해 하부로 돌출된 복수의 하측 게이트(250L)를 포함한다. 복수의 하측 게이트(250L)는 베이스 매립 절연막(120A, 120B)의 상부에서 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 공간, 및 복수의 핀형 활성 영역(FA) 각각의 사이의 공간을 채울 수 있다. 제1 일함수 금속 함유층(250A) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우는 부분은 제1 일함수 금속 함유층(250A)의 다른 부분들에 비해 더 큰 두께로 채널 영역(CH)을 덮을 수 있다. 이에 따라, 제1 일함수 금속 함유층(250A) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우는 부분은 제1 일함수 금속 함유층(250A)의 다른 부분들에 비해 제2 일함수 금속 함유층(250B)으로부터 Al 원자의 확산에 따른 영향을 덜 받을 수 있다.
복수의 하측 게이트(250L) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우는 하측 게이트(250L)에서 제1 일함수 금속 함유층(250A)의 두께가 채널 영역(CH)의 상부를 덮는 제1 일함수 금속 함유층(250A)의 두께보다 더 크기 때문에, 하측 게이트(250L)에서는 게이트 라인(250) 중 채널 영역(CH)의 상부를 덮는 다른 부분보다 더 높은 유효 일함수 (effective work function)를 가질 수 있다. 예를 들면, 게이트 라인(250) 중 채널 영역(CH)의 상부를 덮는 부분은 약 4.1 ∼ 4.5 eV 사이에서 선택되는 제1 유효 일함수를 가질 수 있다. 반면, 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우는 하측 게이트(250L)는 비교적 큰 두께를 가지는 제1 일함수 금속 함유층(250A)을 포함하므로, 상기 제1 유효 일함수보다 더 높은 제2 유효 일함수, 예를 들면 약 4.2 ∼ 4.8 eV 사이에서 선택되는 제2 유효 일함수를 가질 수 있다. 따라서, 하나의 핀형 활성 영역(FA)과 게이트 라인(250)과의 교차점에 있는 하나의 NMOS 트랜지스터에서, 채널 영역(CH)의 하부에 대면하는 하측 게이트(250L)가 있는 영역은 채널 영역(CH)의 상부에 대면하는 다른 영역에서보다 더 높은 문턱 전압을 가질 수 있다. 이에 따라 상기 NMOS 트랜지스터가 동작할 때, 채널 영역(CH)의 하부에서의 문턱 전압이 상대적으로 더 높아져서 채널 영역(CH)의 하부 근방에서 국부적으로 발생될 수 있는 누설 전류를 억제할 수 있다. 그 결과, 핀형 활성 영역(FA)의 채널 영역(CH) 하부에서 단채널 효과를 억제하고 누설 전류를 억제하여 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도이다. 도 3에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(300)는 제1 영역(I) 및 제2 영역(II)에서 각각 적어도 하나의 핀형 활성 영역(FA)의 채널 영역(CH)을 덮으며 X 방향으로 연장되는 게이트 라인(350)을 포함한다.
게이트 라인(350)은 도 1a 및 도 1b를 참조하여 설명한 게이트 라인(150)과 대체로 유사한 구성을 가질 수 있다. 게이트 라인(350)은 복수의 협소 공간(NS)(도 7h 참조)을 채우는 복수의 하측 게이트(350L)를 포함한다. 단, 게이트 라인(350)은 게이트 절연막(140) 위에 차례로 적층된 제1 일함수 금속 함유층(350A), 제2 일함수 금속 함유층(350B), 및 갭필 금속 함유층(350C)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)에서 게이트 라인(350)을 포함하는 복수의 트랜지스터는 PMOS 트랜지스터일 수 있다.
제1 일함수 금속 함유층(350A), 제2 일함수 금속 함유층(350B), 및 갭필 금속 함유층(350C)은 도 2를 참조하여 제1 일함수 금속 함유층(250A), 제2 일함수 금속 함유층(250B), 및 갭필 금속 함유층(250C)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 제1 일함수 금속 함유층(350A)에서 채널 영역(CH)의 상부에서 핀형 활성 영역(FA)의 상면 및 측벽을 덮는 부분의 두께(G1)는 채널 영역(CH)의 하부 측벽을 덮는 부분의 두께(G2)보다 더 클 수 있다. 따라서, 제1 일함수 금속 함유층(350A) 중 베이스 매립 절연막(120A, 120B)의 상부에서 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우는 부분은 제1 일함수 금속 함유층(350A)의 다른 부분들에 비해 더 작은 두께를 가질 수 있다. 이에 따라, 제1 일함수 금속 함유층(350A) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우는 부분은 제1 일함수 금속 함유층(350A)의 다른 부분들에 비해 더 낮은 유효 일함수를 가질 수 있다. 예를 들면, 게이트 라인(350) 중 채널 영역(CH)의 상부를 덮는 부분은 약 4.8 ∼ 5.2 eV 사이에서 선택되는 제3 유효 일함수를 가질 수 있다. 반면, 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간을 채우는 하측 게이트(350L)는 비교적 작은 두께를 가지는 제1 일함수 금속 함유층(350A)을 포함하므로, 상기 제3 유효 일함수보다 더 낮은 제4 유효 일함수, 예를 들면 약 4.4 ∼ 5.1 eV 사이에서 선택되는 제4 유효 일함수를 가질 수 있다. 따라서, 하나의 핀형 활성 영역(FA)과 게이트 라인(350)과의 교차점에 있는 하나의 PMOS 트랜지스터에서, 채널 영역(CH)의 하부에 대면하는 하측 게이트(350L)가 있는 영역은 채널 영역(CH)의 상부에 대면하는 다른 영역에서보다 더 높은 문턱 전압을 가질 수 있다. 이에 따라 상기 PMOS 트랜지스터가 동작할 때, 채널 영역(CH)의 하부에서의 문턱 전압이 상대적으로 더 높아져서 채널 영역(CH)의 하부 근방에서 국부적으로 발생될 수 있는 누설 전류를 억제할 수 있다. 그 결과, 핀형 활성 영역(FA)의 채널 영역(CH) 하부에서 단채널 효과를 억제하고 누설 전류를 억제하여 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 4a는 집적회로 소자(400)의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 4b는 도 4a의 B - B' 선 단면도이고, 도 4c는 도 4a의 C - C' 선 단면도이다. 도 4a 내지 도 4c에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 내지 도 4c를 참조하면, 집적회로 소자(400)는 기판(110) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함한다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형 활성 영역(FA)이 형성되어 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다.
복수의 핀형 활성 영역(FA)은 로직 셀(LC)의 폭 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 도 4b에 예시된 바와 같이, 소자간 분리 영역(DTA)에는 딥 트렌치(DT)가 형성되어 있고, 딥 트렌치(DT)는 소자간 분리 절연막(134)으로 채워질 수 있다. 소자간 분리 절연막(134)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 소자 분리 패턴(130) 및 소자간 분리 절연막(134)은 서로 동일한 물질로 이루어질 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)이 베이스 매립 절연막(120) 위로 돌출될 수 있다. 베이스 매립 절연막(120)은 복수의 수직 연장부(122) 및 복수의 수평 연장부(124)를 포함할 수 있다. 복수의 수직 연장부(122)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA) 각각의 베이스 영역(BA)의 측벽을 덮으며 핀형 활성 영역(FA)과 나란히 Y 방향을 따라 길게 연장될 수 있다. 복수의 수평 연장부(124)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각의 X 방향 양측 에지부에서 제1 소자 영역(RX1) 또는 제2 소자 영역(RX2)의 상면을 덮도록 수평 방향으로 연장될 수 있다. 복수의 수직 연장부(122)는 도 1a에 예시한 복수의 수직 연장부(122A, 122B)와 유사하게, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각의 대략 중앙부에서 복수의 핀형 활성 영역(FA) 각각의 베이스부(BA)를 포위하도록 형성될 수 있다. 베이스 매립 절연막(120)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 베이스 매립 절연막(120A, 120B)에 대하여 설명한 바와 대체로 동일하다.
기판(110)상에는 복수의 게이트 절연막(140) 및 복수의 게이트 라인(150)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향(X 방향)으로 연장되어 있다. 복수의 게이트 절연막(140) 및 복수의 게이트 라인(150)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 베이스 매립 절연막(120)에 포함된 복수의 수직 연장부(122) 각각의 상면과, 소자분리 패턴(130)의 상면과, 소자간 분리 절연막(134)의 상면을 덮도록 연장될 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(140)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 라인(150)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
셀 바운더리(BN) 중 로직 셀(LC)의 높이 방향(X 방향)을 따라 연장되는 셀 바운더리(BN)를 따라 더미 게이트 라인(DGL)이 연장될 수 있다. 더미 게이트 라인(DGL)은 복수의 게이트 라인(150)과 동일한 재료로 구성될 수 있으나, 집적회로 소자(400)의 동작중에는 전기적 플로팅(floating) 상태를 유지함으로써, 로직 셀(LC)과 그 주위의 다른 로직 셀과의 사이에서 전기적 분리 영역으로 기능할 수 있다.
복수의 게이트 라인(150) 및 복수의 더미 게이트 라인(DGL)은 각각 로직 셀(LC)의 폭 방향(Y 방향)에서 동일한 폭을 가지고, 폭 방향(Y 방향)을 따라 일정한 피치로 배열될 수 있다. 즉, 로직 셀(LC)을 구성하는 복수의 게이트 라인(150) 중 이웃하는 2 개의 게이트 라인(150) 사이의 폭 방향(Y 방향) 이격 거리와, 더미 게이트 라인(DGL)과 그에 가장 가까운 게이트 라인(150)과의 사이의 폭 방향(Y 방향) 이격 거리는 동일할 수 있다.
복수의 게이트 라인(150), 복수의 게이트 절연막(140), 및 복수의 더미 게이트 라인(DGL) 각각의 상면은 절연 캡핑층(160)으로 덮일 수 있다.
복수의 게이트 라인(150) 및 복수의 더미 게이트 라인(DGL) 각각의 양 측벽을 덮도록 복수의 절연 스페이서(162)가 로직 셀(LC)의 높이 방향(X 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 절연 스페이서(162)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110) 상에는 복수의 게이트 라인(150) 및 복수의 더미 게이트 라인(DGL) 위에서 절연 캡핑층(160)을 덮는 층간절연막(170)이 형성될 수 있다. 층간절연막(170)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 상에서 복수의 게이트 라인(150) 각각의 양측에는 복수의 소스/드레인 영역(172)이 형성될 수 있다. 게이트 라인(150)과 소스/드레인 영역(172)은 게이트 절연막(140) 및 절연 스페이서(162)를 사이에 두고 서로 이격되어 있다. 복수의 소스/드레인 영역(172)은 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(R1)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(172)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다.
복수의 소스/드레인 영역(172) 상에는 복수의 소스/드레인 콘택 플러그(CA)가 형성되어 있다. 복수의 소스/드레인 영역(172)은 복수의 소스/드레인 콘택 플러그(CA)를 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다. 소스/드레인 영역(172)과 소스/드레인 콘택 플러그(CA)와의 사이에는 금속 실리사이드막(128)이 형성될 수 있다. 금속 실리사이드막(128)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 금속 실리사이드막(128)은 티타늄 실리사이드로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 라인(150) 상에는 복수의 게이트 콘택 플러그(CB)가 형성될 수 있다. 복수의 게이트 라인(150)은 복수의 게이트 콘택 플러그(CB)를 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다.
복수의 소스/드레인 콘택 플러그(CA) 및 복수의 게이트 콘택 플러그(CB) 각각의 측벽들은 절연 라이너(182)로 덮일 수 있다. 절연 라이너(182)는 실리콘 질화막으로 이루어질 수 있다.
로직 셀(LC)에서, 접지선(VSS)은 소스/드레인 콘택 플러그(CA)를 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 소스/드레인 콘택 플러그(CA)를 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 복수의 소스/드레인 콘택 플러그(CA) 및 복수의 게이트 콘택 플러그(CB) 각각의 상면보다 더 높은 레벨에 형성될 수 있다. 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어막과 배선용 도전층으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 단면도이다. 도 5에 있어서, 도 1a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(500)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)의 채널 영역(CH)을 덮으며 X 방향으로 연장되는 게이트 라인(250)을 포함한다. 도 2를 참조하여 설명한 바와 유사하게, 게이트 라인(250)은 게이트 절연막(140) 위에 차례로 적층된 제1 일함수 금속 함유층(250A), 제2 일함수 금속 함유층(250B), 및 갭필 금속 함유층(250C)을 포함할 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 게이트 라인(250)을 포함하는 복수의 트랜지스터는 NMOS 트랜지스터일 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서, 베이스 매립 절연막(120)의 상부에서 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이, 및 복수의 핀형 활성 영역(FA) 각각의 사이에 복수의 협소 공간이 한정되고, 게이트 라인(250)은 상기 복수의 협소 공간을 채우는 복수의 하측 게이트(250L)를 포함한다. 복수의 하측 게이트(250L)는 제1 일함수 금속 함유층(250A)의 일부를 포함할 수 있다. 제1 일함수 금속 함유층(250A) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간을 채우는 부분은 제1 일함수 금속 함유층(250A)의 다른 부분들에 비해 더 큰 두께를 가질 수 있고, 복수의 하측 게이트(250L) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간을 채우는 하측 게이트(250L)는 게이트 라인(250)의 다른 부분보다 더 높은 유효 일함수를 가질 수 있다. 따라서, 하나의 핀형 활성 영역(FA)과 게이트 라인(250)과의 교차점에 있는 하나의 NMOS 트랜지스터에서, 채널 영역(CH)의 하부에 대면하는 하측 게이트(250L)가 있는 영역은 채널 영역(CH)의 상부에 대면하는 게이트 라인(250)의 다른 부분을 포함하는 영역에서보다 더 높은 문턱 전압을 가질 수 있다. 이에 따라 상기 NMOS 트랜지스터가 동작할 때, 채널 영역(CH)의 하부에서의 문턱 전압이 상대적으로 더 높아져서 채널 영역(CH)의 하부 근방에서 국부적으로 발생될 수 있는 누설 전류를 억제할 수 있다. 그 결과, 핀형 활성 영역(FA)의 채널 영역(CH) 하부에서 단채널 효과를 억제하고 누설 전류를 억제하여 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)를 설명하기 위한 단면도이다. 도 6에 있어서, 도 1a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(600)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)의 채널 영역(CH)을 덮으며 X 방향으로 연장되는 게이트 라인(350)을 포함한다. 게이트 라인(350)은 게이트 절연막(140) 위에 차례로 적층된 제1 일함수 금속 함유층(350A), 제2 일함수 금속 함유층(350B), 및 갭필 금속 함유층(350C)을 포함할 수 있다. 제1 일함수 금속 함유층(350A), 제2 일함수 금속 함유층(350B), 및 갭필 금속 함유층(350C)에 대한 보다 상세한 구성은 도 3를 참조하여 설명한 바와 같다. 게이트 라인(350)을 포함하는 복수의 트랜지스터는 PMOS 트랜지스터일 수 있다.
도 3을 참조하여 설명한 바와 유사하게, 제1 일함수 금속 함유층(350A)에서 채널 영역(CH)의 상부에서 핀형 활성 영역(FA)의 상면 및 측벽을 덮는 부분의 두께(G61)는 채널 영역(CH)의 하부 측벽을 덮는 부분의 두께(G62)보다 더 클 수 있다. 따라서, 제1 일함수 금속 함유층(350A) 중 베이스 매립 절연막(120)의 상부에서 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간을 채우는 부분은 제1 일함수 금속 함유층(350A)의 다른 부분들에 비해 더 작은 두께를 가지고, 제1 일함수 금속 함유층(350A) 중 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간을 채우는 부분은 제1 일함수 금속 함유층(350A)의 다른 부분들에 비해 더 낮은 유효 일함수를 가질 수 있다. 따라서, 하나의 핀형 활성 영역(FA)과 게이트 라인(350)과의 교차점에 있는 하나의 PMOS 트랜지스터에서, 채널 영역(CH)의 하부에 대면하는 하측 게이트(350L)가 있는 영역은 게이트 라인(350)의 다른 영역에서보다 더 높은 문턱 전압을 가질 수 있다. 이에 따라 상기 PMOS 트랜지스터가 동작할 때, 채널 영역(CH)의 하부에서의 문턱 전압이 상대적으로 더 높아져서 채널 영역(CH)의 하부 근방에서 국부적으로 발생될 수 있는 누설 전류를 억제할 수 있다. 그 결과, 핀형 활성 영역(FA)의 채널 영역(CH) 하부에서 단채널 효과를 억제하고 누설 전류를 억제하여 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7j를 참조하여, 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 7j에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 기판(110)의 제1 영역(I) 및 제2 영역(II) 위에 복수의 패드산화막 패턴(712) 및 복수의 마스크 패턴(714)을 형성한다.
복수의 패드산화막 패턴(712) 및 복수의 마스크 패턴(714)은 기판(110) 상에서 일 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시예들에서, 복수의 패드산화막 패턴(712)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 복수의 마스크 패턴(714)은 실리콘 질화막, 실리콘 산화질화막, SOG(spin on glass) 막, SOH(spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 7b를 참조하면, 복수의 마스크 패턴(714)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)으로부터 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 Y 방향으로 연장되는 복수의 핀형 활성 영역(FA)을 형성한다. X 방향에서 복수의 핀형 활성 영역(FA)은 대략 일정한 폭(WF)을 가질 수 있다.
도 7c를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 핀형 활성 영역(FA)의 노출 표면을 덮는 절연 라이너(118)를 형성한다.
절연 라이너(118)를 형성하기 위하여, 복수의 핀형 활성 영역(FA)의 노출된 표면을 산화시킬 수 있다. 일부 실시예들에서, 절연 라이너(118)를 형성하기 위하여 플라즈마 산화 공정을 수행될 수 있다.
도 7d를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 절연 라이너(118)가 형성된 결과물 전면에 매립 절연막(120L)을 형성한다.
제1 영역(I)에서, 매립 절연막(120L)은 핀형 활성 영역(FA)의 양 측벽을 제1 두께(D71)로 컨포멀(conformal)하게 덮도록 형성될 수 있다. 제1 두께(D71)는 핀형 활성 영역(FA)의 X 방향 폭(WF)과 같거나 더 작을 수 있다.
제2 영역(II)에서, 매립 절연막(120L)은 복수의 핀형 활성 영역(FA)의 최외측 측벽을 제2 두께(D72)로 컨포멀하게 덮도록 형성될 수 있다. 제2 두께(D72)는 핀형 활성 영역(FA)의 X 방향 폭(WF)과 같거나 더 작을 수 있다. 매립 절연막(120L)이 형성된 후, 복수의 핀형 활성 영역(FA) 각각의 사이의 공간 중 기판(110)의 주면(110M)(도 7b 참조)으로부터 소정 높이까지의 일부 공간이 매립 절연막(120L)에 의해 매립될 수 있다. 일부 실시예들에서, 매립 절연막(120L)이 형성된 후, 제2 영역(II)에서 복수의 핀형 활성 영역(FA) 각각의 사이의 공간은 적어도 핀형 활성 영역(FA) 각각의 베이스 영역(BA)(도 1b 참조)보다 더 높은 레벨(LV71)까지 매립 절연막(120L)으로 채워질 수 있다.
매립 절연막(120L)은 핀형 활성 영역(FA) 및 절연 라이너(118) 각각의 식각 특성과는 다른 식각 특성을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 매립 절연막(120L)은 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 매립 절연막(120L)을 형성하기 위하여 PECVD(plasma enhanced chemical vapor deposition), HDP CVD(high density plasma CVD), ICP CVD(inductively coupled plasma CVD), 또는 CCP CVD(capacitor coupled plasma CVD) 공정을 이용할 수 있다.
도 7e를 참조하면, 매립 절연막(120L)이 형성된 결과물을 덮는 소자분리막(130L)을 형성한다.
소자분리막(130L)은 매립 절연막(120L)과는 다른 식각 특성을 가지는 물질로 이루어질 수 있다. 소자분리막(130L)을 형성하기 위하여, 매립 절연막(120L)이 형성된 결과물 상에 산화물을 퇴적한 후, 상기 퇴적된 산화물을 어닐링(annealing)할 수 있다. 소자분리막(130L)은 실리콘 산화막으로 이루어질 수 있다. 일부 실시예들에서, 소자분리막(130L)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, 또는 이들의 조합으로 이루어질 수 있다. 소자분리막(130L)은 FCVD(flowable chemical vapor deposition) 공정 또는 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다.
도 7f를 참조하면, 소자분리막(130L)을 상부로부터 일부 제거하여 매립 절연막(120L)의 상면을 노출시킨다.
소자분리막(130L)을 통해 매립 절연막(120L)의 상면을 노출시킨 후, 매립 절연막(120L)의 상면의 레벨이 소자분리막(130L)의 상면의 레벨보다 더 높게 될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 소자분리막(130L)을 통해 매립 절연막(120L)의 상면이 노출된 후, 매립 절연막(120L)의 상면과 소자분리막(130L)의 상면이 동일 레벨상에 위치될 수 있다.
도 7g를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 도 7g의 결과물 중 일부 영역을 식각하여 기판(110)에 소자분리용 딥 트렌치(도시 생략)를 형성한 후, 상기 딥 트렌치 내에 절연막을 채워 도 1a에 예시한 소자분리 영역(DI)을 형성할 수 있다. 소자분리 영역(DI)에 의해 기판(110)에 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)이 정의될 수 있다. 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 정의하기 위하여, 기판(110)에 복수의 딥 트렌치(deep trench)(도시 생략)를 형성하고, 상기 복수의 딥 트렌치를 절연막으로 채울 수 있다.
그 후, 매립 절연막(120L)의 노출된 상면으로부터 매립 절연막(120L)을 일부 두께만큼 선택적으로 제거하여 매립 절연막(120L)의 남은 부분들로 이루어지는 베이스 매립 절연막(120A, 120B)을 형성한다.
베이스 매립 절연막(120A, 120B)을 형성하기 위하여, 매립 절연막(120L)(도 7f 참조)의 일부를 습식 식각에 의해 선택적으로 제거할 수 있다. 매립 절연막(120L)이 실리콘 질화막으로 이루어지는 경우, 매립 절연막(120L)의 일부를 선택적으로 제거하기 위하여 인산을 주성분으로 하는 식각액을 이용할 수 있다. 예를 들면, 상기 식각액은 인산, 암모늄계 화합물, 및 순수를 포함할 수 있다. 매립 절연막(120L)의 제거량에 따라 상기 식각액 내의 인산의 함량을 조절할 수 있다. 복수의 마스크 패턴(714)이 매립 절연막(120L)과 동일 또는 유사한 물질로 이루어지는 경우, 매립 절연막(120L)의 일부를 선택적으로 제거하는 동안 복수의 마스크 패턴(714)도 함께 제거되어 복수의 패드산화막 패턴(712)이 노출될 수 있다. 또한, 매립 절연막(120L)의 일부를 선택적으로 제거하는 동안 소자분리막(130L)의 일부 영역도 상기 식각액에 노출되어 소량 소모될 수 있으며, 이에 따라 소자분리막(130L) 중 식각액에 노출되는 부분들의 폭 및 두께가 감소될 수 있다.
베이스 매립 절연막(120A, 120B)이 형성된 후, 복수의 핀형 활성 영역(FA) 각각의 상부 표면을 덮는 패드산화막 패턴(712) 및 절연 라이너(118)가 노출될 수 있다.
제1 영역(I)에서, 베이스 매립 절연막(120A)은 핀형 활성 영역(FA)의 양 측벽을 덮는 한 쌍의 수직 연장부(122A)와, 제1 활성 영역(AC1)의 X 방향 양측 에지부에서 제1 활성 영역(AC1)의 상면을 덮도록 수평 방향으로 연장되는 한 쌍의 수평 연장부(124A)를 포함할 수 있다.
제2 영역(II)에서, 베이스 매립 절연막(120B)은 복수의 핀형 활성 영역(FA) 각각의 사이의 공간을 채우고 복수의 핀형 활성 영역(FA) 각각의 베이스 영역(BA)의 양 측벽을 덮는 복수의 수직 연장부(122B)와, 제2 활성 영역(AC2)의 X 방향 양측 에지부에서 제2 활성 영역(AC2)의 상면을 덮도록 수평 방향으로 연장되는 한 쌍의 수평 연장부(124B)를 포함할 수 있다.
도 7h를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 소자분리막(130L)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행하여, 핀형 활성 영역(FA)의 상면보다 더 낮고, 베이스 매립 절연막(120A, 120B)의 복수의 수직 연장부(122A, 122B) 각각의 상면(T1, T2)보다 더 높은 레벨의 상면(T3, T4)을 가지는 소자분리 패턴(130)을 형성한다.
소자분리 패턴(130)을 형성하기 위하여 상기 리세스 공정을 수행하는 동안, 복수의 패드산화막 패턴(712)과, 핀형 활성 영역(FA)의 상부를 덮고 있던 절연 라이너(118)를 함께 제거하여, 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)을 노출시킨다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 복수의 핀형 활성 영역(FA) 각각의 상부인 채널 영역(CH)은 식각 분위기 및/또는 후속의 세정 분위기에 노출됨으로써 식각, 산화 및/또는 세정에 의해 그 외측 표면으로부터 일부가 소모될 수 있으며, 그 결과로서 복수의 핀형 활성 영역(FA) 각각의 상부의 폭이 감소될 수 있다.
또한, 상기 리세스 공정을 수행하는 동안, 베이스 매립 절연막(120A, 120B)의 복수의 수직 연장부(122A, 122B) 각각의 상면이 상기 리세스를 위한 식각 분위기 및/또는 후속의 세정 분위기에 노출되면서 복수의 수직 연장부(122A, 122B) 각각의 높이가 약간 낮아질 수 있다. 소자분리 패턴(130)이 형성된 후, 복수의 수직 연장부(122A, 122B) 각각의 상면(T1, T2)의 레벨은 핀형 활성 영역(FA)의 베이스 영역(BA)과 채널 영역(CH)과의 사이의 경계부 레벨과 실질적으로 동일하게 될 수 있다.
소자분리 패턴(130)이 형성된 후, 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이에 협소 공간(NS)이 한정될 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II) 상에서 노출된 복수의 핀형 활성 영역(FA) 각각의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정을 수행하기 위하여, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 7i를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 노출된 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)을 덮는 게이트 절연막(140)을 형성한다.
도 7j를 참조하면, 게이트 절연막(140) 위에 게이트 라인(150) 및 절연 캡핑층(160)을 차례로 형성한다.
게이트 라인(150)은 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 상부 측벽 및 상면을 덮으며 X 방향을 따라 라인 형상으로 길게 연장되는 상측 게이트(150U)와, 상측 게이트(150U)로부터 기판(110)을 향해 돌출되고 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 하부 측벽을 덮는 복수의 하측 게이트(150L)를 포함할 수 있다. 상측 게이트(150U) 및 하측 게이트(150L)는 일체로 연결되어 있다. 하측 게이트(150L)는 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이의 협소 공간(NS)(도 7h 참조)을 채우도록 형성되고, 이에 따라 하측 게이트(150L)는 게이트 절연막(140)을 사이에 두고 채널 영역(CH)의 하부 측벽에 대면할 수 있다.
제1 영역(I)에서, 하나의 핀형 활성 영역(FA)의 채널 영역(CH)의 양측 하부 측벽이 각각 하측 게이트(150L)에 의해 덮일 수 있다. 제2 영역(II)에서, 복수의 하측 게이트(150L) 중 이웃하는 2 개의 핀형 활성 영역(FA) 사이에 배치되는 하측 게이트(150L)는 상기 이웃하는 2 개의 핀형 활성 영역(FA) 각각의 채널 영역(CH)을 모두 덮을 수 있다. 또한, 제2 영역(II)에서 복수의 하측 게이트(150L) 중 최외측에 있는 하측 게이트(150L)는 복수의 핀형 활성 영역(FA) 중 제2 활성 영역(AC2)의 X 방향 최외측에 있는 하나의 핀형 활성 영역(FA)의 채널 영역(CH) 만을 덮을 수 있다.
도 7a 내지 도 7j를 참조하여 설명한 집적회로 소자(100)의 제조 방법에 따르면, 게이트 라인(150) 중 소자분리 패턴(130)의 상면(T3, T4)을 덮는 부분의 두께가 핀형 활성 영역(FA)에 인접한 부분들에 비해 더 작은 두께를 가지게 됨으로써, 게이트 라인(150)과 그에 인접한 다른 도전체들과의 사이에서의 기생 커패시턴스를 감소시킬 수 있는 구조를 포토리소그래피 공정의 추가 없이 용이하게 구현할 수 있다.
도 7a 내지 도 7j를 참조하여 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법들을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있다.
예를 들면, 도 2에 예시한 집적회로 소자(200)를 제조하기 위하여, 도 7j를 참조하여 설명한 게이트 라인(150) 형성 공정시, 게이트 라인(150) 대신, 게이트 절연막(140) 위에 차례로 적층된 제1 일함수 금속 함유층(250A), 제2 일함수 금속 함유층(250B), 및 갭필 금속 함유층(250C)을 포함하는 게이트 라인(250)을 형성할 수 있다. 이 때, 제1 일함수 금속 함유층(250A)의 두께를 제어하여, 도 2에 예시한 바와 같이 핀형 활성 영역(FA)의 채널 영역(CH)의 하부에 대면하는 하측 게이트(250L)가 있는 영역은 채널 영역(CH)의 상부에 대면하는 게이트 라인(250)의 다른 부분을 포함하는 영역에서보다 더 높은 문턱 전압을 가지도록 할 수 있다.
도 3에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 7j를 참조하여 설명한 게이트 라인(150) 형성 공정시, 게이트 라인(150) 대신, 게이트 절연막(140) 위에 차례로 적층된 제1 일함수 금속 함유층(350A), 제2 일함수 금속 함유층(350B), 및 갭필 금속 함유층(350C)을 포함하는 게이트 라인(350)을 형성할 수 있다. 이 때, 도 3에 예시한 바와 같이 채널 영역(CH)의 상부에서 핀형 활성 영역(FA)의 상면 및 측벽을 덮는 부분의 두께(G1)가 채널 영역(CH)의 하부 측벽을 덮는 부분의 두께(G2)보다 더 커지도록 제1 일함수 금속 함유층(350A)의 두께를 제어하여, 소자분리 패턴(130)의 상부 측벽(130S)과 채널 영역(CH)과의 사이에서 채널 영역(CH)의 하부에 대면하는 하측 게이트(350L)가 있는 영역은 채널 영역(CH)의 상부에 대면하는 게이트 라인(350)의 다른 부분을 포함하는 영역에서보다 더 높은 문턱 전압을 가지도록 할 수 있다.
도 4a 내지 도 4c에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 7a 내지 도 7e를 참조하여 설명한 바와 같은 방법에 따라 소자분리막(130L)을 형성하는 공정까지 수행한 후, 기판(110)의 소자간 분리 영역(DTA)에 딥 트렌치(DT)를 형성하고, 딥 트렌치(DT) 내부를 소자간 분리 절연막(134)으로 채울 수 있다. 그 후, 도 7f 내지 도 7j를 참조하여 설명한 바와 유사한 공정들을 수행할 수 있다.
도 5에 예시한 집적 회로 소자(500) 및 도 6에 예시한 집적회로 소자(600)를 제조하기 위하여, 도 2에 예시한 집적회로 소자(200) 및 도 3에 예시한 집적회로 소자(300)의 제조 방법에 대하여 설명한 바와 유사한 방법을 이용하여 게이트 라인(250) 및 게이트 라인(350)을 형성할 수 있다.
이상, 도 7a 내지 도 7j를 참조하여 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형(planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120, 120A, 120B: 베이스 매립 절연막, 122, 122A, 122B: 수직 연장부, 124, 124A, 124B: 수평 연장부, 130: 소자 분리 패턴, 134: 소자간 분리 절연막, 140: 게이트 절연막, 150, 250, 350: 게이트 라인.

Claims (10)

  1. 기판으로부터 돌출되고 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 기판 상에서 상기 핀형 활성 영역의 하부 측벽을 덮고 제1 레벨의 제1 상면을 가지는 수직 연장부와, 상기 수직 연장부에 일체로 연결되고 상기 기판의 상면을 덮는 수평 연장부를 포함하는 베이스 매립 절연막(base burying insulating film)과,
    상기 수평 연장부 위에서 상기 수직 연장부의 측벽을 덮고, 상기 제1 레벨보다 더 높은 제2 레벨의 제2 상면을 가지는 소자분리 패턴과,
    상기 핀형 활성 영역의 채널 영역의 상부와 상기 소자분리 패턴의 제2 상면을 덮도록 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 상측 게이트와, 상기 상측 게이트로부터 상기 기판을 향해 돌출되고 상기 제1 상면 위에서 상기 채널 영역의 하부와 상기 소자분리 패턴의 상부 측벽과의 사이의 공간을 채우는 하측 게이트를 가지는 게이트 라인을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 수직 연장부는 상기 핀형 활성 영역 중 상기 채널 영역과 상기 기판과의 사이에 있는 베이스 영역의 측벽을 덮는 집적회로 소자.
  3. 제1항에 있어서,
    상기 게이트 라인은 상기 채널 영역을 덮는 일함수 금속 함유층을 포함하고,
    상기 일함수 금속 함유층 중 상기 채널 영역의 하부를 덮는 제1 부분의 제1 두께와, 상기 채널 영역의 상부를 덮는 제2 부분의 제2 두께는 서로 다른 집적회로 소자.
  4. 제1항에 있어서,
    상기 게이트 라인 중 상기 소자분리 패턴의 상면을 덮는 부분의 두께는 상기 게이트 라인 중 상기 수직 연장부를 덮는 부분의 두께보다 더 작은 집적회로 소자.
  5. 활성 영역을 가지는 기판과,
    상기 활성 영역으로부터 돌출되고 상호 평행하게 제1 수평 방향으로 연장되는 복수의 핀형 활성 영역과,
    상기 복수의 핀형 활성 영역 각각의 사이의 공간을 채우고 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 복수의 수직 연장부와, 상기 복수의 수직 연장부 중 최외측 수직 연장부에 일체로 연결되고 상기 활성 영역의 상면을 덮는 수평 연장부를 포함하는 베이스 매립 절연막과,
    상기 최외측 수직 연장부를 사이에 두고 상기 복수의 핀형 활성 영역으로부터 이격되어 있고, 상기 복수의 핀형 활성 영역 중 최외측 핀형 활성 영역의 채널 영역에 대면하는 상부 측벽을 가지는 소자분리 패턴과,
    상기 복수의 핀형 활성 영역 각각의 채널 영역, 상기 베이스 매립 절연막, 및 상기 소자분리 패턴을 덮도록 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장되는 게이트 라인을 포함하고,
    상기 게이트 라인은 상기 최외측 핀형 활성 영역의 채널 영역의 상부를 덮는 상측 게이트와, 상기 소자분리 패턴의 상기 상부 측벽과 상기 최외측 핀형 활성 영역의 채널 영역의 하부와의 사이의 공간을 채우고 상기 상측 게이트로부터 상기 기판을 행해 돌출되어 있는 제1 하측 게이트를 포함하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 게이트 라인은 상기 복수의 핀형 활성 영역 중 이웃하는 2 개의 핀형 활성 영역 사이에서 상기 상측 게이트로부터 상기 기판을 행해 돌출되어 있고, 상기 이웃하는 2 개의 핀형 활성 영역 각각의 채널 영역의 하부를 덮는 제2 하측 게이트를 더 포함하는 집적회로 소자.
  7. 제5항에 있어서,
    상기 게이트 라인은 상기 복수의 핀형 활성 영역 각각의 채널 영역을 덮도록 상기 제2 수평 방향을 따라 연장되는 일함수 금속 함유층을 포함하고,
    상기 일함수 금속 함유층 중 상기 제1 하측 게이트를 구성하는 제1 부분의 제1 두께와, 상기 일함수 금속 함유층 중 상기 상측 게이트를 구성하는 제2 부분의 두께는 서로 다른 집적회로 소자.
  8. 기판 상에 소자간 분리 영역에 의해 한정된 소자 영역과,
    상기 소자 영역에 연결된 베이스 영역과 상기 베이스 영역 위에 있는 채널 영역을 각각 가지는 복수의 핀형 활성 영역과,
    상기 복수의 핀형 활성 영역 각각의 사이에서 상기 베이스 영역의 양 측벽을 덮는 복수의 수직 연장부와, 상기 복수의 수직 연장부 중 상기 소자간 분리 영역에 가장 가까운 최외측 수직 연장부에 일체로 연결되어 상기 소자 영역을 덮는 수평 연장부를 포함하는 베이스 매립 절연막과,
    상기 소자간 분리 영역에 형성되고 상기 최외측 수직 연장부의 상면보다 더 높은 레벨의 상면을 가지는 소자간 분리 절연막과,
    상기 최외측 수직 연장부와 상기 소자간 분리 절연막과의 사이에 개재되고 상기 최외측 수직 연장부의 상면보다 더 높은 레벨의 상면을 가지고, 상기 복수의 핀형 활성 영역 중 상기 소자간 분리 영역에 가장 가까운 최외측 활성 영역의 채널 영역과의 사이에 협소 공간을 한정하는 상부 측벽을 가지는 소자분리 패턴과,
    상기 소자 영역 및 상기 소자간 분리 영역 상에 연장되고, 상기 복수의 핀형 활성 영역 각각의 채널 영역의 상부를 덮는 상측 게이트와, 상기 상측 게이트로부터 상기 기판을 향해 돌출되어 상기 협소 공간을 채우는 하측 게이트를 가지는 게이트 라인을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 협소 공간은 상기 복수의 핀형 활성 영역 각각의 사이의 이격 거리보다 더 작은 폭을 가지는 집적회로 소자.
  10. 제8항에 있어서,
    상기 최외측 수직 연장부는 상기 복수의 수직 연장부 중 상기 복수의 핀형 활성 영역 사이에 개재된 내측 수직 연장부의 폭보다 더 작은 폭을 가지는 집적회로 소자.
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