KR20210123186A - 초박형 핀 구조물 - Google Patents

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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

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Abstract

본 개시는 개선된 구조적 강성 및 게이트 제어 특성을 위해 테이퍼드된 하부 프로파일을 갖는 초박형 핀을 형성하는 방법을 설명한다. 이 방법은 에피택셜 층 부분의 상부 섹션이 격리 영역 위에 있도록 격리 영역으로 둘러싸인 도핑 영역 부분 및 에피택셜 층 부분을 포함하는 핀 구조물을 형성하는 단계를 포함한다. 이 방법은 격리 영역 위의 에피택셜 층의 상부 부분 상에 실리콘계 층을 성막하는 단계, 및 실리콘계 층을 리플로우하기 위해 실리콘계 층을 어닐링하는 단계를 더 포함한다. 이 방법은 격리 영역 위의 핀 구조물에서 제 1 하부 테이퍼드된 프로파일을 형성하기 위해 격리 영역 위의 핀 구조물 및 실리콘계 층를 에칭하는 단계 및 제 1 하부 테이퍼드된 프로파일 아래와 격리 영역 위에 제 2 하부 테이퍼드된 프로파일을 형성하기 위해 핀 구조물을 어닐링하는 단계를 더 포함한다.

Description

초박형 핀 구조물{ULTRA-THIN FIN STRUCTURE}
핀 전계 효과 트랜지스터(fin field effect transistor; finFET)는 채널 영역에 대한 게이트 제어를 개선하기 위해 초박형 핀 구조물을 가질 수 있다. 그러나, 초박형 핀 구조물은 초박형 핀 구조물 사이의 격리 영역의 형성 동안 그리고/또는 다른 제조 공정 동안 구부러지거나 붕괴하기 쉽다. 이는 초박형 핀 구조물이 더 두꺼운 핀 구조물의 구조적 무결성이 부족하기 때문이다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 통상 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 예시 및 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 일부 실시예에 따른 실리콘 에피택셜 층으로 이루어진 테이퍼드된 하부 프로파일을 갖는 핀 구조물의 등각도이다.
도 1b는 일부 실시예에 따른 실리콘 게르마늄 에피택셜 층으로 이루어진 테이퍼드된 하부 프로파일을 갖는 핀 구조물의 등각도이다.
도 1c는 일부 실시예에 따른 실리콘 에피택셜 스택으로 이루어진 테이퍼드된 하부 프로파일을 갖는 핀 구조물의 등각도이다.
도 1d는 일부 실시예에 따른 단일 실리콘 게르마늄 에피택셜 층 또는 실리콘 게르마늄 에피택셜 스택으로 이루어진 테이퍼드된 하부 프로파일을 갖는 핀 구조물을 따른 게르마늄 농도 플롯이다.
도 2 및 도 3은 테이퍼드된 하부 프로파일을 갖는 핀 구조물의 부분 단면도이다.
도 4는 일부 실시예에 따른 테이퍼드된 하부 프로파일을 갖는 핀 구조물을 형성하기 위한 제조 방법의 흐름도이다.
도 5 내지 도 10은 일부 실시예에 따라 테이퍼드된 하부 프로파일을 갖는 핀 구조물의 제조 공정을 설명하는 단면도이다.
도 11은 일부 실시예에 따른 테이퍼드된 하부 프로파일을 갖는 핀 구조물 상에서 성장된 소스/드레인 에피택셜 구조물의 단면도이다.
다음의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 배치되는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
본 명세서에 사용된 "공칭"이라는 용어는 제품 또는 공정의 설계 단계 중에 설정된 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는, 또는 목표하는 값과 함께, 원하는 값의 위 및/또는 아래의 값의 범위를 말한다. 값의 범위는 제조 공정에서의 약간의 변동 및/또는 오차범위에 의한 것일 수 있다.
일부 실시예에서, 용어 "약” 및 "실질적으로"는 값의 5% 내(예를 들어, 값의 ± 1 %, ± 2 %, ± 3 %, ± 4 %)에서 변하는 주어진 양의 값을 나타낼 수 있다. 이들 값은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 용어 "약" 및 "실질적으로"는 본 명세서의 교시에 비추어 관련 기술 분야(들)의 당업자들에 의해 해석되는 값의 백분율을 의미할 수 있음을 이해해야 한다.
핀 전계 효과 트랜지스터(fin field-effect transistors; finFET)에 사용되는 초박형 핀 구조물 - 예를 들어, 약 5 nm 내지 약 15 nm의 평균 폭을 가짐 - 은 채널 영역에 대한 개선된 게이트 제어를 제공하고 쇼트 채널 효과(short channel effect)와 관련된 문제를 완화시킨다. 이러한 이유로, 초박형 핀 구조물은 finFET에 있어서 매력적이다. 그러나, 초박형 핀 구조물의 전술한 이점은 그들 제한된 포화 전류에 의해 - 예를 들어, 그들 감소된 폭으로 인해 - 그리고 더 두꺼운 핀 구조물(예를 들어, 약 20 nm보다 두꺼운)에 비해 부족한 구조적 강성에 의해 절충된다. 예를 들어, 초박형 핀 구조물은 둘러싸고 있는 층(예를 들어, 유전체) 및/또는 후속 제조 동작 - 예를 들어, 초박형 구조물 근처에 응력 형성을 유발하는 치밀화 공정 - 으로부터 발생하는 기계적 응력 하에서 구부러지거나 붕괴될 수 있다.
전술한 과제를 해결하기 위해, 본 개시는 바람직한 게이트 제어 특성을 유지하면서 구조적 강성을 개선하기 위해 테이퍼드된 하부 프로파일을 갖는 초박형 핀을 형성하는 방법에 관한 것이다. 일부 실시예에서, 실리콘 및 실리콘-게르마늄(SiGe) 초박형 핀은 여기에 설명된 방법을 사용하여 제조될 수 있다. 또한, Ge 가변 농도 및 테이퍼드된 하부 프로파일을 갖는 SiGe 핀은 p형 finFET으로 형성되어 초박형 핀 구조물과 게이트 유전체 스택 사이의 채널 및 인터페이스 품질에 대한 게이트 제어를 향상시킨다.
일부 실시예에 따르면, 도 1a는 핀 구조물(100)의 구조적 강성을 실질적으로 개선하는 하부 테이퍼드된 프로파일(105)을 갖는 초박형 핀 구조물(100)(핀 구조물(100))의 부분 등각도이다. 일부 실시예에서, 핀 구조물(100)은 도 1에 도시되지 않은 게이트 스택의 형성 이전에 기판(115)의 페데스탈 구조물(110) 상에 형성된다.
핀 구조물(100)은 약 5 nm 내지 약 15 nm의 상부 폭(W) 및 약 40 nm 내지 약 70 nm의 총 높이(H)를 가진다. 각각의 핀 구조물(100)의 높이(H)는 핀 구조물(100)과 기판(115)의 페데스탈 구조물(110) 사이의 계면으로부터 측정되고, 하부 테이퍼드된 프로파일(105)의 총 높이에 대응하는 높이(B) 및 하부 테이퍼드된 프로파일(105) 위에 핀 구조물(100)의 높이인 높이(A)를 포함한다. 일부 실시예에서, 높이(H)는 도 1a에 도시된 바와 같이 높이(A 및 B)의 합과 실질적으로 같다(예를 들어, H = A + B). 일부 실시예에서, 높이(A)는 높이(H)의 약 80 % 내지 약 90 %(예를 들어, 80 % H ≤ A ≤ 90 % H)이고 높이(B)는 높이(H)의 약 10 % 내지 약 20 % (예를 들어, 10 % H ≤ B ≤ 20 % H)이다. 예를 들어, H가 약 40 nm 내지 약 70 nm인 경우, 높이(A)는 약 32 nm 내지 약 63 nm이고 높이(B)(예를 들어, 하부 테이퍼드된 프로파일(105)의 높이)는 약 4 nm 내지 약 14 nm이다.
일부 실시예에서, 높이(B)가 높이(H)의 약 10 %보다 작은 경우, 하부 테이퍼드된 프로파일(105)은 핀 구조물(100)을 구조적으로 지지하기에 충분히 두껍지 않을 수 있다. 예를 들어, 높이(B)가 높이의 약 10 %보다 작은 경우 H 핀 구조물(100)는 구부러지거나 붕괴될 수 있다. 한편, 높이(B)가 높이(H)의 약 20 %보다 큰 경우(예를 들어, 하부 테이퍼드된 프로파일(105)이 핀 구조물(100)의 더 큰 부분을 차지하는 경우), 하단 테이퍼드된 프로파일(105) 부근의 채널 제어가 제한될 수 있다. 따라서, 핀 구조물(100)에서 하부 테이퍼드된 프로파일(105)의 크기(예를 들어, 높이(B))는 핀 구조물(100)이 기계적 강성과 전기적 성능 사이에서 최적의 밸런스를 나타내도록 조정될 필요가 있다.
도 1a에 도시된 바와 같이, 핀 구조물(100)은 실리콘 산화물, 탄소 함유 실리콘 산화물, 수소 및 질소 함유 실리콘 산화물 또는 임의의 다른 적합한 유전체 재료 또는 층과 같은 유전체 재료를 포함하는 격리 재료(120)에 의해 격리된다.
페데스탈 구조물(110)은 기판(115)으로 형성될 수 있고 도 1a에 도시되지 않은 하나 이상의 도핑 영역을 포함할 수 있다. 예를 들어, 페데스탈 구조물(110)의 상부 부분(예를 들어, 하부 테이퍼드된 프로파일(105) 아래)은 finFET 동작 동안 핀 구조물(100)과 기판(115) 사이의 누설 전류를 방지하기 위해 n형 또는 p형 도펀트로 도핑될 수 있다. 일부 실시예에서, 기판(115)은 벌크 반도체 웨이퍼 또는 예를 들어 절연체 상의 실리콘과 같은 절연체 상의 반도체(Semiconductor On Insulator; SOI) 웨이퍼의 최상층이다. 또한, 기판(115)은 실리콘 또는 예를 들어 (i) 게르마늄(Ge); (ii) 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs) 및/또는 인듐 안티몬화물(InSb)을 포함하는 화합물 반도체; (iii) 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP) 및/또는 갈륨 인듐 비소 인화물(GaInAsP)을 포함하는 합금 반도체; 또는 (iv) 이들의 조합과 같은 다른 원소 반도체로 이루어질 수 있다. 일부 실시예에서, 기판(115)은 결정질 미세 구조물 - 예를 들어 비정질 또는 다결정질이 아님 - 을 가질 수 있다.
예시의 목적으로, 기판(115) 및 페데스탈 구조물(110)은 (100) 결정 평면에 평행한 상부 표면을 갖는 결정질 실리콘(Si)과 관련하여 설명될 것이다. 본 명세서의 개시에 기초하여, 상술된 바와 같은 다른 재료, 또는 결정 배향이 사용될 수 있다. 이들 재료는 본 개시의 사상 및 범위 내에 있다.
일부 실시예에 따르면, 핀 구조물(100)의 하부 테이퍼드된 프로파일(105)은도 1a에 도시된 바와 같이 격리 재료(120)의 상부 표면 위에 형성된다.
일부 실시예에서, 핀 구조물(100)은 단일 에피택셜 층 또는 에피택셜 층의 스택을 포함할 수 있다. 예를 들어, 핀 구조물(100)은 도 1a에 도시된 단일 Si 에피택셜 층(125), 도 1b에 도시된 단일 SiGe 에피택셜 층(130), 또는 도 1c에 도시된 SiGe 에피택셜 층(135, 140 및 145)의 스택을 포함할 수 있다. 일부 실시예에서, 도 1a에 도시된 단일 실리콘 에피택셜 층(125)을 갖는 핀 구조물(100)은 n형 finFET(예를 들어, nFET)에 적합하다. 도 1b 및 도 1c에 도시된 단일 SiGe 에피택셜 층(130) 또는 SiGe 에피택셜 층(135, 140 및 145)의 스택을 갖는 핀 구조물(100)은 p형 finFET(pFET)에 적합하다. 일부 실시예에서, 도 1a 내지 도 1c에 도시된 바와 같은 nFET 및 pFET 모두에 대한 핀 구조물(100)이 여기에 설명된 방법과 동일한 기판(예를 들어, 기판(115)) 상에 형성될 수 있다.
일부 실시예에서, 핀 구조물(100)은 도 1b에 도시된 바와 같은 단일 SiGe 에피택셜 층(130)으로 이루어진 pFET 핀 구조물이고, 높이(H)의 함수에 따라 변화하는 Ge 원자 농도(at.%)를 가진다. 예를 들어, 도 1b를 참조하면, 단일 SiGe 에피택셜 층(130)은 핀 구조물(100)의 높이(A)에 따라 약 10 원자%(at.%) 내지 약 25 at.%에서 변화하는 Ge 농도, 및 하부 테이퍼드된 프로파일(105)의 높이(B)에 따라 25 at.% 내지 약 35 at.%에서 변화하는 Ge 농도를 가진다. 일부 실시예에서, 높이(A)에 의해 정의된 영역 내의 Ge "피크" 농도는 높이(A)의 하부를 향해 - 예를 들어, 하부 테이퍼드된 프로파일(105) 위에 높이(HG)에 의해 정의된 핀 구조물(100)의 영역 내에 - 위치된다. 일부 실시예에서, 높이(HG)는 핀 구조물(100)의 높이(H)의 약 1/3 내지 2/3의 범위 내에 있다. 예를 들어, 총 핀 높이(H)가 약 60 nm인 경우, 높이(HG)는 약 20 nm 내지 약 40 nm의 범위 내일 수 있다.
일부 실시예에서, 도 1d는 도 1b에 도시된 핀 구조물(100)의 높이(H)의 함수로서 Ge at.%를 도시한다. 도 1b와 관련하여 상술된 바와 같이, 높이(A)의 "경계" 내에서, 피크 Ge at.%는 핀 구조물(100)의 높이(H)의 약 1/3 내지 2/3 사이로 연장되는 높이(HG)에 의해 정의된 핀 구조물(100)의 영역 내에서 발견될 수 있다. 또한, Ge at.%는 상술되고 도 1d에 도시된 바와 같이 하부 테이퍼드된 프로파일(105) 내에서(예를 들어, 높이(B)를 따라) 훨씬 더 높을 수 있다. 도 1d에 도시된 Ge at.% 프로파일은 후술될 바와 같이 성막 공정 조건을 조정함으로써 SiGe 에피택셜 층의 성장 동안 달성될 수 있다.
일부 실시예에서, SiGe 에피택셜 층(135, 140 및 145)을 포함하는 도 1c에 도시된 핀 구조물(100)에 대해 도 1d에 도시된 것과 유사한 Ge 프로파일이 달성될 수 있다. 예를 들어, SiGe 에피택셜 층(135, 140 및 145)은 도 1d에 도시된 Ge 프로파일을 복제한 상이한 Ge 농도로 성장될 수 있다. 비제한적인 예로서, 에피택셜 층(145)은 가장 낮은 Ge 농도로 성장될 수 있고, 에피택셜 층(140)은 에피택셜 층(145)보다 높은 Ge 농도 및 약 높이(HG)와 동일한 두께로 성장될 수 있으며, 에피택셜 층(135)은 에피택셜 층(140)보다 높은 Ge 농도 및 약 높이(B)와 동일한 두께를 갖는 하부 테이퍼드된 프로파일(105)을 형성하도록 성장될 수 있다. SiGe 에피택셜 층(135, 140 및 145)의 상기 설명은 제한하는 것이 아니며, 3개 대신에 2개의 층을 갖는 스택이 형성될 수 있다. 예를 들어, SiGe 에피택셜 층(135 및 140)은 단일 SiGe 에피택셜 층에 결합될 수 있다. 추가적인 SiGe 에피택셜 층이 또한 가능하며 본 개시의 사상 및 범위 내에 있다.
일부 실시예에서, 도 2 및 3은 도 1a의 직사각형(150)에 포함된 구조적 요소의 확대된 단면도이다. 도 2 및 도 3에 도시된 피처는 도 1b 및 도 1c에 도시된 핀 구조물(100)에 동등하게 적용된다. 도 2를 참조하면, 하부 테이퍼드된 프로파일(105)은 약 5 nm 내지 약 15 nm의 상부 폭(Wt), 약 8 nm 내지 약 20 nm의 중간 폭(Wm) 및 약 7 nm 내지 약 18 nm의 하부 폭(Wb)을 가진다. 일부 실시예에서, 폭(Wb)은 폭(Wt)보다 크고, 폭(Wm)은 폭(Wt 및 Wb) 모두보다 크다. 예를 들어 Wm > Wb > Wt이다. 일부 실시예에서, Wt/Wm 비는 약 0.25 내지 약 0.75(예를 들어, 0.25 ≤ Wt/Wm ≤ 0.75)이고; Wb/Wm 비는 약 0.35 내지 약 0.90이다(예를 들어, 0.35 ≤ Wb/Wm ≤ 0.90). 일부 실시예에서, 각각 약 0.25 및 0.35보다 작은 Wt/Wm 비 및 Wb/Wm 비는 핀 구조물(100)의 테이퍼드된 영역에서 제한된 채널 제어를 갖는 확장된 테이퍼드된 프로파일을 생성할 수 있다. 일부 실시예에서, 각각 약 0.75 및 0.90보다 큰 Wt/Wm 및 Wb/Wm 비는 핀 구조물(100)에 적절한 구조적 지지를 제공할 수 없는 테이퍼드된 프로파일을 생성할 수 있다. 일부 실시예에서, 하부 테이퍼드된 프로파일(105)의 폭(Wt)은 도 1에 도시된 핀 구조물(100)의 상단 폭(W)과 실질적으로 같거나 크다(예를 들어, Wt ≥ W). 따라서, 핀 구조물(100)은 핀 구조물(100)의 상부에서 좁고 높이(A)를 따라 폭이 증가할 수 있다(예를 들어, W < Wt). 일부 실시예에서, 높이(A)를 따른 핀 구조물(100)의 폭은 일정하고(예를 들어, W = Wt) 하부 테이퍼드된 프로파일(105)의 높이(B) 내에서 증가한다.
일부 실시예에서, 하부 테이퍼드된 프로파일(105)의 폭(Wm)은 페데스탈 구조물(110)과 핀 구조물(100) 사이의 계면으로부터 약 1 nm 내지 약 3 nm의 범위 내의 수직 거리(C)만큼 이격되어 있다. 일부 실시예에서, 수직 거리(C)는 높이(B)(예를 들어, 하부 테이퍼드된 프로파일(105)의 전체 높이)의 약 1/3 내지 약 1/2이다. 일부 실시예에서, 약 1/3 이하의 C/B 비는 Wm을 Wb에 더 가깝게 "이동"시킬 것이다. 이것은 게이트 층의 성막을 위한 도전적인 지오메트리를 생성할 것이다. 예를 들어, Wm과 Wb 사이의 하부 테이퍼드된 프로파일(105)의 부분 상에 게이트 층(예를 들어, 고 k 유전체 층, 일 함수 층 등)을 컨포멀하게 성막하는 것이 과제일 것이며, 이는 FET 사이에 바람직하지 않은 문턱 전압 변동을 초래할 수 있다. 한편, 약 1/2 이상의 C/B 비는 Wm을 Wt에 더 가깝게 "이동"시킬 것이며, 이는 핀 구조물(100)의 구조적 무결성을 약화시킬 것이다.
일부 실시예에서, 페데스탈 구조물(110)과 핀 구조물(100) 사이의 계면은 약 4 nm 내지 약 15 nm의 범위 내의 수직 거리(D)만큼 격리 재료(120)의 상부 표면 위에 위치된다.
상기 논의된 바와 같이, 핀 구조물(100)은 구조적 강성을 개선하기 위해 높이(H)를 따라 넓고 좁은 부분을 가진다. 그러나, 동일한 게이트 바이어싱 조건 하에서, 핀 구조물(100)의 더 넓은 부분(예를 들어, Wt, Wm 및 Wb의 위치에서)에서의 게이트 제어는 과제일 수 있다. 일부 실시예에 따르면, Ge 농도는 핀 구조물(100)의 더 넓은 부분에 걸쳐 Vt를 "국소적으로" 감소시키고 게이트 제어를 개선하는데 사용될 수 있다. Ge가 Si보다 좁은 밴드 갭을 가지기 때문이고; 따라서, Ge에서 더 높은 농도를 갖는 영역(예를 들어, 높이(HG) 및 하부 테이퍼드된 프로파일(105)에 의해 정의된 영역 내)은 더 낮은 Ge의 농도를 갖는 영역(예를 들어, 핀 구조물(100)의 상부)에 비해 더 낮은 Vt를 가질 수 있다. 결과적으로, 핀 구조물(100)의 더 넓은 부분에서의 Ge 농도를 증가시키는 것은, 더 넓은 부분에서의 Vt를 효과적으로 감소시키고 채널에 대한 게이트 제어를 개선한다. 일부 실시예에 따르면, 핀 구조물에서 Ge 농도를 조정하는 것은 finFET의 동작에 유리할 수 있고 핀 구조물(100)의 높이(H)를 따라 실질적으로 일정한 포화 전류를 보장한다. 일부 실시예에서, 핀 구조물(100)의 Ge-풍부 영역의 Ge 농도는 약 50 %에 도달할 수 있다.
일부 실시예에 따르면, 도 2에 도시된 하부 테이퍼드된 프로파일(105)의 폭(Wm)은 핀 구조물(100)의 구조적 강성을 조정하기 위해 사용되는 중요한 구조적 파라미터이다. 상술된 바와 같이, 폭(Wm)은 약 8 nm 내지 약 20 nm의 범위 내일 수 있다. 폭 Wm이 약 8 nm보다 작은 경우, 하부 테이퍼드된 프로파일(105)은 핀 구조물(100)에 대한 구조적 지지를 적절하게 제공하기에 충분히 넓지 않다. 반대로, 폭 Wm이 약 20nm보다 크면, 더 높은 Ge 농도에도 하부 테이퍼드된 프로파일(105) 내의 채널 제어는 과제가 될 수 있다.
일부 실시예에서, 폭(Wm)의 제어는 도 3에 도시된 하부 테이퍼드된 프로파일(105)의 각 측 상의 각도(θ1 및 θ2)를 통해 제공된다. 일부 실시예에서, 약 10 ° 내지 약 30 °의 각도(θ1 및 θ2)는 약 8 nm 내지 약 20 nm의 폭 Wm을 제공한다. 따라서, 약 10 ° 이하의 각도(θ1 및 θ2)는 약 8 nm 이하의 폭(Wm)을 초래하고, 약 30 °보다 큰 각도(θ1 및 θ2)는 약 20 nm보다 큰 폭(Wm)을 초래한다. 일부 실시예에서, 중간 폭(Wm) 및 각도(θ1 및 θ2)는 핀 구조물(100)의 형성 동안 그리고 그 이후에 사용된 에칭 및 어닐링 조건을 통해 제어된다. 일부 실시예에서, 각도(θ3)는 약 120 ° 내지 약 160 °의 범위 내이다.
일부 실시예에서, 각도(θ1 및 θ2)는 하부 테이퍼드된 프로파일(105)의 측벽 부분이 하부 테이퍼드된 프로파일(105)의 위와 아래의 핀 구조물(100)의 측벽 부분과 동일 평면 상에 있는 것을 방지한다. 또한, 각도(θ1 및 θ2)는 하부 테이퍼드된 프로파일(105)이 도 3에 도시된 바와 같은 페데스탈 구조물(110)의 측벽 부분과 동일 평면 상에 있는 것을 방지한다.
도 4는 도 1a에 도시된 핀 구조물(100)의 형성을 위한 제조 방법(400)의 흐름도이다. 다른 제조 동작은 방법(400)의 다양한 동작 사이에서 수행될 수 있으며, 단지 설명의 편의 및 명료함을 위해 생략될 수 있다. 이들 다양한 동작은 본 개시의 사상 및 범위 내에 있다. 또한, 여기에 제공된 개시를 수행하기 위해 모든 동작이 요구되지 않을 수 있다. 동작 중 일부는 동시에 또는 도 4에 도시된 것과는 상이한 순서로 수행될 수 있다. 일부 실시예에서, 하나 이상의 다른 동작이 현재 설명된 동작에 추가하여 또는 대신하여 수행될 수 있다. 방법(400)은 도 5 내지 도 10을 참조하여 설명될 것이다. 방법(400)을 설명하기 위해 제공된 도면은 단지 예시 목적을 위한 것이며 스케일링되지 않을 수 있다. 또한, 도면은 실제 구조물의 실제 지오메트리, 피처 또는 막을 반영하지 않을 수 있다. 일부 구조물, 막 또는 지오메트리는 예시적인 목적으로 의도적으로 보강되거나 생략되었을 수 있다.
도 4를 참조하면, 방법(400)은 도 1a에 도시된 기판(115)과 같은 기판의 p형 영역 상에 Si 에피택셜 층을 성막하는 공정인 단계(405)로 시작한다. 비제한적인 예로서, 방법(400)의 동작(405)에 따르면, Si 에피택셜 층(125)은 도 5에 도시된바와 같이 기판(115)의 p형 영역(500) 상에 직접 성장될 수 있다. p형 영역(500)은, 예를 들어, 붕소(B)와 같은 p형 도펀트를 사용하고 약 5x1016 원자/cm3 내지 약 1x1019 원자/cm3의 범위 내의 도펀트 농도를 갖는 이온 주입 공정에 의해 수행될 수 있다. Si 에피택셜 층(125)은 화학 기상 증착(chemical vapor deposition; CVD) 공정을 사용하여 약 30 nm 내지 약 100 nm의 두께로 성장될 수 있다. 실리콘 에피택셜 형성을 위한 소스 가스는 실란(SiH4), 실리콘 테트라클로라이드(SiCl4), 트리클로로실란(TCS) 또는 디클로로실란(SiH2Cl2 또는 DSC)을 포함할 수 있다. 수소(H2)는 상기 언급된 소스 가스를 감소시키는 반응 가스로서 사용될 수 있다. 에피택셜 층 성장 동안 증착 온도는 사용된 가스에 따라 약 700 ℃ 내지 약 1250 ℃의 범위 내일 수 있다. 예를 들어, 더 적은 염소 원자를 갖는 소스 가스(예를 들어, DSC)는 더 많은 염소 원자를 갖는 소스 가스(예를 들어, SiCl4 또는 TCS)보다 낮은 형성 온도를 필요로 할 수 있습니다. 상술된 범위 및 유형의 가스는 예로서 제공되며 제한하는 것은 아니다.
도 4를 참조하면, 방법(400)은 Si 에피택셜 층(125) 및 p형 영역(500)을 패터닝하여 기판(115) 상에 핀 구조물을 형성하는 공정인 동작(410)으로 계속된다. 일부 실시예에서, Si 에피택셜 층(125) 및 p형 영역(500)을 패터닝하는 것은 도 5에 도시된 하드 마스크 구조물(505)을 사용한 포토리소그래피 및 에칭 동작에 의해 달성된다. 일부 실시예에서, 하드 마스크 구조물(505)은 에칭 마스크로서 기능하고 실리콘 산화물 및 실리콘 질화물과 같은 하나 이상의 층을 포함할 수 있다. 핀 구조물은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기정렬(self-aligned) 공정 결합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기정렬된 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 후, 희생 층이 제거된 후, 남아있는 스페이서는 핀 구조물을 패터닝하는데 사용될 수 있다. 일부 실시예에 따르면, 도 5는 핀 구조물의 형성을 위한 최종 패터닝 작업을 도시하고, 여기서 하드 마스크 구조물(505)은 Si 에피택셜 층(125) 상에 배치된 남아있는 스페이서일 수 있다.
일부 실시예에 따르면, 도 6은 상술된 동작(410)에 따라 형성된 결과의 핀 구조물(100)을 도시한다. 추가 핀 구조물(100)은 추가 하드 마스크 구조물을 사용하여 동작(410)에 따라 기판(115) 상에 형성될 수 있다. 일부 실시예에서, y축 및 x축을 따른 하드 마스크 구조물(505)의 폭 및 길이는 도 6에 도시된 핀 구조물(100)의 폭 및 길이를 정의한다. 또한, 하드 마스크 구조물(505) 사이의 간격은 핀 구조물(100) 사이의 간격을 정의한다. 따라서, 하드 마스크 구조물(505)의 치수를 제어함으로써 핀 구조물(100)의 치수가 정의될 수 있다. 일부 실시예에서, 동작(410) 이후의 핀 구조물(100)의 폭(W')은 약 7 nm 내지 약 18 nm 사이이며, 이는도 2에 도시된 Wb와 유사하거나 더 두꺼울 수 있다.
도 4를 참조하면, 방법(400)은 핀 구조물(100) 사이에 격리 재료를 성막하는 공정인 동작(415)으로 계속된다. 격리 재료를 성막하는 것은 도 6에 도시된 바와 같이 핀 구조물(100) 위에 라이너 층(600)의 성막하는 것을 포함한다. 비제한적인 예로서, 라이너 층(600)은 격리 재료를 위한 접착 층으로서 기능한다. 비제한적인 예로서, 라이너 층(600)은 약 2 nm 내지 4 nm의 두께로, 플라즈마 강화 원자 층 증착(plasma-enhanced atomic layer deposition; PEALD)과 같은 컨포멀 성막 공정에 의해 성막될 수 있다. 비제한적인 예로서, 라이너 층(600)은 실리콘 산화물 또는 실리콘 산화물계 유전체 재료일 수 있다.
후속하여, 도 6에 도시된 바와 같이 핀 구조물(100)을 둘러싸도록 격리 재료(120)가 성막된다. 일부 실시예에서, 격리 재료(120)는 도 1a에 도시된 핀 구조물(100)의 높이(H)의 약 3배 두께로 성막된다. 일부 실시예에 따르면, 격리 재료(120)는 격리 재료(120)가 솔기(seams) 또는 공극(voids)을 형성하지 않고 핀 구조물(100) 사이의 공간을 채우도록하기 위해 유동성 화학 기상 증착 공정(예를 들어, 유동성 CVD)에 의해 성막된다. 일부 실시예에서, 격리 재료(120)는 예를 들어 질소 및 수소를 포함하는 실리콘 산화물계 유전체 재료이다. 그 유전체 및 구조적 특성을 더욱 개선하기 위해, 격리 재료(120)는 약 600 ℃ 내지 1200 ℃의 온도에서 습식 스팀 어닐링(예를 들어, 100 % 물 분자)될 수 있다. 습식 스팀 어닐링 동안, 격리 재료(120)는 치밀화되고 그 산소 함량이 증가한다.
이어서, 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정은 핀 구조물(100)의 상부 표면이 노출될 때까지 격리 재료(120)를 연마한다. 상술된 CMP 공정 동안, 핀 구조물(100)의 상부 표면 상의 라이너 층(600)의 부분이 제거된다. 건식 에칭 공정은 도 7에 도시된 바와 같이 핀 구조물(100)의 상부 부분을 노출시키기 위해 라이너 층(600) 및 격리 재료(120)를 "풀백(pulling back)"(예를 들어, 선택적으로 에칭)한다. 이는 격리 재료(120)의 에칭 공정에서 사용되는 가스 화학물이 또한 선택적으로 라이너 층(600)을 향하기 때문이다. 일부 실시예에서, 에칭 공정은 플루오로카본 화학물을 포함하지만, 이에 제한되지는 않는다. 상술된 에칭 공정의 결과, 핀 구조물(100)의 상부 부분은 노출되고 하부 부분은 격리 재료(120)에 매립된 상태로 유지된다. 일부 실시예에서, 격리 재료(120)는, 리세스된 격리 재료(120)의 상부 표면이 페데스탈 구조물(110) 및 Si 에피택셜 층(125) 사잉의 계면으로부터 수직 거리(R)만큼 이격되도록, 에칭된다. 일부 실시예에서, 수직 거리(R)는 도 2에 도시된 수직 거리(C)와 실질적으로 같다(예를 들어, 약 1 nm 내지 3 nm). 다시 말해서, 격리 재료(120)는 대략, 도 2에 도시된 폭(Wm)의 레벨까지 에칭된다.
도 4를 참조하면, 방법(400)은 절연 재료(120)에 의해 덮이지 않은 핀 구조물(100)의 실리콘 에피택셜 층(125)의 측벽을 "트림(trim)"(예를 들어, 에칭)하는 - 예를 들어 핀 구조물(100)의 노출된 부분을 트림함으로써 - 공정인 동작(420)으로 계속된다. 일부 실시예에서, 실리콘 에피택셜 층(125)의 측벽을 트림(예를 들어, 에칭)하는 것은, 실리콘 에피택셜 층(125) 상에 실리콘계 층을 선택적으로 성막하는 것, 실리콘계 층이 핀 구조물(100)의 상부에서 더 얇아지고 핀 구조물(100)의 하부을 향해 더 두꺼워지도록 실리콘계 층을 리플로우(re-flow)하는 것, 및 후속하여 실리콘계 층 및 실리콘 에피택셜 층(125)을 에칭하여 초기 또는 제 1 테이퍼드된 프로파일을 형성하는 것을 포함한다.
일부 실시예에서, 실리콘계 층은 약 1 nm 내지 약 2 nm의 두께로 컨포멀 방식으로 핀 구조물(100)의 상부 및 측벽 표면 상에 선택적으로 성막된 실리콘 에피 텍셜 층이다. 결과적으로, 실리콘계 재료는 격리 재료(120) 상에 성장하지 않는다. 일부 실시예에서, 2단계 어닐링 공정은 약 600 ℃ 내지 약 700 ℃의 온도에서 약 10 s 내지 30 s 동안의 사전 담금질(pre-soak), 및 이어서 약 800 ℃ 내지 약 1000 ℃의 온도에서 약 1 ms 동안의 스파이크 어닐링(spike anneal)을 포함한다. 리플로우 공정은 핀 구조물(100) 상에 실리콘계 재료를 재분배하도록 구성된다. 일부 실시예에서, 실리콘계 재료의 약 0.5 nm 내지 약 1 nm는 핀 구조물(100)의 상부와 하부 사이에 재분배된다. 예를 들어, 리플로우 공정 후, 실리콘계 층의 두께는 핀 구조물(100)의 하부에서 약 3 nm이고 핀 구조물(100)의 상부에서 약 1 nm일 수 있다. 도 7은 상술된 성막 및 리플로우 공정 이후의 실리콘계 층(700)을 도시한다.
실리콘계 층(700) 및 실리콘 에피택셜 층(125)에 대해 선택적인 후속 에칭 공정은 실리콘계 층(700)을 제거하기 시작한다. 리플로우 공정 이후의 실리콘계 층(700)의 논-컨포멀 분포로 인해, 핀 구조물(100)의 상부에 있는 실리콘 에피택셜 층(125)은 실리콘계 층(700)이 더 두꺼운 핀 구조물(100)의 하부에 있는 실리콘 에피택셜 층(125)보다 에칭 화학물에 더 빨리 노출된다. 결과적으로, 핀 구조물(100)의 상부 부분은 하부 부분보다 에칭 화학물에 더 오랜 시구간 동안 노출된다. 에칭 화학물에 대한 이러한 의도적인 노출 시간 차이는 핀 구조물(100)에서 초기 또는 제 1 테이퍼드된 프로파일의 형성을 책임진다. 결과의 핀 구조물(100)이 도 8에 도시되어 있다. 비제한적인 예로서, 핀 구조물(100)이 도 8에 도시된 에칭 공정 이후에 상부 코너를 라운딩(rounding)하도록 전개된다. 또한, 에칭 공정 이후에, 상부 폭(W")은 도 6에 도시된 초기 상부 폭(W')에 비해 감소되었다(예를 들어, W" < W). 일부 실시예에서, W"는 도 1a에 도시된 약 W과 실질적으로 같거나 클 수 있다(예를 들어, W" ≥ W).
일부 실시예에서, 더 두꺼운 실리콘계 층(예를 들어, 약 2 nm보다 두꺼운) 및 더 긴 리플로우 시간이 보다 뚜렷한 테이퍼드된 프로파일(예를 들어, 더 큰 폭(Wm)을 갖는 하부 테이퍼드된 프로파일)을 생성하는데 사용될 수 있다. 그러나, 이러한 조건은 전체 처리 시간 및 제조 비용을 실질적으로 증가시킬 수 있다. 한편, 더 얇은 실리콘계 층(예를 들어, 약 2 nm보다 더 얇은)은 원하는 테이퍼드된 프로파일(예를 들어, 상부 폭과 하부 폭 사이의 원하는 차이)을 생성하지 않을 수 있다.
일부 실시예에서, 핀 구조물(100)상의 상부 및 하부 측벽 커버리지 사이의 두께 차이를 조절하고 원하는 테이퍼드된 프로파일을 생성하기 위해 실리콘계 층의 두께 및 리플로우 조건(예를 들어, 어닐링 지속 시간 및 온도)이 사용될 수 있다. 보다 구체적으로, 상술된 공정은 도 3에 도시된 각도(θ1)를 정의하는데 사용될 수 있다. 또한, 일부 실시예에서, 핀 구조물(100)에 대한 원하는 초기 테이퍼드된 프로파일 및 상부 폭을 미세 조절하기 위해 동작(420)이 반복될 수 있다.
일부 실시예에서, 상기 언급된 에칭 공정은 습식 에칭 및 건식 에칭의 조합을 포함한다. 일부 실시예에서, 습식 에칭 공정은 메인 에칭(예를 들어, 핀 구조물(100)을 트림하기 위해)에 사용되고 건식 에칭 공정은 메인 에칭 동안 형성된 부산물을 제거하는데 사용된다. 일부 실시예에서, 에칭 공정은 핀 구조물(100)(예를 들어, 약 4 nm 내지 약 7 nm)로부터 실리콘 에피택셜 재료의 약 10 % 내지 20 %fmf 제거한다. 비제한적인 예로서, 습식 에칭 화학물은 희석된 염산(dHF), 암모니아 수산화물(NH4OH) 및 물(water)을 포함할 수 있다. 건식 에칭 공정은 예를 들어 오존(O3) 플라즈마를 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 메인 에칭 동안 모든 방향으로부터 에칭 균일성을 보장하기 위해 등방성이다.
도 4를 참조하면, 방법(400)은 트림된 핀 구조물(100) 상에 산화물 층의 성막하는 동작(425)으로 계속된다. 예를 들어, 도 9를 참조하면, 산화물 층(900)은 트림된 핀 구조물(100)의 상부 및 측벽 표면 및 격리 재료(120)의 상부 표면을 덮도록 성막될 수 있다. 비제한적인 예로서, 산화물 층(900)은 약 2 nm 내지 약 5 nm의 두께를 가지는 실리콘 산화물 층 또는 실리콘 산질화물 층과 같은 희생 게이트 산화물 층일 수 있다. 산화물 층(900)은 후속 동작에서 높은 유전 상수(예를 들어, 약 3.9보다 큰 유전 상수)를 갖는 재료를 포함하는 게이트 유전체 스택에 의해 대체된다.
도 4를 참조하면, 방법(400)은 도 10에 도시된 제 2 테이퍼드된 프로파일을 형성하기 위해 어닐링 공정을 수행하는 공정인 동작(430)으로 계속된다. 보다 구체적으로, 동작(430)의 어닐링 공정은 도 3에 도시된 각도(θ2 및 θ3)를 정의한다. 이는 동작(430)의 어닐링 공정 동안, 도 9에서 짧은 검은색 화살표(905) 및 긴 검은색 화살표(910)에 의해 표시된 바와 같이 산화물 층(900), 라이너 층(600) 및 격리 재료(120)로부터의 산소를 이용가능하므로 핀 구조물(100)이 부분적으로 산화되기 때문이다. 라이너 층(600)과 격리 재료(120)의 결합된 두께는 산화물 층(900)의 두께보다 크기 때문에, 산화물 층(900)에 의해 덮인 핀 구조물(100)의 부분에 대해서보다는 격리 재료(120) 및 라이너 층(600)에 의해 덮인 핀 구조물(100)의 부분에 대해 산화를 위해 더 많은 산소가 이용가능하다. 따라서, 격리 재료(120) 및 라이너 층(600)에 의해 덮인 핀 구조물(100)의 부분은 산화물 층(900)에 의해 덮인 핀 구조물(100)의 부분보다 더 많이 산화될 것이다. 따라서, 산화물 층(900)에 의해 덮인 핀 구조물(100)의 부분 상에서보다는 격리 재료(120) 및 라이너 층(600)에 의해 덮인 핀 구조물(100)의 부분 상에서 더 두꺼운 산화물의 형성을 위해 핀 구조물(100)로부터 더 많은 실리콘 재료가 소비될 것이다. 동시에, 상술된 어닐링 공정 동안, 격리 재료(120)는 흰색 화살표(915)에 의해 표시된 바와 같이 수축된다. 따라서, 격리 재료(120)의 높이가 감소되고 격리 재료(120)가 효과적으로 리세스되어 도 10에 도시된 하부 테이퍼드된 프로파일(105)을 드러낸다.
일부 실시예에서, 어닐링 공정은 동작(420)의 실리콘계 층(700)의 리플로우와 관련하여 논의된 어닐링 공정과 유사하다. 그러나, 차이점이있다. 예를 들어, 동작(430)에서, 스파이크 어닐링을 위한 온도 범위는 더 커질 수 있다 - 예를 들어, 일부 실시예에 따라 약 700 ℃ 내지 약 1100 ℃일 수 있다. 또한, 동작(430)의 어닐링 공정 동안의 산소 농도는 동작(420)에서 설명된 어닐링 공정의 산소 농도보다 높다. 일부 실시예에서, 격리 재료(120) 및 라이너 층(600)에 의해 덮인 핀 구조물(100)의 부분 산화는 또한 동작(420)의 실리콘계 층(700)의 리플로우에 관해 상술된 어닐링 공정 동안 발생할 수 있다. 유사하게, 격리 재료(120)는 또한 동작(430)의 어닐링 공정 동안 리세스될 수 있다.
동작(430)에서 설명되는 상술된 산화 공정에 기초하여, 도 10에서 점선 원(1000)에 의해 표시된 바와 같은, 하부 테이퍼드된 프로파일(105)의 하부 부분 상의 산화층(900)의 부분은, 하부 테이퍼드된 프로파일(105) 위의 산화물 층(900)의 부분보다 두껍게 성장된다. 이것은 이 영역에서 산화 반응을 향상시키는 격리 재료(120) 및 라이너 영역(600)의 근처에 추가적인 산소가 존재하기 때문이다. 동시에, 격리 재료(120)는 핀 구조물(100)에 대해 수축 및 리세스됨에 따라, 산소 공급 소스가 격리 재료(120)의 리세스 작용에 의해 제거되기 때문에 산화물 층(900)의 성장이 느려진다. 따라서, 하부 테이퍼드된 프로파일(105)이 상기 논의된 바와 같이 에칭 및 산화 공정의 조합에 의해 형성될 수 있다.
일부 실시예에 따르면, 도 3에 도시된 각도(θ2)는 동작(430)의 어닐링 조건을 통해 변조될 수 있다. 예를 들어, 어닐링 온도를 증가시키는 것(예를 들어, 어닐링 온도를 약 1100 ℃에 더 가깝게 설정) 그리고/또는 어닐링 시간을 증가시키는 것은 산화물 층(900)이 상술된 바와 같이 핀 구조물(100)의 하부에서 계속 성장하는 것을 허용한다. 더 두꺼운 산화물 층(900)은 핀 구조물(100)로부터 Si 에피택셜 층(125)의 소비가 더 크다는 것을 의미하며, 이는 더 큰 θ2 및 폭(Wm) 그리고 더 작은 θ3을 초래한다. 반대로, 약 700 ℃에 가까운 어닐링 온도 및/또는 더 짧은 어닐링 시간은 더 얇은 산화물 층 및 Si 에피택셜 층(125)의 더 적은 소비를 산출할 것이고, 이는 더 작은 θ2 및 폭(Wm) 그리고 더 큰 θ3을 초래한다. 산화물 층(900) 및 라이너 층(600)은 설명의 편의를 위해 도 1a 내지 도 1c, 도 2 및 도 3에 도시되지 않는다.
일부 실시예에서, 동작(430) 후에, 희생 게이트 전극(1005)은 도 10에 도시된 바와 같이 핀 구조물(100) 상에 성막된다. 일부 실시예에서, 희생 게이트 전극(1005)은 x 방향을 따라 핀 구조물(100)의 전체 길이를 덮지 않는다. 예를 들어, 희생 게이트 전극(1005)은 핀 구조물(1005)의 중간 부분을 덮고, 핀 구조물(100)의 나머지는 노출된 채로 둔다. 또한, 동작(430) 후에, 핀 구조물(100)의 폭(W)은 실질적으로 변하지 않는다. 일부 실시예에서, 단계(420 및 425) 동안, 핀 구조물(100)의 높이는 상술된 에칭 및 어닐링 공정로 인해 동작(410)으로부터 연속적으로 감소된다.
일부 실시예에서, 핀 구조물(100)의 노출된 섹션(예를 들어, 희생 게이트 전극(1005)에 의해 덮이지 않은 핀 구조물(100)의 부분)은 산화물 층(900)으로부터 박리되고(예를 들어, 산화물 층(900)에 대해 우선적으로 선택적인 에칭 공정에 의해), 소스/드레인 에피택셜 구조물(1100)은 도 11에 도시된 바와 같이 그 위에 성장된다. 일부 실시예들에서, 소스/드레인 에피택셜 구조물(1100)은 각각의 핀 구조물(100)로부터 성장된 2개 이상의 에피택셜 층들에 의해 형성되는 병합된 소스/드레인 에피택셜 구조물이다. 성장의 최종 단계 동안, 2개 이상의 에피택셜 층은 도 11에 도시된 소스/드레인 에피택셜 구조물(1100)을 병합 및 형성하게 한다. 일부 실시예에서, 소스/드레인 에피택셜 구조물(1100)은 p형 finFET용 SiGe 및 n형 finFET용 탄소 도핑된 Si(Si:C)를 포함한다.
방법(400)은 또한 도 1b 및 도 1c에 도시된 SiGe 핀 구조물을 형성하기 위해 사용될 수 있다. 예를 들어, 동작(405)에서, 단일 SiGe 에피택셜 층 또는 SiGe 에피택셜 스택이 기판(115)의 n형 영역 상에 형성되어 도 1b 및 도 1c에 도시된 핀 구조물(100)을 형성할 수 있다 - 상술된 바와 같이, p형 finFET에 적합하다. 일부 실시예에서, SiGe 에피택셜 층(들)은 예를 들어 CVD 공정을 사용하는 이종 에피택셜(heteroepitaxial) 공정에 의해 성장된다. 비제한적인 예로서, 단일 SiGe 에피택셜 층 또는 SiGe 에피택셜 스택 성장에 사용되는 전구체 가스는 (i) SiH4, 디실란(Si2H6), SiH2Cl2, 게르만(GeH4), 또는 염화수소산(HCl), 및 (ii) 수소(H2), 질소(N2), 또는 아르곤(Ar)의 조합을 포함할 수 있다. 일부 실시예에서, 버퍼 층(도시되지 않음)이, 성장된 SiGe와 아래 놓인 기판(115) 사이의 격자 불일치로 인한 성장 결함을 억제하기 위해 SiGe 에피택셜 층(들)의 성장 전에 성막될 수 있다. 또한, 기판(115)은 그 위에 형성된 자연 산화물을 제거하기 위해 SiGe 에피택셜 층(들)의 성장 전에 사전 처리될 수 있다.
비제한적인 예로서, 성장 동안 Ge 농도는 성장 동안 GeH4의 분압 및 SiH4, Si2H6 및 SiH2Cl2와 같은 다른 가스의 분압을 통해 변조될 수 있다. 예를 들어, 성장 동안 더 높은 GeH4 분압 또는 더 낮은 SiH4, Si2H6 또는 SiH2Cl2 분압은 더 높은 Ge 농도를 갖는 SiGe 층에 유리하다. 더 낮은 GeH4 분압 또는 더 높은 SiH4, Si2H6 또는 SiH2Cl2 분압은 더 낮은 Ge 농도를 갖는 SiGe 층에 유리하다.
본 개시에 따른 다양한 실시예는 개선된 구조적 강성 및 바람직한 게이트 제어 특성을 위해 테이퍼드된 하부 프로파일을 갖는 초박형 핀을 형성하는 방법을 설명한다. 일부 실시예에서, Si 및 SiGe 초박형 핀은 여기에 설명된 방법을 사용하여 제조될 수 있다. 또한, Ge 가변 농도 및 테이퍼드된 하부 프로파일을 갖는 SiGe 핀은 채널에 대한 게이트 제어를 개선하기 위해 p형 finFET으로 형성될 수 있다. 일부 실시예에서, SiGe 핀 구조물의 가변 Ge 농도는 핀 구조물의 하부를 향하여 더 높은 Ge 농도를 가지고 약 10 % 내지 약 35 %의 범위 내이다. 일부 실시예에서, 초박형 핀 구조물의 상부 폭은 약 5 nm 내지 약 15 nm의 범위 내이고 하부 테이퍼드된 프로파일의 폭은 약 8 nm 내지 약 20 nm의 범위 내이다. 일부 실시예에서, 제 1 테이퍼드된 프로파일은 패터닝된 핀 구조물 상에 실리콘계 층을 성막 및 리플로우함으로써 달성되고, 후속하여 습식 에칭 및 건식 에칭 공정의 조합에 의해 핀 구조물을 트림한다. 일부 실시예에서, 제 2 테이퍼드된 프로파일은 핀의 트림된 부분 상에 산화물 층을 성막하고 핀 구조물의 상부 부분보다 핀 구조물의 하부 부분을 더 많이 산화하는 어닐링 공정을 핀 구조물에 행함으로써 형성된다.
일부 실시예에서, 반도체 구조물은 그 위에 형성된 페데스탈 구조물 및 페데스탈 구조물 상에 형성된 핀 구조물을 포함하는 기판을 포함한다. 핀 구조물은 하부 폭, 중간 폭 및 상부 폭을 갖는 하부 테이퍼드된 부분을 더 포함하고, 여기서 중간 폭이 하부 폭 및 상부 폭보다 크다. 핀 구조물은 또한 하부 테이퍼드된 부분의 상부 폭과 실질적으로 같거나 좁은 폭을 갖는 상부 부분을 포함한다. 또한, 반도체 구조물은 페데스탈 구조물 사이에 배치된 격리 재료를 포함한다.
일부 실시예에서, 반도체 구조물은 그 위에 형성된 페데스탈 구조물 및 페데스탈 구조물 상에 형성된 핀 구조물을 포함하는 기판을 포함한다. 핀 구조물은 상부 부분 및 상부 부분보다 넓은 테이퍼드된 하부 부분을 더 포함하고, 여기서 테이퍼드된 하부 부분의 각각의 측벽은 핀 구조물의 상부 부분의 측벽 표면 및 페데스탈 구조물의 측벽 표면과 동일 평면 상에 있지 않다. 또한, 반도체 구조물은 페데스탈 구조물 사이에 배치된 격리 재료를 포함한다.
일부 실시예에서, 방법은 기판의 도핑된 영역 상에 에피택셜 층을 성막하는 단계; 에피택셜 층 부분 및 도핑 영역을 패터닝하여 에피택셜 층 부분 및 도핑 영역 부분을 포함하는 핀 구조물을 형성하는 단계를 포함한다. 방법은 또한 에피택셜 층 부분의 상부 섹션이 격리 영역 위에 있도록 기판 상에 격리 영역을 형성하는 단계; 상기 격리 영역 위의 에피택셜 층의 상부 부분 상에 실리콘계 층을 성막하는 단계; 실리콘계 층을 리플로우하기 위해 실리콘계 층을 어닐링하는 단계; 및 격리 영역 위의 핀 구조물에서 제 1 하부 테이퍼드된 프로파일을 형성하기 위해 격리 영역 위의 실리콘계 층 및 핀 구조물을 에칭하는 단계를 포함한다. 상기 방법은 제 1 및 제 2 하부 테이퍼드된 프로파일이 총괄적으로, 상부 폭, 중간 폭 및 하부 폭을 형성하도록 제 1 하부 테이퍼드된 프로파일 아래와 격리 영역 위에 제 2 하부 테이퍼드된 프로파일을 형성하기 위해 핀 구조물을 어닐링하는 단계를 더 포함하여, 여기서 중간 폭은 상부 폭 및 하부 폭보다 크다.
발명의 요약이 아닌, 상세한 설명 섹션은 청구범위를 해석하기 위해 사용되는 것으로 의도됨을 인지하여야 한다. 발명의 요약 섹션은 모든 예시적인 실시예 중 하나 이상을 기재할 수 있고, 따라서 첨부된 청구범위를 제한하는 것으로 의도되지 않는다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기 개시는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지할 것이다. 또한, 당업자는 그러한 동등한 구성이 청구된 청구범위의 사상 및 범주로부터 벗어나지 않고, 이들은 본 발명개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지할 것이다.
실시예
1. 반도체 구조물에 있어서,
페데스탈(pedestal) 구조물을 포함하는 기판 - 상기 페데스탈 구조물은 상기 기판 상에 형성됨 - ;
상기 페데스탈 구조물 상에 형성된 핀 구조물; 및
상기 페데스탈 구조물 사이에 배치된 격리 재료
를 포함하고,
상기 핀 구조물은,
하부 폭, 중간 폭 및 상부 폭을 갖는 하부 테이퍼드된 부분 - 상기 중간 폭이 상기 하부 폭 및 상기 상부 폭보다 큼 - , 및
상기 하부 테이퍼드된 부분의 상부 폭과 실질적으로 같거나 그 보다 좁은 폭을 갖는 상부 부분을 포함하는 것인, 반도체 구조물.
2. 제 1 항에 있어서,
상기 핀 구조물은 실리콘 에피택셜 층을 포함하는 것인, 반도체 구조물.
3. 제 1 항에 있어서,
상기 핀 구조물은 상부 부분과 하부 테이퍼드된 부분 사이에 변화하는(varying) 게르마늄 농도를 갖는 실리콘-게르마늄 에피택셜 층을 포함하는 것인, 반도체 구조물.
4. 제 3 항에 있어서,
상기 상부 부분은 상기 상부 부분의 하부 섹션에서 게르마늄 피크 농도를 갖는 게르마늄 농도 구배를 포함하는 것인, 반도체 구조물.
5. 제 3 항에 있어서,
상기 하부 테이퍼드된 부분은 상기 상부 부분보다 큰 게르마늄 농도를 갖는 것인, 반도체 구조물.
6. 제 1 항에 있어서,
상기 핀 구조물은 실리콘-게르마늄 에피택셜 층의 스택을 포함하고, 각각의 실리콘-게르마늄 에피택셜 층은 상이한 게르마늄 농도를 포함하는 것인, 반도체 구조물.
7. 제 1 항에 있어서,
상기 상부 부분의 폭은 약 5 nm 내지 약 15 nm이고 상기 중간 폭은 약 8 nm 내지 약 20 nm인 것인, 반도체 구조물.
8. 제 1 항에 있어서,
상기 하부 테이퍼드된 부분의 중간 폭은 상기 상부 부분의 측벽 표면과 상기 하부 테이퍼드된 부분의 측벽 표면 사이에서 측정된 상기 하부 테이퍼드된 부분의 측벽 각도에 의해 형성되는 것인, 반도체 구조물.
9. 제 8 항에 있어서,
상기 측벽 각도는 약 10 ° 내지 약 30 °의 범위 내인 것인, 반도체 구조물.
10. 반도체 구조물에 있어서,
페데스탈 구조물을 포함하는 기판 - 상기 페데스탈 구조물은 상기 기판 상에 형성됨 - ;
상기 페데스탈 구조물 상에 형성되고 상부 부분 및 상기 상부 부분보다 넓은 테이퍼드된 하부 부분을 포함하는 핀 구조물 - 상기 테이퍼드된 하부 부분의 각각의 측벽은 상기 핀 구조물의 상부 부분의 측벽 표면 및 상기 페데스탈 구조물의 측벽 표면과 동일 평면 상에 있지 않음 - ;
상기 페데스탈 구조물 사이에 배치된 격리 재료
를 포함하는, 반도체 구조물.
11. 제 10 항에 있어서,
상기 테이퍼드된 하부 부분의 측벽과 상기 상부 부분의 측벽 사이의 테이퍼드된 각도는 약 10 ° 내지 30 °의 범위 내에 있는 것인, 반도체 구조물.
12. 제 10 항에 있어서,
상기 테이퍼드된 하부 부분의 인접한 측벽은 약 120 ° 내지 약 160 °의 각도를 형성하는 것인, 반도체 구조물.
13. 제 10 항에 있어서,
상기 테이퍼드된 하부 부분은,
높이;
상부 폭;
중간 폭; 및
하부 폭을 포함하고,
상기 중간 폭은 상기 상부 폭 및 하부 폭 각각보다 큰 것인, 반도체 구조물.
14. 제 13 항에 있어서,
상기 중간 폭은 약 8 nm 내지 20 m의 범위 내인 것인, 반도체 구조물.
15. 제 13 항에 있어서,
상기 중간 폭은 상기 상부 폭 및 상기 하부 폭보다 크고, 상기 하부 폭은 상기 상부 폭보다 큰 것인, 반도체 구조물.
16. 제 13 항에 있어서,
상기 중간 폭은 상기 페데스탈 구조물 위에 약 1 nm 내지 약 3 nm 사이에 위치되는 것인, 반도체 구조물.
17. 제 13 항에 있어서,
상기 테이퍼드된 하부 부분의 높이는 상기 핀 구조물의 높이의 약 10 % 내지 약 20 %인 것인, 반도체 구조물.
18. 방법에 있어서,
기판의 도핑 영역 상에 에피택셜 층을 성막하는 단계;
상기 에피택셜 층 및 상기 도핑 영역을 패터닝하여 에피택셜 층 부분 및 도핑 영역 부분을 포함하는 핀 구조물을 형성하는 단계;
상기 에피택셜 층 부분의 상부 섹션이 상기 격리 영역 위에 있도록 상기 기판 상에 격리 영역을 형성하는 단계;
상기 격리 영역 위의 상기 에피택셜 층의 상부 부분 상에 실리콘계 층을 성막하는 단계;
상기 실리콘계 층을 리플로우(reflow)하기 위해 상기 실리콘계 층을 어닐링하는 단계;
상기 격리 영역 위의 상기 핀 구조물에서 제 1 하부 테이퍼드된 프로파일을 형성하기 위해 상기 격리 영역 위의 핀 구조물 및 상기 실리콘계 층을 에칭하는 단계; 및
상기 제 1 하부 테이퍼드된 프로파일 아래와 상기 격리 영역 위에 제 2 하부 테이퍼드된 프로파일을 형성하기 위해 상기 핀 구조물을 어닐링하는 단계
를 포함하고,
상기 제 1 및 제 2 하부 테이퍼드된 프로파일은 총괄적으로(collectively), 상부 폭, 중간 폭 및 하부 폭을 갖는 하부 프로파일을 형성하고,
상기 중간 폭은 상기 상부 폭 및 상기 하부 폭 각각보다 큰 것인, 방법.
19. 제 18 항에 있어서,
상기 실리콘계 층을 어닐링하는 단계는, 상기 핀 구조물 상의 상기 실리콘계 층의 상부 커버리지가 상기 핀 구조물 상의 상기 실리콘계 층의 하부 커버리지보다 얇도록 실리콘계 층을 리플로우하는 단계를 포함하는 것인, 방법.
20. 제 18 항에 있어서,
상기 제 2 하부 테이퍼드된 프로파일을 형성하기 위해 상기 핀 구조물을 어닐링하는 단계는, 상기 격리 영역에 의해 덮인 상기 핀 구조물을 산화하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    페데스탈(pedestal) 구조물을 포함하는 기판 - 상기 페데스탈 구조물은 상기 기판 상에 형성됨 - ;
    상기 페데스탈 구조물 상에 형성된 핀 구조물; 및
    상기 페데스탈 구조물 사이에 배치된 격리 재료
    를 포함하고,
    상기 핀 구조물은,
    하부 폭, 중간 폭 및 상부 폭을 갖는 하부 테이퍼드된 부분 - 상기 중간 폭이 상기 하부 폭 및 상기 상부 폭보다 큼 - , 및
    상기 하부 테이퍼드된 부분의 상부 폭과 같거나 그 보다 좁은 폭을 갖는 상부 부분을 포함하는 것인, 반도체 구조물.
  2. 제 1 항에 있어서,
    상기 핀 구조물은 실리콘 에피택셜 층을 포함하는 것인, 반도체 구조물.
  3. 제 1 항에 있어서,
    상기 핀 구조물은 상기 상부 부분과 상기 하부 테이퍼드된 부분 사이에 변화하는(varying) 게르마늄 농도를 갖는 실리콘-게르마늄 에피택셜 층을 포함하는 것인, 반도체 구조물.
  4. 제 3 항에 있어서,
    상기 상부 부분은 상기 상부 부분의 하부 섹션에서 게르마늄 피크 농도를 갖는 게르마늄 농도 구배를 포함하는 것인, 반도체 구조물.
  5. 제 3 항에 있어서,
    상기 하부 테이퍼드된 부분은 상기 상부 부분보다 큰 게르마늄 농도를 갖는 것인, 반도체 구조물.
  6. 제 1 항에 있어서,
    상기 핀 구조물은 실리콘-게르마늄 에피택셜 층의 스택을 포함하고, 각각의 실리콘-게르마늄 에피택셜 층은 상이한 게르마늄 농도를 포함하는 것인, 반도체 구조물.
  7. 제 1 항에 있어서,
    상기 상부 부분의 폭은 5 nm 내지 15 nm이고 상기 중간 폭은 8 nm 내지 20 nm인 것인, 반도체 구조물.
  8. 제 1 항에 있어서,
    상기 하부 테이퍼드된 부분의 중간 폭은 상기 상부 부분의 측벽 표면과 상기 하부 테이퍼드된 부분의 측벽 표면 사이에서 측정된 상기 하부 테이퍼드된 부분의 측벽 각도에 의해 형성되는 것인, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    페데스탈 구조물을 포함하는 기판 - 상기 페데스탈 구조물은 상기 기판 상에 형성됨 - ;
    상기 페데스탈 구조물 상에 형성되고 상부 부분 및 상기 상부 부분보다 넓은 테이퍼드된 하부 부분을 포함하는 핀 구조물 - 상기 테이퍼드된 하부 부분의 각각의 측벽은 상기 핀 구조물의 상부 부분의 측벽 표면 및 상기 페데스탈 구조물의 측벽 표면과 동일 평면 상에 있지 않음 - ;
    상기 페데스탈 구조물 사이에 배치된 격리 재료
    를 포함하는, 반도체 구조물.
  10. 방법에 있어서,
    기판의 도핑 영역 상에 에피택셜 층을 성막하는 단계;
    상기 에피택셜 층 및 상기 도핑 영역을 패터닝하여 에피택셜 층 부분 및 도핑 영역 부분을 포함하는 핀 구조물을 형성하는 단계;
    상기 에피택셜 층 부분의 상부 섹션이 격리 영역 위에 있도록 상기 기판 상에 상기 격리 영역을 형성하는 단계;
    상기 격리 영역 위의 상기 에피택셜 층의 상부 부분 상에 실리콘계 층을 성막하는 단계;
    상기 실리콘계 층을 리플로우(reflow)하기 위해 상기 실리콘계 층을 어닐링하는 단계;
    상기 격리 영역 위의 상기 핀 구조물에서 제 1 하부 테이퍼드된 프로파일을 형성하기 위해 상기 격리 영역 위의 핀 구조물 및 상기 실리콘계 층을 에칭하는 단계; 및
    상기 제 1 하부 테이퍼드된 프로파일 아래와 상기 격리 영역 위에 제 2 하부 테이퍼드된 프로파일을 형성하기 위해 상기 핀 구조물을 어닐링하는 단계
    를 포함하고,
    상기 제 1 및 제 2 하부 테이퍼드된 프로파일은 총괄적으로(collectively), 상부 폭, 중간 폭 및 하부 폭을 갖는 하부 프로파일을 형성하고,
    상기 중간 폭은 상기 상부 폭 및 상기 하부 폭 각각보다 큰 것인, 방법.
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