KR20170003347A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

실질적으로 도핑되지 않은(undoped) 채널 영역을 갖는 반도체 장치를 제조하는 방법은 기판으로부터 연장되는 복수의 핀들(fins)을 형성하는 단계를 포함한다. 다양한 실시예들에서, 상기 복수의 핀들 각각은 기판의 부분, 상기 기판의 상기 부분 상의 제 1 에피택셜 층의 부분, 및 상기 제 1 에피택셜 층의 상기 부분 상의 제 2 에피택셜 층의 부분을 포함한다. 상기 복수의 핀들 각각의 상기 제 1 에피택셜 층의 상기 부분은 산화되고, 라이너(liner) 층이 상기 복수의 핀들 각각의 위에 형성된다. 다음에, 리세스된(recessed) 격리 영역들이 상기 라이너 층에 인접하여 형성된다. 다음에, 상기 라이너 층은 상기 복수의 핀들 각각의 상기 제 2 에피택셜 층의 상기 부분의 하단 표면(bottom surface)에 인접한 잔류 물질 부분(예를 들면, Ge 잔류물)을 노출시키기 위해 에칭되고, 상기 잔류 물질 부분은 제거된다.

Description

산화물 구조 상의 FINFET 채널 및 관련 방법들{FINFET CHANNEL ON OXIDE STRUCTURES AND RELATED METHODS}
전자 산업은, 더 많은 점점 복잡하고 정교해지는 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 장치들에 대한 끊임없이 증가하는 수요를 경험해 왔다. 따라서, 저비용, 고성능 및 저전력의 집적 회로들(integrated circuits, ICs)을 제조하기 위한 반도체 산업에서의 지속적인 경향이 있다. 지금까지 이러한 목표들은 대부분 반도체 IC 치수들(예를 들면, 최소 형체 크기(minimum feature size))을 축소하여 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 달성되어 왔다. 그러나, 그러한 스케일링(scaling)으로 인해 반도체 제조 공정에서 복잡성도 또한 증가되었다. 따라서, 반도체 IC들 및 장치들의 지속적인 발전을 위해서는 반도체 제조 공정들 및 기술들의 유사한 발전이 필요하다.
최근, 게이트 채널 결합(gate-channel coupling)을 증가시켜 게이트 제어를 개선하고, 오프 상태(OFF-state) 전류를 감소시키며, 단채널 효과들(short-channel effects, SCEs)을 감소시키기 위한 노력으로 다중 게이트(multi-gate) 장치들이 소개되었다. 소개된 하나의 그러한 다중 게이트 장치가 핀 전계효과 트랜지스터(fin field effect transistor, FinFET)이다. FinFET은 지느러미 같은(fin-like) 구조가 형성되고 상기 FET 채널을 형성하는데 이용되는 기판으로부터 연장되는 상기 지느러미 같은 구조로부터 그 이름을 얻게 되었다. FinFET은 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 공정들과 호환가능하고, FinFET의 3 차원 구조는, 게이트 제어를 유지하고 SCE들을 완화시키면서, FinFET이 공격적으로 스케일링될 수 있도록 한다. 종래 공정들에서는, FinFET 소스/드레인 공핍 영역들(depletion regions)의 펀치 스루(punch through)를 방지하기 위해, 펀치 스루 방지(anti-punch through, APT) 이온 주입이 FinFET 핀(fin) 요소들을 통해 수행된다. 그러나, FinFET 장치들의 핀(fin)들을 통한 도펀트들(예를 들면, APT 주입들(APT implants)에 이용되는 도펀트들)의 이온 주입은 결함들(defects)의 형성 및 FinFET 채널 영역에의 불순물들(impurities)의 도입에 직접적으로 기여한다. 그러한 채널 결함들 및 불순물들은 FinFET 채널을 통해 흐르는 캐리어들(carriers)의 산란(scattering)을 유발할 수 있고, 따라서 채널 이동도(channel mobility)를 저하시키고 장치 성능에 부정적인 영향을 미칠 수 있다. FinFET 핀들을 통한 도펀트 주입은 또한, 다른 문제들 중에서도 FinFET 장치 파라미터들의 변동성(variability)을 유발할 수 있는, 불균일한 도핑 프로파일을 초래할 수 있다. 따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로 입증되지는 못했다.
본 개시의 측면들은 첨부 도면과 함께 읽을 경우 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행(standard practice)에 따라, 다양한 형체들(features)이 일정한 축척으로 도시되어 있지 않다는 것을 주지해야 할 것이다. 사실상, 상기 다양한 형체들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 본 개시의 하나 이상의 측면들에 따른 FinFET 장치 또는 그 일부를 제조하는 방법의 흐름도이다;
도 2a, 도 3, 도 4a, 도 5a, 도 6a, 도 7a, 도 8, 도 9, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14 내지 도 18은 도 1의 방법의 측면들에 따른 장치(200)의 실시예의 등각도들(isometric views)이다; 및
도 2b, 도 4b, 도 5b, 도 6b, 도 7b, 도 10b, 도 11b, 도 12b, 및 도 13b는, 상기 나열된 각각의 등각도들에 대응하는, 도 1의 상기 방법의 측면들에 따른 상기 장치(200)의 실시예의 단면도들이다.
다음의 개시는 제공되는 주제의 상이한 형체들(features)을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배치들의 구체적인 예들은 하기에서 본 개시를 단순화하기 위해 설명된다. 이들은, 물론, 단지 예들일 뿐이며 제한하고자 한 것이 아니다. 예를 들면, 하기의 설명에서 제 2 형체 위에 또는 상에(over or on) 제 1 형체의 형성은 상기 제 1 및 제 2 형체들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 상기 제 1 및 제 2 형체들 사이에 추가적인 형체들이 형성되어 상기 제 1 및 제 2 형체들이 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 상기 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며 그 자체로 논의되는 상기 다양한 실시예들 및/또는 구성들(configurations) 간의 관계를 말하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", 및 "상부의(upper)" 등과 같은, 공간 관련 용어들은 본 명세서에서, 도면들에 도시된 바와 같은, 다른 요소(들) 또는 형체(들)에 대한 하나의 요소 또는 형체의 관계를 설명함에 있어 설명의 용이성을 위해 사용될 수 있다. 상기 공간 관련 용어들은, 상기 도면들에 묘사된 방향에 부가하여, 사용 또는 작동 중인 장치(device)의 상이한 방향들을 포괄하고자 한 것이다. 상기 장치(apparatus)는 다른 방향을 향할 수 있으며(90도 회전되거나 또는 다른 방향들을 향할 수 있음), 본 명세서에서 사용되는 상기 공간 관련 서술어들은 이에 따라 마찬가지로 해석될 수 있다.
본 개시는 본 명세서에서 FinFET 장치들로 칭해지는 다중 게이트 트랜지스터들(multi-gate transistors) 또는 핀형(fin-type) 다중 게이트 트랜지스터들의 형태로 실시예들을 제시한다는 것을 또한 주지해야 할 것이다. 그러한 장치는 P-형 금속 산화물 반도체 FinFET 장치(P-type metal-oxide-semiconductor FinFET device) 또는 N-형 금속 산화물 반도체 FinFET 장치를 포함할 수 있다. 상기 FinFET 장치는 이중 게이트(dual-gate) 장치, 삼중 게이트(tri-gate) 장치, 벌크(bulk) 장치, 절연체 상 실리콘(silicon-on-insulator, SOI) 장치, 및/또는 다른 구성일 수 있다. 본 개시가 속하는 기술분야의 통상의 지식을 가진 자라면 본 개시의 측면들로부터 이익을 얻을 수 있는 반도체 장치의 다른 예들을 알 수 있을 것이다. 예를 들면, 본 명세서에서 설명하는 일부 실시예들은 또한 게이트 올 어라운드(gate-all-around, GAA) 장치들, 오메가 게이트(Omega-gate, Ω-gate) 장치들, 또는 파이 게이트(Pi-gate, Π-gate) 장치들에 적용될 수도 있다.
기판 상에 배치된 도펀트 없는(dopant-free) 채널들을 갖는 핀들의 제조를 포함하는 반도체 제조 방법(100)이 도 1에 예시된다. 본 명세서에서, "도펀트 없는(dopant-free)" 물질이란 용어는 약 0 cm-3 내지 약 1×1017 cm-3의 외인성 도펀트 농도(extrinsic dopant concentration)를 갖는 물질(예를 들면, 반도체 물질)을 말하는데 사용된다. 일부 예들에서, 본 명세서에서 사용되는, "도핑되지 않은(undoped)"이란 용어는, 유사한 의미를 갖는, "도펀트 없는"과 상호교환적으로 사용될 수 있다. 또한, 일부 실시예들에서, 본 명세서에서 사용되는, "도핑되지 않은" 및 "도펀트 없는"이란 용어들은 (예를 들면, 이온 주입 공정, 확산 공정, 또는 다른 도핑 공정에 의해) 의도적으로 도핑되지 않은 기판 영역들, 핀 영역들, 또는 다른 영역들을 의미할 수 있다. 하기하는 바와 같이, 장치 채널에 도펀트들의 존재는, 실질적으로 장치 성능을 저하시킬 수 있는, 능동 장치 채널(active device channel)에서의 캐리어 산란(carrier scattering)을 유발할 수 있다. 하기하는 바와 같이, 실질적으로 도펀트 없는 에피택셜 성장된(epitaxially grown) 도핑되지 않은 채널 영역을 갖는, FinFET 장치들과 같은, 장치들은 현저히 향상된 성능(예를 들면, 증가된 장치 온-전류(ON-current))을 초래할 수 있다. 본 명세서에서, "도펀트(dopant)" 또는 "외인성 도펀트(extrinsic dopant)"는 반도체의 전기적 특성을 변화시키기 위한 목적으로 반도체 격자(semiconductor lattice)에 도입될 수 있는 불순물(예를 들면, B, P, As 등)을 말하는데 사용될 수 있다. 예를 들면, N-형 불순물들은 N-형 물질을 형성하기 위해 반도체에 도입될 수 있고, P-형 불순물들은 P-형 물질을 형성하기 위해 반도체에 도입될 수 있다. 상기 방법(100)은 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 기술 공정 흐름의 특징들을 갖는 단계들을 포함하며, 따라서 본 명세서에서 단지 간단히 설명된다는 것을 이해할 것이다. 추가적인 단계들은 상기 방법(100) 이전, 이후, 및/또는 도중에 수행될 수 있다.
도 2a, 도 3, 도 4a, 도 5a, 도 6a, 도 7a, 도 8, 도 9, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 14 내지 도 18은 도 1의 상기 방법(100)의 다양한 단계들에 따른 반도체 장치(200)의 실시예의 등각도들이다. 도 2b, 도 4b, 도 5b, 도 6b, 도 7b, 도 10b, 도 11b, 도 12b, 및 도 13b는, 상기 나열된 각각의 등각도들에 대응하는, 도 1의 상기 방법(100)의 다양한 단계들에 따른 상기 반도체 장치(200)의 실시예의 단면도들이다. 상기 반도체 장치(200)의 부분들은 CMOS 기술 공정 흐름에 의해 제조될 수 있으며, 따라서 본 명세서에서는 일부 공정들이 단지 간단히 설명된다는 것을 이해할 것이다. 또한, 상기 반도체 장치(200)는, 추가적인 트랜지스터들, 양극성 접합 트랜지스터들(bipolar junction transistors), 저항기들, 커패시터들, 인덕터들, 다이오드들, 퓨즈들, 정적 랜덤 액세스 메모리(static random access memory, SRAM), 및/또는 다른 논리 회로들 등의 다른 유형의 장치들과 같은, 다양한 다른 장치들 및 형체들(features)을 포함할 수 있지만, 본 개시의 발명 사상의 더 나은 이해를 위해 단순화된다. 일부 실시예들에서, 상기 반도체 장치(200)는, PFET들, NFET들 등을 포함하는, 상호연결될 수 있는 복수의 장치들(예를 들면, 트랜지스터들)을 포함한다. 또한, 도 2 내지 도 18을 참조하여 주어지는 어떠한 설명들이든지 포함하여, 상기 방법(100)의 공정 단계들은 단지 예시적일 뿐이며 이하의 청구항에 구체적으로 기재된 것을 초과하여 제한하고자 의도한 것이 아님을 주지해야 할 것이다.
상기 방법(100)은 기판이 제공되는 블록(120)에서 시작된다. 도 2의 예를 참조하면, 블록(102)의 실시예에서, 기판(202)이 제공된다. 일부 실시예들에서, 상기 기판(202)은 실리콘(silicon) 기판과 같은 반도체 기판일 수 있다. 상기 기판(202)은, 반도체 기판 상에 형성되는 전도성 또는 절연성 층들을 포함하여, 다양한 층들을 포함할 수 있다. 상기 기판(202)은 본 개시가 속하는 기술분야에 알려진 바와 같은 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 상기 기판(202)은 또한, 게르마늄, 실리콘 탄화물(silicon carbide, SiC), 실리콘 게르마늄(SiGe),또는 다이아몬드와 같은, 다른 반도체들을 포함할 수 있다. 대안적으로, 상기 기판(202)은 화합물 반도체 및/또는 합금 반도체(alloy semiconductor)를 포함할 수 있다. 또한, 상기 기판(202)은 선택사항으로(optionally) 에피택셜 층(epitaxial layer, 에피 층(epi-layer))을 포함할 수 있고, 성능 개선을 위해 변형될(strained) 수 있으며, 절연체 상 실리콘(silicon-on-insulator, SOI) 구조를 포함할 수 있고, 및/또는 다른 적절한 개선 특징들을 가질 수 있다.
상기 방법(100)은 다음에 APT 주입(APT implant)이 수행되는 블록(104)으로 진행된다. 도 2a 및 도 2b의 예를 참조하면, 블록(104)의 실시예가 도시된다. 일부 실시예들에서, P-형 APT 영역(206)을 패터닝하기 위해 제 1 포토리소그래피(포토) 단계가 수행되고, N-형 APT 영역(204)을 패터닝하기 위해 제 2 포토 단계가 수행된다. 예를 들면, 일부 실시예들에서, 상기 제 1 포토 단계를 수행하는 단계는 상기 기판(202) 위에 포토레지스트 층(레지스트)을 형성하는 단계, 상기 레지스트를 패턴(예를 들면, P-형 APT 주입 마스크)에 노광하는 단계, 노광후 베이크(post-exposure bake) 공정들을 수행하는 단계, 및 패터닝된 레지스트 층(208)을 형성하기 위해 상기 레지스트를 현상하는(developing) 단계를 포함할 수 있다. 도 2a에 도시한 바와 같이, 상기 패터닝된 레지스트 층(208)의 형성 후, 이온 주입 공정(ion implantation process, 212)이 상기 기판(202)의 상기 P-형 APT 영역(206) 내로 수행되고, 반면에 상기 N-형 APT 영역(204)은 상기 레지스트 층(208)에 의해 마스킹된 채로 남아 있다. 예로서, 상기 이온 주입 공정(212)을 통해 상기 P-형 APT 영역(206) 내로 주입되는 P-형 도펀트는 붕소(boron), 알루미늄(aluminum), 갈륨(gallium), 인듐(indium), 또는 다른 P-형 억셉터(acceptor) 물질을 포함할 수 있다. 상기 이온 주입 공정(212) 후, 상기 레지스트 층(208)은, 예를 들면, 용제, 레지스트 스트리퍼(resist stripper), 애싱(ashing), 또는 다른 적절한 기법에 의해 제거될 수 있다. 그 후에, 일부 실시예들에서, 상기 제 2 포토 단계가 수행될 수 있으며, 여기서 상기 제 2 포토 단계는 상기 기판(202) 위에 레지스트 층을 형성하는 단계, 상기 레지스트를 패턴(예를 들면, N-형 APT 주입 마스크)에 노광하는 단계, 노광후 베이크 공정들을 수행하는 단계, 및 패터닝된 레지스트 층(210)을 형성하기 위해 상기 레지스트를 현상하는 단계를 포함할 수 있다. 도 2b에 도시한 바와 같이, 상기 패터닝된 레지스트 층(210)의 형성 후, 이온 주입 공정(214)이 상기 기판(202)의 상기 N-형 APT 영역(204) 내로 수행되고, 반면에 상기 P-형 APT 영역(206)은 상기 레지스트 층(210)에 의해 마스킹된 채로 남아 있다. 예로서, 상기 이온 주입 공정(214)을 통해 상기 N-형 APT 영역(204) 내로 주입되는 N-형 도펀트는 비소(arsenic), 인(phosphorus), 안티몬(antimony), 또는 다른 N-형 도너(donor) 물질을 포함할 수 있다. 상기 이온 주입 공정(214) 후, 상기 레지스트 층(210)은, 예를 들면, 용제, 레지스트 스트리퍼, 애싱, 또는 다른 적절한 기법에 의해 제거될 수 있다. 상기 제 1 및 제 2 포토 단계들은 어떠한 순서로든지 수행될 수 있다는 것, 예를 들면, 상기 N-형 APT 영역(204)은 상기 P-형 APT 영역(206) 전에 주입이 수행될 수 있다. 또한, 다양한 실시예들에서, APT 주입(APT implant)은, 예를 들면, 약 1×1018 cm-3 내지 약 1×1019 cm-3의 높은 도펀트 농도를 가질 수 있다. 그러한 높은 APT 도펀트 농도는, 하기하는 바와 같이, 도펀트 확산 장벽(dopant diffusion barrier)으로서의 역할을 하는, 상기 APT-주입된(APT-implanted) 기판 위에 후속적으로 형성되는 유전체 층(dielectric layer)의 존재로 인해 유리하게 이용될 수 있다.
FinFET 핀 구조들의 형성 이전에 상기 APT 주입 공정들(212, 214)을 수행함으로써, FinFET 핀 손상 및 장치 열화를 피할 수 있다. 예를 들면, 기존 반도체 공정 흐름들에서는, 이온 주입 공정들(예를 들면, APT 이온 주입 공정들)이 하기하는 FinFET 핀 요소들을 통해 수행되는데, 이는, FinFET 채널 영역에 대한 손상을 포함하여, 상기 FinFET 요소들에 대한 손상을 야기할 수 있고, 이는 캐리어 산란을 초래하여 장치 성능을 저하시킬 수 있다. 고온 어닐링(anneal)이 그러한 결함들을 제거하려는 시도로(뿐만 아니라 도펀트 활성화를 위해서) 이용될 수 있지만, 이온 주입에 의해 도입된 모든 결함들이 제거되지는 않을 수 있으며, 따라서 상기 기판(또는 핀 요소들)은 기판의 이온 주입 이전 상태로 복구되지 않을 수 있다. 또한, FinFET 핀 요소들을 통한 도펀트 주입은, 상기 FinFET 채널 영역 내에 분포된 도펀트들을 포함하는, 도핑 프로파일이 불균일한 결과를 초래할 수 있다. 본 개시가 속하는 기술분야에 알려진 바와 같이, 장치 채널에서의 증가된 도핑 농도는 이온화된 불순물 산란으로 인해 감소된 장치 이동도를 초래할 수 있다.
본 개시의 실시예들은 기존 기술보다 이점들을 제공하지만, 그러나 다른 실시예들은 상이한 이점들을 제공할 수 있고, 모든 이점들이 반드시 본 명세서에서 논의되는 것은 아니며, 및 모든 실시예들에 대해 아무런 특별한 이점도 요구되지는 않는다는 것을 이해해야 할 것이다. 예를 들면, 본 명세서에서 논의되는 실시예들은, 결함 형성 및 채널 분순물들의 도입을 포함하여, APT 이온 주입 공정들과 같은 이온 주입 공정들로 인해 발생할 수 있는 반도체 장치들의 열화를 피하기 위한 방법들 및 구조들을 포함한다. 일부 실시예들에서, N-형 APT 영역(204) 및/또는 P-형 APT 영역(206)은, 하기하는 바와 같이, FinFET 핀 요소들의 형성 이전에, 상기한 바와 같은, 주입이 수행될 수 있다. 따라서, APT 이온 주입에 기인한 열화가 방지된다. 일부 실시예들에서, 하기한 바와 같이, 에피택셜 성장된 도핑되지 않은 채널 층이 상기 APT-주입된 기판 위에 형성된다. 또한, 다양한 실시예들에서, 상기 에피택셜 성장된 도핑되지 않은 채널 층은, APT 도펀트들에 대한 확산 장벽으로서의 역할을 하는, 산화물 층에 의해 상기 APT-주입된 기판으로부터 분리된다. 이 유리한 산화물 장벽 층으로 인해, 상기 APT 주입은, 예를 들면, 약 1×1018 cm-3 내지 약 1×1019 cm-3의 높은 도펀트 농도를 가질 수 있다. 일부 실시예들에서, 상기 에피택셜 성장된 도핑되지 않은 채널 층은 실질적으로 도펀트들이 없기 때문에, 캐리어 채널 산란이 완화되고, 장치 이동도 및 구동 전류가 향상된다. 다양한 실시예들에서, 상기 도핑되지 않은 채널 층(및 이에 따른 상기 능동 장치 채널)은 약 1×1017 cm-3 미만의 도펀트 농도를 갖는다. 상기 확산 장벽으로서 산화된 SiGe 층을 포함하는 일부 공정들에서, 상기 SiGe 층은 완전히 산화되지는 않을 수 있으며, 이는 장치 성능에 해로울 수 있는 Ge 잔류물(Ge residue)을 초래할 수 있다. 따라서, 본 개시의 실시예들은, 하기하는 바와 같이, FinFET 높이 또는 폭에 대한 불이익 없이 그러한 Ge 잔류물을 감소 및/또는 제거하는 방법들 뿐만 아니라, 상기 SiGe 층을 완전히 산화시키는 방법들을 또한 제공한다. 또한, 본 명세서에서 설명하는 방법들 및 구조들은 NFET 또는 PFET 장치들에 적용될 수 있다는 것을 주지해야 할 것이다. 또한, 본 명세서에서의 논의는 직접적으로 주로 FinFET 장치들에 대한 것이지만, 본 개시가 속하는 기술분야의 통상의 지식을 가진 자라면 본 명세서에서 설명되는 상기 방법들 및 구조들이 본 개시의 범위를 벗어남이 없이 다른 유형의 장치들에 동일하게 적용될 수 있다는 것을 이해할 것이다. 나아가, 다른 실시예들 및 이점들은 본 개시를 통독할 시 본 개시가 속하는 기술분야의 숙련된 자들에게 명백해질 것이다.
도 1로 돌아가면, 상기 방법(100)은 다음에 하나 이상의 에피택셜 층들이 성장되는 블록(106)으로 진행된다. 도 3의 예를 참조하면, 블록(106)의 실시예에서, 에피택셜 층(302)이 상기 APT-주입된 기판(202) 위에 형성되고, 에피택셜 층(304)이 상기 에피택셜 층(302) 위에 형성된다. 일부 실시예들에서, 상기 에피택셜 층(302)은 약 2 nm 내지 약 10 nm의 두께 범위를 갖는다. 일부 실시예들에서, 상기 에피택셜 층(304)은 약 30 nm 내지 약 60 nm의 두께 범위를 갖는다. 예로서, 상기 층들(302, 304)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy, MBE) 공정, 유기금속 화학 기상 퇴적(metalorganic chemical vapor deposition, MOCVD) 공정, 및/또는 다른 적절한 에피택셜 성장 공정에 의해 수행될 수 있다. 일부 실시예들에서, 에피택셜 성장된 층들(302, 304)은 상기 기판(202)과 동일한 물질을 포함한다. 일부 실시예들에서, 상기 에피택셜 성장된 층들(302, 304)은 상기 기판(202)과 상이한 물질을 포함한다. 적어도 일부 예들에서, 상기 에피택셜 층(302)은 에피택셜 성장된 실리콘 게르마늄(SiGe) 층을 포함하고, 상기 에피택셜 층(304)은 에피택셜 성장된 실리콘(Si) 층을 포함한다. 대안적으로, 일부 실시예들에서, 상기 에피택셜 층들(302, 304) 중 어느 하나는, 실리콘 탄화물(silicon carbide), 갈륨 비소화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비소화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은, 다른 물질들을 포함할 수 있다. 다양한 실시예들에서, 상기 에피택셜 층들(302, 304)은 실질적으로 도펀트가 없으며(즉, 약 0 cm-3 내지 약 1×1017 cm-3의 외인성 도펀트 농도를 가짐), 예를 들면, 아무런 의도적인 도핑이 상기 에피택셜 성장 공정시에 수행되지 않는 경우이다. 하기에서 더 상세히 설명되는 바와 같이, 상기 에피택셜 성장된 도핑되지 않은 에피택셜 층(304)은 후속적으로 형성되는 FinFET 장치에 대한 채널 영역으로서의 역할을 할 수 있다. 따라서, 상기 FinFET 채널을 통한 캐리어 산란은, 본 명세서에서 설명되는 상기 실질적으로 도펀트 없는 에피택셜 성장된 도핑되지 않은 에피택셜 층(304)을 포함하는 FinFET 장치들에 대해, 실질적으로 감소될 것이다.
다양한 실시예들에서, 상기 에피택셜 층(302)은 제 1 산화 속도(oxidation rate)를 갖고, 상기 에피택셜 층(304)은 상기 제 1 산화 속도보다 느린 제 2 산화 속도를 갖는다. 예를 들면, 상기 에피택셜 층(302)이 SiGe을 포함하고 상기 에피택셜 층(304)이 Si을 포함하는 경우의 실시예들에서, 상기 에피택셜 층(304)의 Si 산화 속도는 상기 에피택셜 층(302)의 SiGe 산화 속도보다 더 작다. (FinFET 핀 요소들의 형성 후) 후속 산화 공정시, 하기하는 바와 같이, 상기 에피택셜 층(302)을 포함하는 핀 요소들의 부분들은 완전히 산화될 수 있지만, 반면에 상기 에피택셜 층(304)을 포함하는 핀 요소들의 오직 측벽들(sidewalls)만이 산화될 수 있다. 일부 실시예들에서, 상기 에피택셜 층(302)을 포함하는 상기 핀 요소들의 상기 완전히 산화된 부분들은, 예를 들면, APT 도펀트들이 후속적으로 형성되는 FinFET 채널 내로 확산되지 않도록, 상기 기판(202) 내로 이전에 주입된 상기 APT 도펀트들에 대한 확산 장벽으로서의 역할을 한다. 또한, 일부 실시예들에서, 상기 에피택셜 층(304)을 포함하는 핀 요소들의 상기 측벽 산화는 FinFET 채널을 형성하는 상기 핀 요소들의 형태를 미세 조정하는 역할을 한다.
도 3의 예에 또한 도시한 바와 같이, 하드 마스크(hard mask, HM) 층(306)이 상기 에피택셜 층(304) 위에 형성될 수 있다. 일부 실시예들에서, 상기 HM 층(306)은 산화물 층(308)(예를 들면, SiO2를 포함할 수 있는 패드 산화물(pad oxide) 층) 및 상기 산화물 층(308) 위에 형성되는 질화물 층(310)(예를 들면, Si3N4를 포함할 수 있는 패드 질화물(pad nitride) 층)을 포함한다. 일부 실시예들에서, 상기 산화물 층(308)은 열적 성장 산화물, CVD 퇴적 산화물, 및/또는 ALD 퇴적 산화물을 포함할 수 있고, 상기 질화물 층(310)은 CVD 또는 다른 적절한 기법에 의해 퇴적된 질화물 층을 포함할 수 있다. 예로서, 상기 산화물 층(308)은 약 5 nm 내지 약 40 nm의 두께를 가질 수 있다. 일부 실시예들에서, 상기 질화물 층(310)은 약 20 nm 내지 약 160 nm의 두께를 가질 수 있다.
상기 방법(100)은 다음에, 후속 FinFET 형성에 이용되는, 핀 요소들이 형성되는 블록(108)으로 진행된다. 도 4a 및 도 4b의 예를 참조하면, 블록(108)의 실시예에서, 상기 기판(202)으로부터 연장되는 복수의 핀 요소들(402)이 형성된다. 다양한 실시예들에서, 상기 핀 요소들(402) 각각은 상기 기판(202)으로부터 형성되는 기판 부분(202A), 상기 에피택셜 층(302)으로부터 형성되는 제 1 에피택셜 층 부분(302A), 상기 에피택셜 층(304)으로부터 형성되는 제 2 에피택셜 층 부분(304A), 및 상기 HM 층(306)으로부터 형성되는 (산화물 층 부분(308A) 및 질화물 층 부분(310A)을 포함하는) HM 층 부분(306A)을 포함한다.
상기 기판(202)과 마찬가지로, 상기 핀들(402)은, 실리콘(Si) 또는, 게르마늄과 같은 원소 반도체; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 상기 핀들(402)은 포토리소그래피 및 에칭 공정들을 포함하는 적절한 공정들을 이용하여 제조될 수 있다. 상기 포토리소그래피 공정은 상기 기판(202) 위에(예를 들면, 도 3의 상기 HM 층(306) 위에) 포토레지스트 층을 형성하는 단계, 상기 레지스트를 패턴에 노광하는 단계, 노광후 베이크 공정들을 수행하는 단계, 및 상기 레지스트를 포함하는 마스킹 요소를 형성하기 위해 상기 레지스트를 현상하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 마스킹 요소를 형성하기 위해 상기 레지스트를 패터닝하는 단계는 전자 빔(electron beam, e-빔(e-beam)) 리소그래피 공정을 이용하여 수행될 수 있다. 다음에, 상기 마스킹 요소는 상기 기판(202)의 영역들 및 그 위에 형성된 층들을 보호하는데 이용될 수 있으며, 그 동안 에칭 공정이, 보호되지 않은 영역들에서, 상기 HM 층(306)을 통해, 상기 에피택셜 층들(302, 304)을 통해 및 상기 기판(202) 내로 트렌치들(404)을 형성하여, 상기 복수의 연장되는 핀들(402)이 남게 된다. 상기 트렌치들(404)은 건식 에칭(예를 들면, 반응성 이온 에칭(reactive ion etching)), 습식 에칭, 및/또는 다른 적절한 공정들을 이용하여 에칭될 수 있다. 상기 기판(202) 상에 상기 핀들을 형성하기 위한 방법들의 많은 다른 실시예들이 또한 이용될 수 있다. 하기에서 더 상세히 설명하는 바와 같이, 및 일부 실시예들에서, 상기 제 2 에피택셜 층 부분(304A)은 FinFET 장치 채널로서의 역할을 하게 될 것이다. 또한, 상기 제 2 에피택셜 층 부분(304A)은 도핑되지 않고, 하기의 장치 제조에 걸쳐 내내 도핑되지 않은 채로 남아 있기 때문에, 이에 따라 상기 FinFET 채널 영역은 실질적으로 도펀트들이 없는 채로 남아 있게 된다. 그러므로, 본 개시의 실시예들에 따르면, FinFET 캐리어 산란이 완화되고, 장치 이동도 및 구동 전류가 향상된다.
도 4a 및 도 4b에 도시한 바와 같이, 상기 핀들(402), 특히 상기 제 2 에피택셜 층 부분(304A)의 측벽들은 실질적으로 수직하다. 다양한 실시예들에서, 그러한 수직적 핀 프로파일은 향상된 FinFET 장치 성능을 초래한다. 일부 경우들에서, 상기 핀들(402)의 형성은 초기에 테이퍼드 프로파일(tapered profile)을 갖는 핀들(402)을 초래한다. 그러나, 일부 실시예들에서, 하기하는 바와 같이, 후속적으로 수행되는 산화 공정은 상기 핀들(402)의 상기 프로파일을 조정하여 더 수직한 측벽을 생성하는데 이용될 수 있다.
상기 방법(100)은 다음에 트림(trim) 공정이 수행되는 블록(110)으로 진행된다. 도 4a/5a 및 도 4b/5b의 예를 참조하면, 블록(110)의 실시예에서, 상기 제 1 에피택셜 층 부분(302A)은 트리밍된(trimmed) 에피택셜 층 부분(302B)을 형성하기 위해 트리밍된다. 다양한 실시예들에서, 상기 트리밍된 에피택셜 층 부분(302B)의 형성은, 하기하는 바와 같이, 상기 에피택셜 층 부분(302B)이 후속 산화 공정시 완전히 산화되는 것을 보장한다. 예를 들면, 상기 에피택셜 층(302)이 SiGe을 포함하는 실시예들에서, 상기 트리밍된 에피택셜 층 부분(302B)은 마찬가지로 SiGe을 포함할 수 있다. 따라서, 후속 산화 공정시, 그러한 SiGe 트리밍된 에피택셜 층 부분(302B)은 완전히 산화될 것이다. 일부 실시예들에서, 상기 트리밍된 에피택셜 층 부분(302B)을 형성하는데 이용되는 트리밍 공정은 습식 에칭 공정과 같은 에칭 공정을 포함한다. 예로서, 상기 트리밍 공정에 이용되는 에천트들(etchants)은 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물(과산화 황산 혼합물(sulfuric peroxide mixture, SPM)로 알려짐), 수산화 암모늄(NH4OH), H2O2, 및 물(H2O)의 혼합물(암모니아-과산화수소 혼합물(ammonia-peroxide mixture, APM)로 알려짐), NH4OH 및 H2O2의 혼합물, H2O2, 및/또는 본 개시가 속하는 기술분야에 알려진 바와 같은 다른 에천트들을 포함할 수 있다. 대안적으로, 일부 실시예들에서, 상기 트리밍 공정은 건식 에칭 공정, 또는 건식/습식 에칭 공정의 조합을 포함할 수 있다.
상기 방법(100)은 다음에 산화 공정이 수행되는 블록(112)으로 진행된다. 도 5a/6a 및 도 5b/6b를 참조하면, 블록(112)의 실시예에서, 상기 장치(200)는 상기 복수의 핀 요소들(402) 각각의 상기 트리밍된 에피택셜 층 부분(302B)을 완전히 산화시키는 산화 공정에 노출되어, 결과로서 산화 층(302C)을 초래한다. 일부 실시예들에서, (예를 들면, SiGe 산화물 층을 포함할 수 있는) 상기 산화 층(oxidized layer, 302C)은 약 5 nm 내지 약 20 nm의 두께 범위를 갖는다. 다양한 실시예들에서, 상기 산화 공정은 또한 상기 기판(202), 상기 기판 부분(202A), 상기 제 2 에피택셜 층 부분(304A), 및 상기 MM 층 부분(306A) 중 하나 이상 위에 산화물 층(602)을 형성할 수 있다. 일부 예들에서, 상기 산화 공정은 상기 장치(200)를 습식 산화 공정, 건식 산화 공정, 또는 이들의 조합에 노출시켜 수행될 수 있다. 적어도 일부 실시예들에서, 상기 장치(200)는, 약 1 ATM의 압력에서, 약 400℃ 내지 약 600℃의 온도 범위 내에서, 및 약 0.5 시간 내지 약 2 시간 동안, 수증기 또는 스팀(water vapor or steam)을 산화제로 이용한 습식 산화 공정에 노출된다. 본 명세서에서 제공되는 상기 산화 공정 조건들은 단지 예시적인 것이며, 어떠한 의미로도 제한적이지 않는다는 것을 주지해야 할 것이다. 도 6a/6b에 도시한 바와 같이, 상기 산화 공정은 또한 (예를 들면, 상기 제 2 에피택셜 층 부분(304A) 전체가 아니라) 상기 제 2 에피택셜 층 부분(304A)의 측벽들(304SW)을 산화시킬 수 있다. 일부 실시예들에서, 상기 측벽들(304SW)의 산화는, 예를 들면, (예를 들면, 블록(108)에서 상기 핀 요소들의 형성 후) 상기 핀들(402)에 이전에 존재했을 수 있는 핀(402) 프로파일 테이퍼링(tapering)을 감소 및/또는 달리 조절하여, 상기 핀들(402)의 상기 프로파일을 조정(tuning)하도록 할 수 있다.
상기한 바와 같이, 일부 실시예들에서, 상기 제 1 에피택셜 층 부분(302A)(및 이에 따른 상기 트리밍된 에피택셜 층 부분(302B))은 제 1 산화 속도를 갖는 물질을 포함할 수 있고, 상기 제 2 에피택셜 층 부분(304A)은 상기 제 1 산화 속도보다 느린 제 2 산화 속도를 갖는 물질을 포함할 수 있다. 예로서, 상기 제 1 에피택셜 층 부분(302A)(및 이에 따른 상기 트리밍된 에피택셜 층 부분(302B))은 SiGe을 포함하고 상기 제 2 에피택셜 층 부분(304A)은 Si을 포함하는 실시예들에서, (Si에 비하여) 상기 더 빠른 SiGe 산화 속도는, 오직 상기 Si 층(즉, 상기 제 2 에피택셜 층 부분(304A))의 측벽 부분만이 산화되는 동안, 상기 SiGe 층(즉, 상기 트리밍된 에피택셜 층 부분(302B))이 완전히 산화되는 것(즉, 산화 층(302C))을 보장한다. 상기 제 2 에피택셜 층 부분(304A)의 산화 속도가 상기 제 1 에피택셜 층 부분(302A)의 산화 속도 보다 느린(따라서 상기 트리밍된 에피택셜 층 부분(302B)의 산화 속도보다 느린) 조건에서는, 상기에서 논의된 복수의 물질들 중 어떤 것이든지 상기 제 1 및 제 2 에피택셜 층 부분들(302A, 304A) 각각에 대해 선택될 수 있다는 것을 이해할 것이다. 이런 식으로, 상기 핀 요소들(402) 각각의 상기 완전 산화 층(302C)은, 이전에 상기 기판(202) 내로 주입되고 상기 산화 층(302C) 바로 밑의 상기 기판 부분(202A)에 존재할 수 있는, APT 도펀트들에 대한 확산 장벽으로서의 역할을 한다. 따라서, 다양한 실시예들에서, 상기 산화 층(302C)은 상기 기판 부분(202A) 내의 APT 도펀트들이, 후속적으로 형성되는 FinFET 장치에 대한 채널 영역으로서의 역할을 하는, 상기 제 2 에피택셜 층 부분(304A) 내로 확산되는 것을 방지하는 역할을 한다. 또한, 일부 실시예들에서, 상기 제 2 에피택셜 층 부분(304A)의 상기 측벽(304SW)의 산화를 조정함으로써, 상기 핀들(402)의 프로파일이 또한 조정될 수 있다. 본 개시가 속하는 기술분야의 숙련된 자들이라면 상기 산화 공정 조건들이 상기 핀(402) 형태를, 주어진 장치 설계, 공정 기술, 또는 다른 공정 조건들에 바람직할 수 있는, 복수의 프로파일들 중 어떤 것으로도 조정하도록 선택될 수 있음을 또한 이해할 것이다.
상기 트리밍된 에피택셜 층 부분(302B)이 SiGe을 포함하는 경우의, 상기 트리밍된 에피택셜 층 부분(302B)의 산화에 대한 논의로 돌아가면, Ge의 산화가 주어진 SiGe 층 내에서 Si에 비해서 상대적으로 더 어렵다는 것을 주지해야 할 것이다. 따라서, 상기한 산화 공정시, 상기 트리밍된 에피택셜 층 부분(302B)으로부터의 물질의 일부(예를 들면, Ge)는 상기 제 2 에피택셜 층 부분(304A) 및 상기 기판 부분(202A) 중 하나 또는 양쪽 모두 내로 확산될 수 있어, 결과로서 잔류 물질 부분(302R)을 초래할 수 있다. 다양한 실시예들에서, 상기 잔류 물질 부분(302R)은 비-산화(non-oxidized) Ge 잔류물 및/또는 단지 부분적으로만 산화된 Ge을 포함한다. 다양한 예들에서, 상기 잔류 물질 부분(302R)의 그러한 잔류 Ge(및 특히 상기 제 2 에피택셜 층 부분(304A) 내의 상기 잔류 물질 부분(302R)의 잔류 Ge)은 후속적으로 제조되는 FinFET 장치들에 대한 신뢰성 우려를 야기할 수 있다. 따라서, 상기 제 2 에피택셜 층 부분(304A)이 후속적으로 제조되는 장치에 대한 장치 채널로서의 역할을 할 것이므로, 특히 상기 제 2 에피택셜 층 부분(304A) 내의, 상기 잔류 물질 부분(302R)의 상기 잔류 Ge을 제거하는 것이 바람직하다. 이로써, 하기하는 바와 같이, 본 개시의 실시예들은, FinFET 장치 성능을 향상시키는 역할을 하면서도, 핀(402) 높이 및/또는 핀(402) 폭을 희생시키지 않고, 그러한 Ge 잔류물을 제거하는 방법들을 제공한다.
상기 방법(100)은 다음에 산화물 에칭 공정이 수행되는 블록(114)으로 진행된다. 블록(114)의 실시예에서, 상기 장치(200)는, 상기 기판(202), 상기 기판 부분(202A), 상기 제 2 에피택셜 층 부분(304A)(예를 들면, 상기 측벽들(304SW)로 부터), 및 상기 HM 층 부분(306A) 중 하나 이상의 위로부터, 상기 산화물 층(602)을 제거하는 역할을 하는 에칭 공정에 노출될 수 있다. 일부 실시예들에서, 상기 에칭 공정은 또한 상기 산화 층(302C)의 일부를 제거할 수 있다. 일부 실시예들에서, 상기 산화물 에칭 공정은 습식 에칭 공정을 포함하고, 여기서 상기 습식 에칭 공정에 사용되는 에천트는 불산(HF)(예를 들면, H2O 내 HF 49 중량%) 및 탈이온(de-ionized, DI) H2O의 희석 혼합물을 포함할 수 있으며, 여기서 HF:H2O 비는 약 1:50, 약 1:100, 또는 다른 적절한 비이다. 대안적으로, 일부 실시예들에서, 상기 에칭 공정은 건식 에칭 공정, 또는 건식/습식 에칭 공정의 조합을 포함할 수 있다.
상기 방법(100)은 다음에 라이너 층(liner layer)이 퇴적되고 어닐링되는 블록(116)으로 진행된다. 도 6a/7a 및 도 6b/7b의 예를 참조하면, 블록(114)의 상기 산화물 에칭 공정에 의한 상기 산화물 층(602)의 제거 후 및 블록(116)의 실시예에서, 다음에 라이너 층(702)이 상기 장치(200) 위에 및 상기 트렌치들(404) 내로 퇴적될 수 있다. 일부 실시예들에서, 상기 라이너 층(702)은 CVD 또는 다른 적절한 기법에 의해 퇴적된 실리콘 질화물을 포함한다. 일부 예들에서, 상기 라이너 층(702)은, 실리콘 산화질화물(silicon oxynitride), 알루미늄 산화물(Al2O3),알루미늄 질화물(AlN), 알루미늄 산화질화물(AlON), 및/또는 본 개시가 속하는 기술분야에 알려진 바와 같은 다른 적절한 물질과 같은, 다른 물질을 포함할 수 있다. 다양한 실시예들에서, 상기 라이너 층(702)을 위해 선택되는 물질은 습식 에칭 공정에 의해 용이하게 제거될 수 있는 물질을 포함한다. 일부 예들에서, 상기 라이너 층(702)을 위해 선택되는 물질은 산소 차단 능력(예를 들면, 어닐링 공정시 산소 차단)을 갖는 물질을 포함한다. 일부 실시예들에서, 도 7a/7b에 도시한 바와 같이, 상기 산화물 층(602)은 블록(114)에서 완전히 제거되기 때문에, 상기 퇴적된 라이너 층(702)은 적어도 상기 제 2 에피택셜 층 부분(304A), 상기 산화 층(302C), 및 상기 기판 부분(202A)과 직접 접촉할 수 있다. 예로서, 상기 라이너 층(702)은 약 3 nm 내지 약 8 nm의 두께를 가질 수 있다. 일부 실시예들에서, 상기 라이너 층(702) 형성 후, 상기 장치(200)는 상기 라이너 층(702)으로부터 결함들을 제거하고 상기 라이너 층(702)의 질을 향상시키기 위해 어닐링 공정이 실시될 수 있다. 예를 들면, 일부 실시예들에서, 상기 라이너 층(702)은 약 750℃ 내지 약 1050℃의 온도에서 약 30 초 내지 약 30 분 동안 어닐링될 수 있다. 다양한 실시예들에서, 상기 라이너 층은 약 1 ATM의 압력에서, 및 일부 경우들에서, 질소(N2) 분위기에서 어닐링될 수 있다.
상기 방법(100)은 다음에 격리 영역들(isolation regions)이 형성되는 블록(110)으로 진행된다. 도 7a/7b, 도 8, 및 도 9의 예를 참조하면, 블록(118)의 실시예에서, 복수의 격리 영역들(902)(도 9)이 형성된다. 일부 실시예들에서, 상기 복수의 격리 영역들(902)은 복수의 얕은 트렌치 격리(shallow trench isolation, STI) 형체들(features)을 포함할 수 있다. 예로서, 일부 실시예들에서, 먼저 유전체 층(802)(도 8)이 상기 기판(202) 위에 퇴적되어, 상기 트렌치들(404)을 상기 유전체 층(802)으로 채운다. 일부 실시예들에서, 상기 유전체 층(802)은 SiO2, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass, FSG), 로우-K(low-k) 유전체, 이들의 조합, 및/또는 본 개시가 속하는 기술분야에 알려진 다른 적절한 물질들을 포함할 수 있다. 다양한 예들에서, 상기 유전체 층(802)은 CVD 공정, 저압 CVD(subatmospheric CVD, SACVD) 공정, 유동성 CDV(flowable CVD) 공정, ALD 공정, PVD 공정, 또는 다른 적절한 공정에 의해 퇴적될 수 있다. 일부 실시예들에서, 상기 유전체 층(802)의 퇴적 후, 상기 장치(200)는 상기 유전체 층(802)의 질을 향상시키기 위해 어닐링될 수 있다. 일부 실시예들에서, 필드 산화물(field oxide), LOCOS 형체(feature), 및/또는 다른 적절한 격리 형체들이 상기 기판 상에 및/또는 기판 내에 추가적으로 또는 대안적으로 구현될 수 있다. 그러나, 다른 실시예들이 가능하다. 예를 들면, 일부 실시예들에서, 상기 유전체 층(802)(및 후속적으로 형성되는 격리 영역들(902))은, 예를 들면, 하나 이상의 라이너 층들을 갖는 다층 구조를 포함할 수 있다. 상기 유전체 층(802)의 퇴적 후, 상기 퇴적된 유전체 층(802)은, 예를 들면, CMP 공정에 의해 박형화되고(thinned) 평탄화된다(planarized). 도 9를 참조하면, 상기 유전체 층(802)의 과잉 물질(excess material)을 제거하고 상기 장치(200)의 상단 표면을 평탄화하여, 상기 격리 영역들(902)을 형성하기 위해, CMP 공정이 수행된 중간 공정 단계의 상기 장치(200)가 도시되어 있다. 일부 실시예들에서, 상기 격리 영역들(902)은 핀 활성 영역들(예를 들면, 상기 제 2 에피택셜 층 부분(304A))을 격리하도록 구성된다.
도 8 및 도 9를 참조하면, 및 일부 실시예들에서, 상기 장치(200)의 상기 상단 표면을 평탄화하고 상기 격리 영역들(902)을 형성하는데 이용되는 상기 CMP 공정은 또한 상기 복수의 핀 요소들(402) 각각으로부터 상기 HM 층 부분(306A)을 제거하는 역할을 한다. 일부 실시예들에서, 상기 HM 층 부분(306A)의 제거는 상기 산화물 층 부분(308A) 및 상기 질화물 층 부분(310A)의 제거를 포함한다. 상기 산화물 층 부분(308A) 및 상기 질화물 층 부분(310A)을 포함하여, 상기 HM 층 부분(306A)의 제거는 대안적으로 적절한 에칭 공정(예를 들면, 건식 또는 습식 에칭)을 이용하여 수행될 수 있다. 상기 핀 요소들(402) 각각의 상단으로부터 상기 HM 층 부분(306A)의 제거시, CMP 공정을 이용하든 아니면 에칭 공정을 이용하든, 그 밑에 있는, 상기 핀 요소들(402) 각각의 상기 제 2 에피택셜 층 부분(304A)이 노출된다.
상기 방법(100)은 다음에 상기 격리 영역들이 리세스되는(recessed) 블록(120)으로 진행된다. 도 9 및 도 10a/10b의 예들을 참조하면, 블록(120)의 실시예에서, 상기 핀 요소들(402) 주위의 상기 격리 영역들(902)은 상기 핀 요소들(402)의 상부(402A)를 측면 방향으로 노출시키도록 리세스된다. 일부 실시예들에서, 상기 리세싱(recessing) 공정은 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 리세싱 공정은, HF+NH3, NF3+NH3, 및/또는 다른 적절한 반응 가스들과 같은, 반응 가스 또는 반응 가스 조합을 이용한 건식, 플라즈마 없는(plasma-free) 공정을 포함할 수 있다. 일부 실시예들에서, 상기 건식, 플라즈마 없는 리세싱 공정은, 일본 도쿄 소재의 도쿄 전자사(Tokyo Electron Limited)로부터 구입가능한, CERTAS® 가스 화학적 에칭 시스템(Gas Chemical Etch System)을 이용하여 수행될 수 있다. 일부 실시예들에서, 상기 건식, 플라즈마 없는 리세싱 공정은, 캐나다 산타 클라라(Santa Clara) 소재의 어플라이드 매터리얼즈사(Applied Materials, Inc.)로부터 구입가능한, SICONI® 시스템을 이용하여 수행된다. 일부 예들에서, 상기 리세싱 공정은 HF(예를 들면, H2O 내 49 중량%의 HF) 및 탈이온(DI) H2O의 희석 혼합물을 이용하여 수행되는 습식 에칭을 포함할 수 있으며, 여기서 HF:H2O 비는 약 1:50, 약 1:100, 또는 다른 적절한 비이다.
일부 실시예들에서, 리세싱 깊이(recessing depth)는 상기 핀 요소들(402)의 상기 노출된 상부(402A)의 원하는 높이(H)를 결과로서 초래하도록 (예를 들면, 에칭 시간을 제어하여) 제어된다. 도 10b에 도시한 바와 같이, 상기 복수의 핀들(402) 각각은, 예를 들면, 적어도 부분적으로 블록(108)에서의 상기 핀 요소들의 형성시 규정되는, 높이(HFIN) 및 폭(WFIN)을 포함한다. 일부 예들에서, (예를 들면, 상기 에피택셜 층(304)의 두께에 의해 규정되는) 상기 핀 높이(HFIN)는 약 30 nm 내지 약 60 nm일 수 있으며, (블록(108)의 상기 핀 형성 공정시 규정되는) 상기 핀 폭(WFIN)은 약 4 nm 내지 약 10 nm일 수 있다. 다양한 실시예들에서, 상기 격리 영역들(902)의 상기 리세싱 깊이는 상기 리세스된 격리 영역들(902)의 상단 표면(904)이 핀 하단 표면(bottom surface, 402B)에 의해 규정되는 수평면(402BP)보다 위에 배치되는 수평면을 따라 위치되는 것을 보장하도록 제어된다. 그러므로, 그러한 실시예들에서, 상기 핀들(402)의 상기 노출된 상부(402A)의 높이(H)는 상기 핀 높이(HFIN)보다 작을 수 있다(예를 들면, 약 30 nm 내지 약 60 nm보다 작을 수 있다). 일부 실시예들에서, 상기 격리 영역들(902)의 리세싱 깊이는, 상기 리세스된 격리 영역들(902)의 상기 상단 표면(904)이 상기 핀 하단 표면(402B)에 의해 규정되는 상기 수평면(402BP)과 실질적으로 동일 평면 상에 있는 수평면을 따라 위치되도록, 제어된다. 그러므로, 그러한 실시예들에서, 상기 핀들(402)의 상기 노출된 상부(402A)의 높이(H)는 상기 핀 높이(HFIN)와 실질적으로 동일(예를 들면, 약 30 nm 내지 약 60 nm와 실질적으로 동일)할 수 있다. 따라서, 일반적으로, 상기 리세스된 격리 영역들(902)의 상기 상단 표면(904)은 상기 핀 하단 표면(402B)에 의해 규정되는 상기 평면(402BP)과 나란하거나, 아니면 상기 평면(402BP)보다 위에 있을 수 있다. 본 명세서에서 설명하는 바와 같이 상기 리세스된 격리 영역들(902)의 상기 높이를 제어함으로써, 바람직하지 않은 기생(parasitic) 커패시턴스들이 방지될 수 있다. 또한, 그러한 기생 커패시턴스들의 감소 및/또는 방지는 (예를 들면, 증가된 RC 지연 시간으로 인한) 대가가 큰(costly) AC 장치 성능 불이익을 방지한다.
상기 방법(100)은 다음에 상기 라이너 층이 에칭되는 블록(122)으로 진행된다. 도 10a/10b 및 도 11a/11b의 예들을 참조하면, 블록(122)의 실시예에서, 상기 제 2 에피택셜 층 부분(304A) 내의 상기 잔류 물질 부분(302R)의 상기 잔류 Ge을 노출시키도록 상기 라이너 층(702)이 에칭된다. 일부 실시예들에서, 상기 라이너 층(702)을 에칭하는데 이용되는 공정은 습식 에칭 공정, 건식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 라이너 층(702)은 가열된 인산(H3PO3)을 사용하여 수행되는 습식 에칭을 이용하여 에칭될 수 있다. 그러나, 일부 실시예들에서, 다른 습식 및/또는 건식 에천트들이, 본 개시의 범위를 벗어나지 않고, 상기 라이너 층(702)을 에칭하는데 사용될 수 있다. 또한, 일부 실시예들에서, (예를 들면, 상기 라이너 층(702)의) 상기 에칭 공정은, 상기 제 2 에피택셜 층 부분(304A) 내의 상기 잔류 물질 부분(302R)의 상기 잔류 Ge을 노출시키는 상기 제 2 에피택셜 층 부분(304A)에 인접한 공동들(voids, 1102)을 초래할 수 있는, 과에칭(over-etching) 공정을 포함할 수 있다. 일부 실시예들에서, 상기 과에칭 공정은 또한 상기 핀 하단 표면(402B)의 적어도 일부를 노출시킬 수 있다. 일부 실시예들에서, 상기 라이너 층(702)은 약 2 nm 내지 약 6 nm 만큼 과에칭될 수 있다. 일부 예들에서, 상기 과에칭 공정은 상기 산화 층(302C)을 에칭하는 에천트를 더 포함할 수 있어, 상기 핀 하단 표면(402B)의 훨씬 더 많은 부분을 노출시킬 수 있다. 일부 경우들에서, 상기 산화 층(302C)은 상기 라이너 층(702)을 에칭하는데 이용되는 것과 동일한 에천트를 이용하여 에칭될 수 있다. 일부 실시예들에서, 상기 산화 층(302C)은 상기 라이너 층(702)을 에칭하는데 이용되는 것과 상이한 에천트를 이용하여 에칭될 수 있다. 일부 예들에서, 상기 에천트는 상기 산화 층(302C)은 에칭하지 않고 오직 상기 라이너 층(702)만 에칭하는 선택적 에천트다. 따라서, 상기 라이너 층(702)이 에칭된 후, 상기 제 2 에피택셜 층 부분(304A) 내의 상기 잔류 물질 부분(302R)의 상기 잔류 Ge은 노출되어 후속적으로 제거될 수 있다.
적어도 일부 기존 해법들에 있어서, (예를 들면, 상기 제 2 에피택셜 층 부분(304A) 내의) 상기 잔류 물질 부분(302R)의 그러한 잔류 Ge을 노출시키기 위해, 상기 리세스된 격리 영역들(902)의 상기 상단 표면(904)이 상기 핀 하단 표면(402B)(도 10b)에 의해 규정되는 상기 평면(402BP)보다 밑에 있게 되도록, 상기 격리 영역들(902)이 리세스되어야만 할 것이라는 것을 주지해야 할 것이다. 상기한 바와 같이, 이는 추가적인 기생 커패시턴스의 도입으로 인해 후속적으로 제조되는 장치들에 대한 AC 성능 불이익을 초래하게 될 것이다. 대안적으로, 상기 격리 영역들(902)의 형성 이전에 상기 라이너 층(702)을 형성함으로써, 본 개시의 실시예들은 그러한 문제들을 유리하게 회피한다. 특히, 상기한 바와 같이, 상기 라이너 층(702)을 포함하는 본 개시의 실시예들은, 상기 라이너 층(702)의 에칭 및/또는 과에칭시, 상기 핀 하단 표면(402B)에 있는 및/또는 상기 핀 하단 표면(402B)에 인접한, 상기 잔류 물질 부분(302R)의 상기 잔류 Ge을 노출시키면서, 상기 리세스된 격리 영역들(902)의 상기 상단 표면(904)이 상기 핀 하단 표면(402B)에 의해 규정되는 상기 평면(402BP)과 실질적으로 나란하게, 아니면 상기 평면(402BP)보다 위에 남아 있도록 보장한다(대가가 큰 AC 성능 불이익을 방지함).
상기 방법(100)은 다음에 상기 잔류 Ge이 세정되는 블록(124)으로 진행된다. 도 11a/11b 및 도 12a/12b의 예들을 참조하면, 블록(124)의 실시예에서, 블록(122)의 상기 라이너 층(702) 에칭 공정에 의해 노출된 상기 잔류 Ge이 제거될 수 있다. 일부 실시예들에서, 상기 Ge 잔류물을 세정하는데 이용되는 공정은 습식 에칭 공정, 건식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 노출된 Ge 잔류물은, 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물(과산화 황산 혼합물(SPM)로 알려짐), 수산화 암모늄(NH4OH), H2O2, 및 물(H2O)의 혼합물(암모니아-과산화수소 혼합물(APM)로 알려짐), NH4OH 및 H2O2의 혼합물, H2O2, 및/또는 본 개시가 속하는 기술분야에 알려진 바와 같은 다른 에천트들을 이용하여 수행되는 습식 에칭을 이용하여, 세정될 수 있다(즉, 에칭되거나 또는 달리 제거될 수 있다). 또한, 일부 실시예들에서 및 적어도 부분적으로 블록(122)에서 수행되는 과에칭으로 인하여, 잔류 Ge은 상기 잔류 물질 부분(302R)으로부터 뿐만 아니라 상기 핀 하단 표면(402B)의 적어도 일부로부터 제거될 수 있다. 따라서, 본 명세서에서 설명하는 실시예들에 따른, 상기 잔류 Ge을 세정하는 단계는 후속적으로 제조되는 FinFET 장치들의 성능을 향상시킨다.
상기 방법(100)은 다음에 더미 게이트 스택(dummy gate stack)이 형성되는 블록(126)으로 진행된다. 도 13a/13b의 예를 참조하면, 블록(126)의 실시예에서, 유전체 층(1302)이 형성될 수 있다. 일부 실시예들에서, 상기 유전체 층(1302)은, 인접한 핀들(402) 사이의 트렌치들 내를 포함하여, 상기 기판(202) 위에 및 상기 핀들(402) 위에 퇴적된다. 일부 실시예들에서, 상기 유전체 층(1302)은 SiO2, 실리콘 질화물, 하이-K(high-K) 유전체 물질 또는 다른 적절한 물질을 포함할 수 있다. 다양한 예들에서, 상기 유전체 층(1302)은 CVD 공정, 저압 CVD(SACVD) 공정, 유동성 CDV 공정, ALD 공정, PVD 공정, 또는 다른 적절한 공정에 의해 퇴적될 수 있다. 예로서, 상기 유전체 층(1302)은 후속 공정(예를 들면, 상기 더미 게이트 스택의 후속 형성)에 의한 상기 핀 요소들(402)에 대한 손상을 방지하는데 이용될 수 있다.
이제 도 14의 예를 참조하면, 블록(126)의 추가적 실시예에서, 상기 더미 게이트 스택의 공정이 계속된다. 예를 들면, 일부 실시예들에서, 게이트 스택(1402) 및 상기 게이트 스택(1402)의 측벽들 상에 배치되는 측벽 스페이서들(sidewall spacers, 1404)이 형성된다. 일 실시예에서, 상기 게이트 스택(1402)은 더미 게이트 스택이다. 그러나, 상기 방법(100)의 일부 실시예들에서, 상기 게이트 스택(1402)은 하이-K/금속 게이트 스택일 수 있다. 상기 방법(100)은 하기에서 대체 게이트(replacement gate) 공정을 참조하여 설명되지만, 본 개시가 속하는 기술분야의 숙련된 자들이라면 본 명세서에서 개시되는 방법들 및 구조들은 게이트 퍼스트(gate-first) 공정에 동일하게 적용될 수 있다는 것을 쉽게 알 수 있을 것이다. 일부 예들에서, 게이트 퍼스트 공정은 소스/드레인 형성 또는 소스/드레인 도펀트 활성화 이전에 게이트 스택의 형성을 포함한다. 단지 예로서, 게이트 퍼스트 공정은 게이트 유전체 및 금속 게이트 퇴적 후, 게이트 임계 치수(critical dimension, CD)를 규정하기 위한 게이트 스택 에칭 공정을 포함할 수 있다. 게이트 퍼스트 공정의 일부 실시예들에서, 게이트 스택 형성 이후에, 소스/드레인 영역들의 도핑 및, 일부 예들에서, 소스/드레인 도펀트 활성화를 위한 어닐링을 포함하는, 소스/드레인 형성이 뒤따를 수 있다.
게이트 라스트(gate-last) 공정을 이용하는 일부 실시예들에서, 상기 게이트 스택(1402)은 더미 게이트 스택이고 상기 장치(200)의 후속 공정 단계에서 최종 게이트 스택으로 대체될 것이다. 특히, 상기 게이트 스택(1402)은 이후의 공정 단계에서 하이-K 유전체 층(HK) 및 금속 게이트 전극(MG)로 대체될 수 있다. 일부 실시예들에서, 상기 게이트 스택(1402)은 상기 기판(202) 위에 형성되고, 적어도 부분적으로 상기 핀 요소들(402) 위에 배치된다. 또한, 다양한 실시예들에서, 상기 게이트 스택(1402)은, 상기한 바와 같이, 상기 게이트 스택(1402)의 형성 이전에 퇴적된 상기 유전체 층(1302) 위에 형성된다. 일부 실시예들에서, 상기 게이트 스택(1402)은 유전체 층(1406), 전극 층(1408), 및 산화물 층(1412) 및 상기 산화물 층(1412) 위에 형성되는 질화물 층(1414)을 포함할 수 있는 하드 마스크(1410)를 포함한다. 일부 실시예들에서, 상기 게이트 스택(1402)은, 층 퇴적, 패터닝, 에칭 뿐만 아니라 다른 적절한 공정 단계들과 같은, 다양한 공정 단계들에 의해 형성된다. 일부 예들에서, 상기 층 퇴적 공정은 (저압 CVD 및 플라즈마 강화(plasma-enhanced) CVD를 포함하는) CVD, PVD, ALD, 열적 산화, e-빔 퇴적, 다른 적절한 퇴적 기법들, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 상기 패터닝 공정은, 포토레지스트 코팅(예를 들면, 스핀-온(spin-on) 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 린스(rinsing), 건조(예를 들면, 스핀-건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기법들, 및/또는 이들의 조합을 더 포함할 수 있는, 리소그래피 공정(예를 들면, 포토리소그래피 또는 e-빔 리소그래피)을 포함한다. 일부 실시예들에서, 상기 에칭 공정은 건식 에칭(예를 들면, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법들을 포함할 수 있다.
일부 실시예들에서, 상기 게이트 스택(1402)의 상기 유전체 층(1406)은 실리콘 산화물을 포함한다. 대안적으로 또는 추가적으로, 상기 게이트 스택(1402)의 상기 유전체 층(1406)은 실리콘 질화물, 하이-K 유전체 물질 또는 다른 적절한 물질을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 스택(1402)의 상기 전극 층(1408)은 다결정 실리콘(polycrystalline silicon, 폴리실리콘(polysilicon))을 포함할 수 있다. 일부 실시예들에서, 상기 하드 마스크(1410)의 상기 산화물 층(1412)은 SiO2를 포함할 수 있는 패드 산화물 층을 포함한다. 일부 실시예들에서, 상기 하드 마스크(1410)의 상기 질화물 층(1414)은, Si3N4, 실리콘 산화질화물 또는 실리콘 탄화물을 포함할 수 있는, 패드 질화물 층을 포함한다.
다양한 실시예들에서, 상기 측벽 스페이서들(1404)은 상기 게이트 스택(1402)의 측벽들 상에 배치된다. 상기 측벽 스페이서들(1404)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 측벽 스페이서들(1404)은, 주 스페이스 벽들(main spacer walls), 및 라이너 층들 등과 같은, 다수의 층들을 포함한다. 예로서, 상기 측벽 스페이서들(1404)은 상기 게이트 스택(1402) 위에 유전체 물질을 퇴적하고 상기 유전체 물질을 이방성으로 에치-백(etch-back)하여 형성될 수 있다. 일부 실시예들에서, (예를 들면, 스페이서 형성을 위한) 상기 에치-백 공정은, 에칭 선택도(etch selectivity)를 향상시키고 과에칭(over-etch) 제어를 제공하기 위해, 다단계 에칭 공정을 포함할 수 있다. 일부 실시예들에서, 상기 측벽 스페이서들(1404)을 형성하기 이전에, 상기 반도체 장치(200) 내에 저농도 도핑된 드레인(lightly-doped drain, LDD) 형체들을 형성하기 위해 이온 주입 공정이 수행될 수 있다. 다른 실시예들에서, 그러한 LDD 형체들은 상기 측벽 스페이서들(1404)을 형성하기 이전에 인-시츄 도핑된(in-situ doped) 층의 에피택셜 성장에 의해 형성될 수 있다. 일부 실시예들에서, 상기 LDD 형체들을 형성하기 위해 플라즈마 도핑(plasma doping, PLAD) 공정이 이용될 수 있다. 또 다른 실시예들에서, 상기 LDD 형체들을 형성하기 위해, 상기 측벽 스페이서들(1404)의 형성 후 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 상기 LDD 형체들의 형성 후, 결함들을 제거하고 도펀트들을 활성화시키기 위해(즉, 도펀트들을 치환 자리들(substitutional sites)에 위치시키기 위해), 상기 반도체 장치(200)는 높은 열적 부담(thermal budget) 공정(어닐링)을 실시할 수 있다. 실시예들에 따르면, (예를 들면, 높은 열적 부담 공정으로 인한) 이전에 주입되어 상기 기판 영역들(202A) 내에 배치된 ATP 도펀트들의 어떠한 잠재적 확산도 상기 완전 산화 층(302C)에 의해 상기 FinFET 채널 영역들(즉, 상기 제 2 에피택셜 층 부분(304A)) 내로 확산되는 것으로부터 차단될 것이라는 것을 주지해야 할 것이다.
일부 실시예들에서, 여전히 도 14의 예를 참조하면, 상기 더미 게이트 스택(예를 들면, 상기 게이트 스택(1402))의 형성 후, 상기 유전체 층(1302)은, 유전체 영역들(1302A)을 형성하여 상기 게이트 스택(1402)에 의해 덮여 있지 않은 상기 핀 요소들(402)의 부분들을 노출시키도록, 에치-백될 수 있다. 일부 실시예들에서, 상기 유전체 층(1302)의 에치-백은 습식 에칭 공정, 건식 에칭 공정, 다단계 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 따라서, 상기 게이트 스택(1402)의 형성시 상기 유전체 층(1302)을 보존하는 것은 그러한 공정시 상기 핀 요소들(402)을 효과적으로 보호하는 역할을 한다.
상기 방법(100)은 다음에 상기 핀 요소들이 에칭되는 블록(128)으로 진행된다. 도 14 및 도 15의 예를 참조하면, 블록(128)의 실시예에서, (상기 유전체 영역들(1302A)의 형성에 의해 노출되는) 상기 게이트 스택(1402)의 양 측면 상의 상기 핀 요소들(402)의 부분들이 에칭될 수 있다. 상기 핀 요소들(402)의 상기 에칭되는 부분들은 상기 게이트 스택(1402)의 양 측면 상의 소스/드레인 영역들(1502, 1504) 내의 상기 핀 요소들(402)의 부분들을 포함할 수 있다. 일부 실시예들에서, 상기 핀 요소들(402)의 상기 부분들의 에칭은 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합을 이용하여 수행될 수 있다. 또한, 일부 실시예들에서, (예를 들면, 상기 라이너 층(702)에 의해 경계지워지는) 산화물 층(302C)을 포함할 수 있는, 상기 핀 요소들(402)의 상기 에칭되는 부분들 밑의 상기 산화물 영역들의 부분들도 또한 에칭된다. 일부 실시예들에서, 상기 핀 요소들(402)의 상기 에칭되는 부분들 밑의 상기 산화물 영역들을 에칭하는 단계는 그 밑에 있는 상기 기판 영역들(202A)을 노출시킨다. 다양한 실시예들에서, 상기 핀 요소들(402)의 상기 에칭되는 부분들 밑의 상기 산화물 영역들(예를 들면, 상기 산화물 층(302C))의 에칭은 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합을 이용하여 수행될 수 있다. 본 명세서에서 개시되는 실시예들에서, 상기 산화물 층(302C)은 상기 게이트 스택(1402) 밑에 남아 있어, 상기 기판 영역들(202A) 내로부터 상기 장치 채널 영역(즉, 상기 게이트 스택(1402)에 의해 덮여 있는 상기 제 2 에피택셜 층 부분(304A)) 내로의 APT 도펀트들의 확산을 차단하는 역할을 한다.
상기 방법(100)은 다음에 소스/드레인 형체들이 형성되는 블록(130)으로 진행된다. 도 15 및 도 16의 예를 참조하면, 블록(130)의 실시예에서, 소스/드레인 형체들(1602, 1604)이 소스/드레인 영역들(1502, 1504)에 형성된다. 일부 실시예들에서, 상기 소스/드레인 형체들(1602, 1604)은 상기 소스/드레인 영역들(1502, 1504)에 반도체 물질 층을 에피택셜 성장하여 형성된다. 일부 예들에서, 더미 측벽 스페이서들이 에피택셜 소스/드레인 성장 이전에 형성되고 에피택셜 소스/드레인 성장 후에 제거될 수 있다. 또한, 일부 실시예들에서, 상기한 바와 같이, 에피택셜 소스/드레인 성장 후에 상기 주 측벽 스페이서들이 형성될 수 있다. 다양한 실시예들에서, 상기 소스/드레인 영역들(1502, 1504)에 성장되는 상기 반도체 물질 층은 Ge, Si, GaAs, AlGaAs,SiGe, GaAsP, SiP, 또는 다른 적절한 물질을 포함할 수 있다. 상기 소스/드레인 형체들(1602, 1604)은 하나 이상의 에피택셜(에피(epi)) 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 상기 소스/드레인 형체들(1602, 1604)은 상기 에피 공정시 인-시츄 도핑될 수 있다. 예를 들면, 일부 실시예들에서, 에피택셜 성장된 SiGe 소스/드레인 형체들(1602, 1604)은 붕소로 도핑될 수 있다. 일부 실시예들에서, 에피택셜 성장된 Si 에피 소스/드레인 형체들(1602, 1604)은 Si:C 소스/드레인 형체들을 형성하기 위해 탄소로, Si:P 소스/드레인 형체들을 형성하기 위해 인으로, 또는 SiCP 소스/드레인 형체들을 형성하기 위해 탄소 및 인 둘 모두로 도핑될 수 있다. 일부 실시예들에서, 상기 소스/드레인 형체들(1602, 1604)은 인-시츄 도핑되지 않을 수 있고, 대신에 상기 소스/드레인 형체들(1602, 1604)을 도핑하기 위해 이온 주입 공정이 수행된다. 다양한 실시예들에서, 상기 소스/드레인 형체들(1602, 1604)을 도핑하기 위해 사용되는 도핑 도즈(doping dose)는 상기 LDD 형체들을 도핑하기 위해 사용되는 도핑 도즈보다 더 클 수 있다. 일부 실시예들에서, 상기 소스/드레인 형체들(1602, 1604)의 형성은 N-형 및 P-형 소스/드레인 형체들(1602, 1604) 각각에 대해 별도의 공정 순서로 수행될 수 있다. 일부 실시예들에서, 상기 소스/드레인 형체들(1602, 1604)의 형성 후, 에피 어닐링 공정이 수행될 수 있고, 여기서 상기 반도체 장치(200)는 높은 열적 부담 공정이 실시된다. 그러나, 상기한 바와 같이, 상기 게이트 스택(1402) 밑에 남아 있는 상기 산화물 층(예를 들면, 상기 산화물 층(302C))은 그러한 높은 열적 부담 공정시 상기 기판 영역들(202A) 내로부터 상기 장치 채널 영역(즉, 상기 게이트 스택(1402)에 의해 덮여 있는 상기 제 2 에피택셜 층 부분(304A)) 내로의 APT 도펀트들의 어떠한 잠재적 확산이든지 차단할 것이다.
상기 방법(100)은 다음에 층간 유전체(inter-layer dielectric, ILD) 층이 형성되고 상기 더미 게이트 스택이 제거되는 블록(132)으로 진행된다. 도 16 및 도 17의 예를 참조하면, 블록(132)의 실시예에서, ILD 층(1702)이 상기 기판(202) 위에 형성된다. 일부 실시예들에서, 접촉 에칭 정지 층(contact etch stop layer, CESL)이 상기 ILD 층(1702)을 형성하기 이전에 상기 기판(202) 위에 형성된다. 일부 예들에서, 상기 CESL은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산화질화물 층, 및/또는 본 개시가 속하는 기술분야에 알려진 다른 물질들을 포함한다. 상기 CESL은 플라즈마 강화 화학 기상 퇴적(PECVD) 공정 및/또는 다른 적절한 퇴적 또는 산화 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 상기 ILD 층(1702)은, 테트라에틸오르소실리케이트(tetraethylorthosilicate, TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG), 용융 실리카 유리(fused silica glass, FSG), 포스포실리케이트 유리(phosphosilicate glass, PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass, BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 물질들과 같은, 물질들을 포함한다. 상기 ILD 층(1702)은 PECVD 공정 또는 다른 적절한 퇴적 기법에 의해 퇴적될 수 있다. 일부 실시예들에서, 상기 ILD 층(1702)의 형성 후, 상기 반도체 장치(200)는 상기 ILD 층(1702)을 어닐링하기 위해 높은 열적 부담 공정을 실시할 수 있다. 상기한 바와 같이, 상기 산화물 층(예를 들면, 상기 산화물 층(302C))은 그러한 높은 열적 부담 공정시 상기 기판 영역들(202A) 내로부터 상기 장치 채널 영역 내로의 APT 도펀트들의 어떠한 잠재적 확산도 차단한다. 일부 예들에서, 상기 더미 게이트 스택(1402)의 상단 표면을 노출시키기 위해 평탄화 공정이 수행될 수 있다. 예를 들면, 평탄화 공정은, 상기 더미 게이트 스택(1402) 위에 놓인 상기 ILD 층(1702)(및, 존재할 시, CESL 층)의 부분들을 제거하고 상기 반도체 장치(200)의 상단 표면을 평탄화하는, 화학적 기계적 연마(chemical mechanical planarization, CMP) 공정을 포함한다. 또한, 상기 CMP 공정은, 폴리실리콘 전극 층과 같은 상기 전극 층(1408)을 노출시키기 위해, 상기 더미 게이트 스택(1402) 위에 놓인 상기 하드 마스크(1410)를 제거할 수 있다. 그 후에, 일부 실시예들에서, 상기 남아 있는 이전에 형성된 더미 게이트 스택(1402) 형체들(예를 들면, 상기 유전체 층(1406) 및 상기 전극 층(1408))은 상기 기판으로부터 제거될 수 있다. 일부 실시예들에서, 상기 전극 층(1408)은 제거될 수 있지만 반면에 상기 유전체 층(1406)은 제거되지 않는다. 상기 게이트 스택(1402)으로부터의 상기 전극 층(1408)(또는 상기 전극 층(1408) 및 유전체 층(1406))의 제거는 결과로서 트렌치(1704)를 초래할 수 있으며, 하기하는 바와 같이, (예를 들면, 하이-K 유전체 층 및 금속 게이트 전극을 포함하는) 최종 게이트 구조가 후속적으로 상기 트렌치(1704)에 형성될 수 있다. 상기 더미 게이트 스택 형체들의 제거는, 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합과 같은, 선택적 에칭 공정을 이용하여 수행될 수 있다.
상기 방법(100)은 다음에 하이-K/금속 게이트 스택이 형성되는 블록(134)으로 진행된다. 도 17 및 도 18의 예를 참조하면, 블록(134)의 실시예에서, 하이-K/금속 게이트 스택(1802)이 상기 장치(200)의 상기 트렌치(1704) 내에 형성된다. 다양한 실시예들에서, 상기 하이-K/금속 게이트 스택은 상기 핀(즉, 상기 제 2 에피택셜 층 부분(304A))의 실질적으로 도펀트 없는 채널 물질 위에 형성되는 계면 층(interfacial layer), 상기 계면 층 위에 형성되는 하이-K 게이트 유전체 층, 및 상기 하이-K 유전체 층 위에 형성되는 금속 층을 포함한다. 본 명세서에서 사용되고 설명되는, 하이-K 게이트 유전체들은, 예를 들면, 열적 실리콘 산화물의 유전율(dielectric constant, ~3.9)보다 큰 고유전율을 갖는 유전체 물질들을 포함한다. 하이-K/금속 게이트 스택 내에 사용되는 상기 금속 층은 금속, 금속 합금, 또는 금속 규화물(metal silicide)을 포함할 수 있다. 또한, 상기 하이-K/금속 게이트 스택의 형성은 다양한 게이트 물질들을 형성하기 위한 퇴적, 하나 이상의 라이너 층들, 및 과도한 게이트 물질들을 제거하여 상기 반도체 장치(200)의 상단 표면을 평탄화하기 위한 하나 이상의 CMP 공정들을 포함할 수 있다.
일부 실시예들에서, 상기 하이-K/금속 게이트 스택(1802)의 상기 계면 층은 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산화질화물(SiON)과 같은 유전체 물질을 포함할 수 있다. 상기 계면 층은 화학적 산화, 열적 산화, 원자층 퇴적(ALD), 화학 기상 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 상기 하이-K/금속 게이트 스택(1802)의 상기 게이트 유전체 층은 하프늄 산화물(HfO2)과 같은 하이-K 유전체 층을 포함할 수 있다. 대안적으로, 상기 하이-K/금속 게이트 스택(1802)의 상기 게이트 유전체 층은, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물들(SiON), 이들의 조합, 또는 다른 적절한 물질과 같은, 다른 하이-K 유전체들을 포함할 수 있다. 상기 하이-K 게이트 유전체 층은 ALD, 물리 기상 퇴적(PVD), CVD, 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층은 단일 층 또는 대안적으로, 상기 장치 성능을 향상시키기 위해 선택된 일함수(work function)를 갖는 금속 층(일함수 금속 층), 라이너 층, 젖음 층(wetting layer), 점착 층, 금속 합금 또는 금속 규화물의 다양한 조합들과 같은, 다층 구조를 포함할 수 있다. 예로서, 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적절한 금속 물질들 또는 이들의 조합을 포함할 수 있다. 또한, 상기 금속 층은 N-형 또는 P-형 일함수를 제공할 수 있고, 트랜지스터(예를 들면, FinFET) 게이트 전극으로서의 역할을 할 수 있으며, 적어도 일부 실시예들에서, 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층은 폴리실리콘 층을 포함할 수 있다. 다양한 실시예들에서, 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층은 ALD, PVD, CVD, e-빔 퇴적, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층은, 상이한 금속 층들을 이용할 수 있는, N-FET 및 P-FET 트랜지스터들에 대해 별도로 형성될 수 있다. 다양한 실시예들에서, 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층으로부터 과도한 금속을 제거하여, 상기 하이-K/금속 게이트 스택(1802)의 상기 금속 층의 실질적으로 평평한 상단 표면을 제공하기 위해, CMP 공정이 수행될 수 있다.
상기 반도체 장치(200)는 본 개시가 속하는 기술분야에 알려진 다양한 형체들 및 영역들을 형성하기 위해 추가적인 공정이 수행될 수 있다. 예를 들면, 후속 공정은, 하나 이상의 FinFET 장치들을 포함할 수 있는 기능 회로(functional circuit)를 형성하기 위해 다양한 형체들을 연결하도록 구성되는, 층간 유전체(ILD) 층(들), 콘택 개구부들(contact openings), 콘택 금속 뿐만 아니라, 상기 기판(202) 상의 다양한 콘택들/비아들(vias)/라인들(lines) 및 다층 상호연결 형체들(multilayers interconnect features)(예를 들면, 금속 층들 및 층간 유전체들)을 형성할 수 있다. 더 나아간 예로서, 다층 상호연결은 비아들 또는 콘택들과 같은 수직 상호연결들, 및 금속 라인들과 같은 수평 상호연결들을 포함할 수 있다. 상기 다양한 상호연결 형체들은 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 전도성 물질들을 이용할 수 있다. 일 예에서, 다마신(damascene) 또는 듀얼 다마신(dual damascene) 공정이 구리 관련 다층 상호연결 구조를 형성하는데 이용된다. 또한, 추가적인 공정 단계들이 상기 방법(100) 이전, 도중, 및 이후에 실시될 수 있으며, 상기 방법(100)의 다양한 실시예들에 따라 상기한 일부 공정 단계들은 대체 또는 삭제될 수 있다.
본 명세서에서 제공되는 설명과 관련하여, 본 개시는, 결함 형성 및 채널 불순물들(즉, 원치 않는 채널 도펀트들)의 도입을 포함하여, 이온 주입 공정들로 인해 발생할 수 있는 반도체 장치들의 열화를 피하기 위한 방법들 및 구조들을 제공한다. 일부 예들에서, 하나 이상의 APT 이온 주입 공정들이 FinFET 핀 요소들의 형성 이전에 수행된다. 일부 실시예들에서, 에피택셜 성장된 도핑되지 않은 채널 층이 상기 APT-주입된 기판 위에 형성된다. 또한, 다양한 실시예들에서, 상기 에피택셜 성장된 도핑되지 않은 채널 층은, APT 도펀트들에 대한 장벽으로서의 역할을 하는, 유전체 층에 의해 상기 APT-주입된 기판으로부터 격리된다. 이 유리한 산화물 장벽 층으로 인해, 상기 APT 주입은, 예를 들면, 약 1×1018 cm-3 내지 약 1×1019 cm-3의 높은 도펀트 농도를 가질 수 있다. 일부 실시예들에서, 상기 에피택셜 성장된 도핑되지 않은 채널 층이 실질적으로 도펀트들이 없기 때문에, 캐리어 채널 산란이 완화되고, 장치 이동도 및 구동 전류가 향상된다. 본 개시의 실시예들은 또한 (예를 들면, 산화 이전에 SiGe 층을 트리밍하여) 차후에 산화물 장벽 층으로서 역할을 하는 상기 SiGe 층을 완전히 산화시키는 방법 뿐만 아니라, FinFET 높이 또는 폭에 대한 불이익 없이 (예를 들면, 격리 영역들의 형성 이전에 실리콘 질화물 라이너 층을 삽입하여) Ge 잔류물을 감소 및/또는 제거하는 방법을 제공한다. 본 개시는 또한 리세스된 격리 영역의 상단 표면이 핀 하단 표면에 의해 규정되는 평면과 실질적으로 나란하거나 아니면 상기 평면보다 위에(예를 들면, 상기 산화물 장벽 층보다 위에) 남아 있도록 보장하여, 대가가 큰 AC 성능 불이익을 피할 수 있다. 본 개시가 속하는 기술분야의 숙련된 자들이라면 본 명세서에서 설명하는 상기 방법들 및 구조들이, 본 개시의 범위를 벗어나지 않고, 다양한 다른 반도체 장치들에 적용되어 그러한 다른 장치들로부터 유사한 이점들을 유리하게 성취할 수 있다는 것을 쉽게 알 수 있을 것이다.
따라서, 본 개시의 실시예들 중 하나는 실질적으로 도핑되지 않은 채널 영역을 갖는 반도체 장치(예를 들면, FinFET 장치)를 제조하는 방법을 설명한다. 일부 실시예들에서, 상기 방법은 기판으로부터 연장되는 복수의 핀들을 형성하는 단계를 포함한다. 다양한 실시예들에서, 상기 복수의 핀들 각각은 기판의 부분, 상기 기판의 상기 부분 상의 제 1 에피택셜 층의 부분, 및 상기 제 1 에피택셜 층의 상기 부분 상의 제 2 에피택셜 층의 부분을 포함한다. 예로서, 상기 복수의 핀들 각각의 상기 제 1 에피택셜 층의 상기 부분은 산화된다. 일부 실시예들에서, 상기 제 1 에피택셜 층의 상기 부분을 산화시킨 후, 라이너 층이 상기 복수의 핀들 각각의 위에 형성된다. 다양한 예들에서, 리세스된 격리 영역들이 그 다음에 상기 라이너 층에 인접하여 형성된다. 그 후에, 상기 라이너 층은 상기 복수의 핀들 각각의 상기 제 2 에피택셜 층의 상기 부분의 하단 표면에 인접한 잔류 물질 부분(예를 들면, Ge 잔류물)을 노출시키기 위해 에칭될 수 있고, 상기 잔류 물질 부분은 제거된다.
상기 실시예들 중 다른 하나에서, 기판 위에 제 1 에피택셜 층을, 그리고 상기 제 1 에피택셜 층 위에 제 2 에피택셜 층을 퇴적하는 단계를 포함하는 방법이 논의된다. 일부 실시예들에서, 복수의 핀들이 상기 기판으로부터 연장되어 형성된다. 다양한 예들에서, 상기 복수의 핀들 각각은 기판 부분, 상기 기판 부분 위의 제 1 에피택셜 층 부분, 및 상기 제 1 에피택셜 층 부분 위의 제 2 에피택셜 층 부분을 포함한다. 상기 제 2 에피택셜 층 부분은 높이를 갖는다. 일부 예들에서, 라이너 층이 상기 복수의 핀들 각각의 위에 퇴적된다. 격리 영역이 상기 라이너 층에 인접하여 및 접촉하여 형성될 수 있다. 일부 실시예들에서, 상기 라이너 층은 상기 제 2 에피택셜 층 부분의 하단 표면에 인접한 잔류 물질 부분을 노출시키기 위해 에칭되고, 상기 잔류 물질 부분은 세정된다(cleaned). 일부 경우들에서, 상기 라이너 층을 에칭하기 이전에, 상기 격리 영역이 상기 제 2 에피택셜 층 부분의 상기 높이보다 작은 양만큼 리세스된다.
상기 실시예들 중 또 다른 하나에서, 기판으로부터 연장되는 복수의 핀 요소들을 포함하는 반도체 장치가 논의된다. 일부 예들에서, 상기 복수의 핀 요소들 각각은 제 1 반도체 층, 상기 제 1 반도체 층 위의 유전체 층, 및 상기 유전체 층 위의 제 2 반도체 층을 포함한다. 예로서, 상기 제 2 반도체 층은 제 1 수평면을 규정하는 하단 표면을 포함한다. 다양한 실시예들에서, 상기 반도체 장치는 상기 복수의 핀 요소들에 인접한 리세스된 격리 영역을 더 포함하며, 여기서 상기 리세스된 격리 영역은 상기 제 2 반도체 층에 인접한 상단 표면을 포함하고, 상기 상단 표면은 제 2 수평면을 규정하며, 및 상기 제 2 수평면은 상기 제 1 수평면보다 위에 배치된다. 또한, 상기 반도체 장치는 상기 제 2 반도체 층 위에 형성되는 게이트 스택을 포함할 수 있다.
상기에서 본 개시가 속하는 기술분야의 숙련된 자들이 본 개시의 측면들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 개괄하고 있다. 본 개시가 속하는 기술분야의 숙련된 자들이라면 본 명세서에서 소개되는 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점들을 성취하기 위해 다른 공정들 및 구조들을 설계 또는 변경하는 기반으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 할 것이다. 본 개시가 속하는 기술분야의 숙련된 자들이라면 또한 그러한 동등한 구조들이 본 개시의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양하게 변경, 치환 및 개조할 수 있다는 것을 이해해야 할 것이다.

Claims (10)

  1. 반도체 장치 제조 방법에 있어서,
    기판으로부터 연장되는 복수의 핀들(fins)을 형성하는 단계로서, 상기 복수의 핀들 각각은 상기 기판의 부분, 상기 기판의 상기 부분 상의 제 1 에피택셜 층의 부분, 및 상기 제 1 에피택셜 층의 상기 부분 상의 제 2 에피택셜 층의 부분을 포함하는 것인, 상기 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들 각각의 상기 제 1 에피택셜 층의 상기 부분을 산화시키는 단계;
    상기 제 1 에피택셜 층의 상기 부분을 산화시킨 후, 상기 복수의 핀들 각각 위에 라이너(liner) 층을 형성하는 단계;
    상기 라이너 층에 인접한 리세스된 격리 영역들을 형성하는 단계;
    상기 복수의 핀들 각각의 상기 제 2 에피택셜 층의 상기 부분의 하단 표면에 인접한 잔류 물질 부분을 노출시키기 위해 상기 라이너 층을 에칭하는 단계; 및
    상기 잔류 물질 부분을 제거하는 단계
    를 포함하는, 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제 1 에피택셜 층의 상기 부분을 산화시키기 이전에, 상기 복수의 핀들 각각의 상기 제 1 에피택셜 층의 상기 부분을 트리밍(trimming)하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 핀들을 형성하기 이전에, 상기 기판 내로 펀치 스루 방지(anti-punch through; APT) 이온 주입을 수행하는 단계; 및
    상기 APT 이온 주입을 수행한 후 및 상기 복수의 핀들을 형성하기 전에, 상기 기판 위에 상기 제 1 에피택셜 층을, 그리고 상기 제 1 에피택셜 층 위에 상기 제 2 에피택셜 층을 퇴적하는 단계
    를 더 포함하는, 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 복수의 핀들 각각의 상기 제 2 에피택셜 층의 상기 부분은 도핑되지 않은 에피택셜 층을 포함하는 것인, 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제 1 에피택셜 층은 제 1 산화 속도를 갖고, 상기 제 2 에피택셜 층은 상기 제 1 산화 속도보다 느린 제 2 산화 속도를 갖는 것인, 반도체 장치 제조 방법.
  6. 방법에 있어서,
    기판 위에 제 1 에피택셜 층을, 그리고 상기 제 1 에피택셜 층 위에 제 2 에피택셜 층을 퇴적하는 단계;
    상기 기판으로부터 연장되는 복수의 핀들을 형성하는 단계에 있어서, 상기 복수의 핀들 각각은 기판 부분, 상기 기판 부분 위의 제 1 에피택셜 층 부분, 및 상기 제 1 에피택셜 층 부분 위의 제 2 에피택셜 층 부분을 포함하고, 상기 제 2 에피택셜 층 부분은 높이를 갖는 것인, 상기 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들 각각 위에 라이너 층을 퇴적하는 단계;
    상기 라이너 층에 인접하고 접촉하는 격리 영역을 형성하는 단계;
    상기 제 2 에피택셜 층 부분의 하단 표면에 인접한 잔류 물질 부분을 노출시키기 위해 상기 라이너 층을 에칭하는 단계; 및
    상기 잔류 물질 부분을 세정하는 단계
    를 포함하는, 방법.
  7. 반도체 장치에 있어서,
    기판으로부터 연장되는 복수의 핀 요소들로서, 상기 복수의 핀 요소들 각각은 제 1 반도체 층, 상기 제 1 반도체 층 위의 유전체 층, 및 상기 유전체 층 위의 제 2 반도체 층을 포함하고, 상기 제 2 반도체 층은 제 1 수평면을 규정하는 하단 표면을 포함하는 것인, 상기 복수의 핀 요소들;
    상기 복수의 핀 요소들에 인접한 리세스된 격리 영역으로서, 상기 리세스된 격리 영역은 상기 제 2 반도체 층에 인접한 상단 표면을 포함하고, 상기 상단 표면은 제 2 수평면을 규정하며, 상기 제 2 수평면은 상기 제 1 수평면보다 위에 배치되는 것인, 상기 리세스된 격리 영역; 및
    상기 제 2 반도체 층 위에 형성되는 게이트 스택
    을 포함하는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제 1 반도체 층에 인접하고 접촉하는 라이너 층을 더 포함하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제 1 반도체 층은 Si를 포함하고, 상기 유전체 층은 산화 SiGe을 포함하고, 상기 제 2 반도체 층은 Si를 포함하며, 상기 라이너 층은 실리콘 질화물을 포함하는 것인, 반도체 장치.
  10. 제8항에 있어서,
    상기 리세스된 격리 영역으로서, 상기 리세스된 격리 영역은 제 1 유전체 물질을 포함하고, 상기 제 1 유전체 물질은 상기 제 2 반도체 층의 상기 하단 표면 및 상기 리세스된 격리 영역에 개재되는(interposing) 공동(void)을 포함하는 것인, 상기 리세스된 격리 영역; 및
    상기 공동을 채우는 제 2 유전체 물질을
    더 포함하는, 반도체 장치.
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