CN109585527B - 集成电路器件 - Google Patents

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Abstract

一种集成电路器件包括：基底掩埋绝缘膜，其覆盖衬底上的鳍型有源区的下侧壁；隔离图案，其具有比基底掩埋绝缘膜的顶表面高的顶表面；以及栅极线，其覆盖鳍型有源区的沟道部分。栅极线具有上栅极和下栅极，上栅极覆盖沟道部分的上部，下栅极从上栅极朝向衬底突出并填充沟道部分的下侧壁与隔离图案的上侧壁之间的空间。

Description

集成电路器件
技术领域
实施方式涉及集成电路器件。
背景技术
随着集成电路器件的超大规模集成以及场效应晶体管(FET)的栅极长度的减小，已将注意力指向了包括具有三维(3D)沟道的FinFET的器件、以及提高与操作速度、功耗和经济效益有关的特性从而提高形成集成电路器件的晶体管的整体操作可靠性。
发明内容
实施方式涉及一种集成电路器件，其包括：鳍型有源区，其从衬底突出并在第一水平方向上长长地延伸；基底掩埋绝缘膜，其包括在衬底上的垂直延伸部和水平延伸部，垂直延伸部覆盖鳍型有源区的下侧壁并具有在第一水平处的第一顶表面，水平延伸部一体地连接到垂直延伸部并覆盖衬底的顶表面；隔离图案，其在水平延伸部上覆盖垂直延伸部的侧壁并具有在第二水平处的第二顶表面，第二水平高于第一水平；以及栅极线，其具有上栅极和下栅极，上栅极在交叉第一水平方向的第二水平方向上延伸，以覆盖鳍型有源区的沟道部分的上部和隔离图案的第二顶表面，下栅线从上栅极朝向衬底突出并填充在沟道部分的下部与隔离图案的上侧壁之间在第一顶表面上的空间。
实施方式还涉及一种集成电路器件，其包括：具有有源区的衬底；多个鳍型有源区，所述多个鳍型有源区从有源区突出并在第一水平方向上彼此平行延伸；基底掩埋绝缘膜，其包括水平延伸部和多个垂直延伸部，每个垂直延伸部填充所述多个鳍型有源区当中相邻的鳍型有源区之间的空间或者覆盖每个鳍型有源区的侧壁，水平延伸部一体地连接到所述多个垂直延伸部当中最外面的垂直延伸部并覆盖有源区的顶表面；隔离图案，其与鳍型有源区隔开且其间具有最外面的垂直延伸部，并具有面对鳍型有源区当中最外面的鳍型有源区的沟道部分的上侧壁；以及栅极线，其在交叉第一水平方向的第二水平方向上延伸，以覆盖相应鳍型有源区的沟道部分、基底掩埋绝缘膜和隔离图案。栅极线可以包括上栅极和第一下栅极，上栅极覆盖最外面的鳍型有源区的沟道部分的上部，第一下栅极填充隔离图案的上侧壁与最外面的鳍型有源区的沟道部分的下部之间的空间并从上栅极朝向衬底突出。
实施方式还涉及一种集成电路器件，其包括：器件区域，其在衬底上由器件隔离区域限定；多个鳍型有源区，每个鳍型有源区具有连接到器件区域的基底部分和在基底部分上的沟道部分；基底掩埋绝缘膜，其包括水平延伸部和多个垂直延伸部，垂直延伸部在所述多个鳍型有源区之间并覆盖每个鳍型有源区的基底部分的相反侧壁，水平延伸部一体地连接到所述多个垂直延伸部当中最靠近器件隔离区域的最外面的垂直延伸部，并覆盖器件区域；器件隔离绝缘膜，其形成在器件隔离区域中并具有比最外面的垂直延伸部的顶表面高的顶表面；以及隔离图案，其在最外面的垂直延伸部与器件隔离绝缘膜之间，隔离图案具有比最外面的垂直延伸部的顶表面高的顶表面以及限定隔离图案与所述多个鳍型有源区当中最靠近器件隔离区域的最外面的鳍型有源区的沟道部分之间的窄空间的上侧壁。
附图说明
通过参照附图详细描述示例实施方式，特征对本领域技术人员将变得明显，附图中：
图1A示出显示了根据一示例实施方式的集成电路器件的主要元件的平面布局图；
图1B示出集成电路器件的沿图1A所示的线B1-B1'和B2-B2'截取的剖视图；
图2示出根据另一示例实施方式的集成电路器件的剖视图；
图3示出根据又一示例实施方式的集成电路器件的剖视图；
图4A示出显示了根据另一示例实施方式的集成电路器件的主要元件的平面布局图；
图4B示出集成电路器件的沿图4A所示的线B-B'截取的剖视图；
图4C示出集成电路器件的沿图4A所示的线C-C'截取的剖视图；
图5示出根据又一示例实施方式的集成电路器件的剖视图；
图6示出根据另一示例实施方式的集成电路器件的剖视图；以及
图7A至7J示出根据一示例实施方式的制造集成电路器件的方法中的顺序阶段的剖视图。
具体实施方式
现在将参照附图在下文中更全面地描述示例实施方式；然而，它们可以体现为不同的形式，并且不应被解释为限于在此阐述的实施方式。相反，这些实施方式被提供为使得本公开将是全面的和完整的，并将向本领域技术人员充分传达示例实施方案。在附图中，为了图示的清楚，层和区域的尺寸可能被夸大。相同的附图标记始终指代相同的元件。
图1A示出显示了根据一示例实施方式的集成电路器件100的主要元件的平面布局图。图1B示出集成电路器件100的沿图1A所示的线B1-B1'和B2-B2'截取的剖视图。
下面将参照图1A和1B描述包括鳍式场效应晶体管(FinFET)的集成电路器件100的主要元件。
参照图1A和1B，根据本示例实施方式的集成电路器件100包括具有第一区域I和第二区域II的衬底110。具有FinFET结构的晶体管TR可以形成在第一区域I和第二区域II的每个中。
在一些实施方式中，第一区域I和第二区域II可以执行相同或不同的功能。在一些实施方式中，在高功率模式或低功率模式下操作的元件可以形成在第一区域I和第二区域II的每个中。在一些实施方式中，诸如输入/输出电路器件的外围电路可以形成在第一区域I和第二区域II的每个中，或者存储器件或逻辑电路可以形成在第一区域I和第二区域II的每个中。
在本示例实施方式中，一个鳍型有源区FA从第一区域I中的第一有源区AC1突出，两个鳍型有源区FA从第二区域II中的第二有源区AC2突出。栅极线150在每个鳍型有源区FA上延伸，以在第一区域I和第二区域II的每个中跨越鳍型有源区FA。栅极绝缘膜140在鳍型有源区FA与栅极线150之间延伸。晶体管TR可以形成在衬底110上的鳍型有源区FA与栅极线150之间的每个交叉处。形成在第一有源区AC1和第二有源区AC2中的晶体管TR每个可以是N沟道金属氧化物半导体(NMOS)晶体管或P沟道MOS(PMOS)晶体管。虽然在图1A和1B所示的实施方式中，一个栅极线150在第一区域I中跨越一个鳍型有源区FA、在第二区域II中跨越两个鳍型有源区FA，但是各种数量的鳍型有源区FA和各种数量的栅极线150可以在第一有源区AC1和第二有源区AC2中延伸为彼此交叉，并且晶体管TR可以形成在每个交叉处。
在本示例实施方式中，衬底110具有沿X-Y平面延伸的主表面110M。衬底110可以包括例如诸如Si或Ge的半导体、或诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。衬底110可以包括诸如杂质掺杂阱或杂质掺杂结构的导电区。衬底110的第一有源区AC1和第二有源区AC2的每个可以是其中形成有多个NMOS晶体管的NMOS区或其中形成有多个PMOS晶体管的PMOS区。
虽然在图1B所示的实施方式中每个鳍型有源区FA的相反的侧壁关于沿垂直于主表面110M的方向(即Z方向)延伸的轴线大致对称，但是实施方式可以包括具有各种形状的多个鳍型有源区FA。
多个鳍型有源区FA可以在第一水平方向(即Y方向)上彼此平行延伸。在本示例实施方式中，鳍型有源区FA包括连接到衬底110的基底部分BA和从基底部分BA远离衬底110突出的沟道部分CH。
在本示例实施方式中，基底掩埋绝缘膜120A在第一有源区AC1上形成于鳍型有源区FA周围，基底掩埋绝缘膜120B在第二有源区AC2上形成于鳍型有源区FA周围。
在第一有源区AC1上的基底掩埋绝缘膜120A可以包括例如多个垂直延伸部122A，其分别覆盖鳍型有源区FA的基底部分BA的相反侧壁并在Y方向(第一水平方向)上平行于鳍型有源区FA延伸。基底掩埋绝缘膜120A还可以包括多个水平延伸部124A，其在第二水平方向(即X方向)上从垂直延伸部122A水平地延伸以覆盖第一有源区AC1的顶部。如图1A所示，第一有源区AC1上的垂直延伸部122A可以大致在第一有源区AC1的中间围绕鳍型有源区FA。垂直延伸部122A可以在鳍型有源区FA的纵向相反端处彼此接合。第一有源区AC1上的鳍型有源区FA的基底部分BA可以被垂直延伸部122A掩埋。
第二有源区AC2上的相应鳍型有源区FA的基底部分BA可以被基底掩埋绝缘膜120B掩埋。基底掩埋绝缘膜120B可以包括多个垂直延伸部122B，其填充鳍型有源区FA之间的间隙并覆盖每个鳍型有源区FA的基底部分BA的相反壁。基底掩埋绝缘膜120B还可以包括多个水平延伸部124B，其一体地接合到多个垂直延伸部122B当中最外面的垂直延伸部122B，水平延伸部124B在X方向上从第二有源区AC2的相反边缘延伸以覆盖第二有源区AC2的顶部。
最外面的垂直延伸部122B可以是多个垂直延伸部122B当中分别离第二有源区AC2的X方向相反边缘最近的垂直延伸部122B。多个垂直延伸部122B可以在垂直方向或第三方向(即Z方向)上从衬底110突出，并且可以在Y方向上平行于鳍型有源区FA纵向地延伸。如图1A所示，第二有源区AC2上的多个垂直延伸部122B可以大致在第二有源区AC2的中间围绕鳍型有源区FA。多个垂直延伸部122B可以在鳍型有源区FA的纵向相反端处彼此接合。第二有源区AC2上的鳍型有源区FA的基底部分BA可以被多个垂直延伸部122B掩埋。
基底掩埋绝缘膜120A的每个垂直延伸部122A的顶表面T1的水平LV1和基底掩埋绝缘膜120B的每个垂直延伸部122B的顶表面T2的水平LV2可以与每个鳍型有源区FA的基底部分BA与沟道部分CH之间的边界水平基本相同。虽然垂直延伸部122A的顶表面T1和垂直延伸部122B的顶表面T2在图1B中平坦地水平延伸，但是垂直延伸部122A的顶表面T1和垂直延伸部122B的顶表面T2可以是例如相对于衬底110的凸表面或凹表面。
第一绝缘衬垫118可以在第一区域I中位于鳍型有源区FA与基底掩埋绝缘膜120A之间，并且在第二区域II中位于鳍型有源区FA与基底掩埋绝缘膜120B之间。第一绝缘衬垫118可以包括例如硅氧化物膜。第一绝缘衬垫118可以具有例如约到约/>的厚度。
在本示例实施方式中，隔离图案130形成在第一有源区AC1和第二有源区AC2的每个的X方向相反边缘处。隔离图案130从第一有源区AC1和第二有源区AC2的每个在X方向上的相反边缘延伸到限制每个第一有源区AC1或每个第二有源区AC2的隔离区DI。
隔离图案130可以在第一区域I和第二区域II中设置于基底掩埋绝缘膜120A的水平延伸部124A和基底掩埋绝缘膜120B的水平延伸部124B上。在本示例实施方式中，在第一区域I和第二区域II中，隔离图案130与鳍型有源区FA隔开且其间具有垂直延伸部122A和122B，并且隔离图案130比基底掩埋绝缘膜120A和120B从衬底110突出更远。因此，在第一区域I中隔离图案130的顶表面T3的水平LV3可以高于垂直延伸部122A的顶表面T1的水平LV1，并且在第二区域II中隔离图案130的顶表面T4的水平LV4可以高于垂直延伸部122B的顶表面T2的水平LV2。隔离图案130的顶表面T3的水平LV3和隔离图案130的顶表面T4的水平LV4可以高于每个鳍型有源区FA的沟道部分CH的最低水平且低于其最高水平。在一些实施方式中，隔离图案130的顶表面T3的水平LV3和隔离图案130的顶表面T4的水平LV4可以大致对应于鳍型有源区FA的沟道部分CH的中间水平。
在隔离图案130的侧壁当中，与每个顶表面T3或T4相邻的上侧壁130S可以面对鳍型有源区FA的沟道部分CH。隔离图案130的上侧壁130S与沟道部分CH之间的窄空间(图7H中的NS)可以被限定在每个基底掩埋绝缘膜120A或120B之上。
在第一区域I和第二区域II中，在基底掩埋绝缘膜120A的多个垂直延伸部122A和基底掩埋绝缘膜120B的多个垂直延伸部122B当中，最靠近隔离图案130的最外面的垂直延伸部122A和122B的X方向宽度可以等于或小于鳍型有源区FA的X方向宽度。随着最外面的垂直延伸部122A和122B的X方向宽度变小，由于隔离图案130比基底掩埋绝缘膜120A和120B从衬底110突出得更高，设置在隔离图案130上的栅极线150的厚度可以减小。因此，栅极线150与其它相邻导体之间的相对电容率可以降低，并且由于相邻导电线之间的耦合而出现的寄生电容可以减小。
基底掩埋绝缘膜120A和120B可以包括与隔离图案130不同种类的绝缘膜。在一些实施方式中，基底掩埋绝缘膜120A和120B的介电常数可以低于隔离图案130的介电常数。例如，基底掩埋绝缘膜120A和120B可以包括硅氮化物膜、SiOCN膜、SiCN膜或其组合，隔离图案130可以包括硅氧化物膜。在一些实施方式中，隔离图案130可以由例如氟化物硅酸盐玻璃(FSG)、无掺杂硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强原硅酸四乙酯(PE-TEOS)、东燃硅氮烷(tonen silazene)(TOSZ)或其组合形成。
栅极绝缘膜140可以沿着(图7H中的)窄空间NS的内壁从每个鳍型有源区FA的沟道部分CH的表面纵向地延伸以覆盖基底掩埋绝缘膜120A的顶表面T1和基底掩埋绝缘膜120B的顶表面T2以及隔离图案130的顶表面T3和T4以及上侧壁130S。栅极绝缘膜140可以包括例如硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以由具有比硅氧化物膜大的介电常数的材料形成。高k电介质膜可以由例如金属氧化物或金属氮氧化物形成。界面层(未示出)可以在每个鳍型有源区FA与栅极绝缘膜140之间。界面层可以包括例如氧化物层、氮化物层或氮氧化物层。
栅极线150可以延伸为覆盖每个鳍型有源区FA的沟道部分CH的顶部和相反侧壁，并且可以覆盖基底掩埋绝缘膜120A的垂直延伸部122A和基底掩埋绝缘膜120B的垂直延伸部122B、以及隔离图案130。
栅极线150可以包括例如上栅极150U和多个下栅极150L，上栅极150U在第二水平方向(即X方向)上以线形长长地延伸以覆盖每个鳍型有源区FA的沟道部分CH的上侧壁和顶部，多个下栅极150L从上栅极150U朝衬底110向下突出并覆盖每个鳍型有源区FA的沟道部分CH的下侧壁。上栅极150U和多个下栅极150L可以在栅极线150中一体地结合。在多个下栅极150L当中，一些下栅极150L可以填充隔离图案130的上侧壁130S与每个沟道部分CH之间的窄空间NS，并面对沟道部分CH的下侧壁且其间具有栅极绝缘膜140。每个下栅极150L可以具有面对基底掩埋绝缘膜120A的垂直延伸部122A的顶表面T1的第一底表面B1、或面对基底掩埋绝缘膜120B的垂直延伸部122B的顶表面T2的第一底表面B2。
栅极线150的多个下栅极150L可以根据其位置具有不同的宽度。例如，如图1B的第二区域II中所示，在第二有源区AC2上，设置在两个相邻的鳍型有源区FA之间的下栅极150L的X方向宽度可以大于下栅极150L当中最外面的下栅极150L的X方向宽度。
在第二区域II中，设置在两个相邻的鳍型有源区FA之间的下栅极150L可以完全覆盖两个相邻的鳍型有源区FA的每个的沟道部分CH。在第二区域II中，多个下栅极150L当中最外面的下栅极150L可以覆盖多个鳍型有源区FA当中在第二有源区AC2的最外侧的鳍型有源区FA的沟道部分CH的一个侧壁。
在第二区域II中，多个垂直延伸部122B当中最外面的垂直延伸部122B的X方向宽度可以小于多个垂直延伸部122B当中在两个相邻的鳍型有源区FA之间的内部的垂直延伸部122B的X方向宽度。在第二区域II中，多个下栅极150L当中设置在两个相邻的鳍型有源区FA之间的下栅极150L的底部可以面对内部的垂直延伸部122B的顶部。
在第一区域I和第二区域II中，栅极线150的底部处可以形成台阶差。例如，栅极线150的分别面对隔离图案130的顶表面T3和T4的第二底表面B3和B4的水平可以高于下栅极150L的第一底表面B1和B2的水平。栅极线150的顶部可以具有大致平行于衬底110的主表面110M延伸的平坦表面。栅极线150的覆盖隔离图案130的顶表面T3的厚度K1A或栅极线150的覆盖隔离图案130的顶表面T4的厚度K1B可以小于栅极线150的覆盖基底掩埋绝缘膜120A的每个垂直延伸部122A的顶表面T1的厚度K2A或栅极线150的覆盖基底掩埋绝缘膜120B的每个垂直延伸部122B的顶表面T2的厚度K2B。
当栅极线150的在隔离图案130上的部分比栅极线150的与每个鳍型有源区FA相邻的部分薄时，如上所述，栅极线150与其它相邻导体(例如与栅极线150相邻的源极/漏极区、位于源极/漏极区上以连接到源极/漏极区的源极/漏极接触插塞、或在其上的互连结构)之间的相对电容率可以减小，并且由于相邻导电线之间的耦合而出现的寄生电容可以减小。因此，可以防止晶体管的性能劣化，并且可以改善FinFET的“导通”和“关断”电流特性，这可以有助于提高晶体管的操作速度并降低功耗。
在一些实施方式中，栅极线150可以具有其中顺序地堆叠金属氮化物层、金属层、导电盖层和间隙填充金属膜的结构。金属氮化物层和金属层可以包括从Ti、Ta、W、Ru、Nb、Mo和Hf当中选择的至少一种金属。间隙填充金属膜可以包括W膜或Al膜。栅极线150可以包括功函数金属层。功函数金属层可以包括从Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd当中选择的至少一种金属。在一些实施方式中，栅极线150可以具有例如TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
栅极线150的顶部可以用绝缘盖层160覆盖。绝缘盖层160可以包括例如硅氮化物膜。
图2示出根据另一示例实施方式的集成电路器件200的剖视图。在图1A至2中，相同的数字或字符指代相同的元件，并且可以不重复其详细描述。
参照图2，根据本示例实施方式的集成电路器件200包括沿X方向延伸以覆盖第一区域I和第二区域II的每个中的至少一个鳍型有源区FA的沟道部分CH的栅极线250。
栅极线250的结构可以与参照图1A和1B描述的栅极线150的结构类似。在本示例实施方式中，栅极线250可以包括顺序地堆叠在栅极绝缘膜140上的第一功函数金属层250A、第二功函数金属层250B和间隙填充金属层250C。第一区域I和第二区域II中包括栅极线250的多个晶体管可以是例如NMOS晶体管。
第一功函数金属层250A可以由例如TiN、TaN或其组合形成。第二功函数金属层250B可以由例如TiAlC、TiAlN或其组合形成。间隙填充金属层250C可以由例如W、Al或其组合形成。
根据本示例实施方式，在第一区域I和第二区域II中，栅极线250包括朝衬底110向下突出的多个下栅极250L。基底掩埋绝缘膜120A和120B上的下栅极250L可以填充隔离图案130的上侧壁130S与每个沟道部分CH之间的间隙，并且可以填充多个鳍型有源区FA之间的间隙。第一功函数金属层250A的填充隔离图案130的每个上侧壁130S与沟道部分CH之间的(图7H中的)窄空间NS的部分可以以比第一功函数金属层250A的其它部分更大的厚度覆盖沟道部分CH。因此，第一功函数金属层250A的填充隔离图案130的上侧壁130S与沟道部分CH之间的(图7H中的)窄空间NS的部分可以比第一功函数金属层250A的其它部分较少地受到来自第二功函数金属层250B的Al原子扩散的影响。
在(多个下栅极250L当中填充隔离图案130的上侧壁130S与沟道部分CH之间的(图7H中的)窄空间NS的)下栅极250L处的第一功函数金属层250A的厚度可以大于覆盖沟道部分CH的顶部的第一功函数金属层250A的厚度。因此，该下栅极250L可以具有比栅极线250的覆盖沟道部分CH的顶部的另外部分更高的有效功函数。
例如，栅极线250的覆盖沟道部分CH的部分可以具有约4.1至4.5eV的第一有效功函数。因为(填充隔离图案130的上侧壁130S与沟道部分CH之间的(图7H中的)窄空间NS的)下栅极250L可以包括具有相对更大的厚度的第一功函数金属层250A，所以下栅极250L可以具有比第一有效功函数高的例如约4.2至4.8eV的第二有效功函数。因此，在一个鳍型有源区FA与栅极线250之间的交叉处的一个NMOS晶体管中，具有面对沟道部分CH的下部的下栅极250L的区域可以具有比面对沟道部分CH的上部的另外区域更高的阀值电压。因此，当NMOS晶体管工作时，阈值电压在沟道部分CH的下部处增大，因此，可以抑制可能局部地出现在沟道部分CH的下部周围的泄漏电流。因此，可以在鳍型有源区FA的沟道部分CH的下部处抑制短沟道效应，从而可以提高晶体管的性能。
图3示出根据又一示例实施方式的集成电路器件300的剖视图。在图1A和1B以及图3中，相同的数字或字符指代相同的元件，并且可以不重复其详细描述。
参照图3，根据本示例实施方式的集成电路器件300包括在X方向上延伸以覆盖第一区域I和第二区域II的每个中的至少一个鳍型有源区FA的沟道部分CH的栅极线350。
栅极线350的结构可以类似于参照图1A和1B描述的栅极线150的结构。栅极线350可以包括填充(图7H中的)相应窄空间NS的多个下栅极350L。根据本示例实施方式，栅极线350可以包括顺序地堆叠在栅极绝缘膜140上的第一功函数金属层350A、第二功函数金属层350B和间隙填充金属层350C。第一区域I和第二区域II中包括栅极线350的多个晶体管可以是PMOS晶体管。
第一功函数金属层350A、第二功函数金属层350B和间隙填充金属层350C的结构可以与以上参照图2描述的第一功函数金属层250A、第二功函数金属层250B和间隙填充金属层250C的结构基本相同。然而，第一功函数金属层350A的覆盖每个鳍型有源区FA在沟道部分CH的上部处的顶表面和侧壁的部分的沿着Z方向或第三方向的厚度G1可以大于第一功函数金属层350A的覆盖沟道部分CH的下侧壁的部分的在X方向或第二水平方向上的厚度G2。因此，第一功函数金属层350A的在每个基底掩埋绝缘膜120A或120B之上填充隔离图案130的每个上侧壁130S与沟道部分CH之间的(图7H中的)窄空间NS的部分可以比第一功函数金属层350A的其它部分薄，因而可以具有比第一功函数金属层350A的其它部分低的有效功函数。
例如，栅极线350的覆盖沟道部分CH的上部的部分可以具有例如约4.8至5.2eV的第三有效功函数。因为填充隔离图案130的上侧壁130S与沟道部分CH之间的窄空间的下栅极350L包括具有相对小的厚度的第一功函数金属层350A，所以下栅极350L可以具有例如约4.4至5.1eV且低于第三有效功函数的第四有效功函数。因此，在一个鳍型有源区FA与栅极线350之间的交叉处的一个PMOS晶体管中，具有面对沟道部分CH的下部的下栅极350L的区域可以具有比面对沟道部分CH的上部的另外区域更高的阀值电压。因此，当PMOS晶体管工作时，阈值电压在沟道部分CH的下部处增大，因此，可以抑制可能局部地出现在沟道部分CH的下部周围的泄漏电流。因此，可以在鳍型有源区FA的沟道部分CH的下部处抑制短沟道效应，从而可以提高晶体管的性能。
图4A至4C示出根据又一示例实施方式的集成电路器件的图。图4A是显示集成电路器件400的主要元件的平面布局图。图4B是集成电路器件400的沿图4A所示的线B-B'截取的剖视图。图4C是集成电路器件400的沿图4A所示的线C-C'截取的剖视图。在图1A和1B以及图4A至4C中，相同的数字或字符指代相同的元件，并且可以不重复其详细描述。
参照图4A至4C，根据本示例实施方式的集成电路器件400包括形成在由衬底110上的单元边界BN限定的区域中的逻辑单元LC。
根据本示例实施方式，逻辑单元LC包括第一器件区域RX1和第二器件区域RX2。从衬底110突出的多个鳍型有源区FA形成在第一器件区域RX1和第二器件区域RX2的每个中。器件隔离区域DTA可以设置在第一器件区域RX1与第二器件区域RX2之间。
鳍型有源区FA可以在逻辑单元LC的宽度方向上(即在Y方向上)彼此平行地延伸。如图4B所示，深沟槽DT可以形成在器件隔离区域DTA中，并且深沟槽DT可以用器件隔离绝缘膜134填充。器件隔离绝缘膜134可以由例如FSG、USG、BPSG、PSG、FOX、PE-TEOS、TOSZ或其组合形成。在一些实施方式中，隔离图案130和器件隔离绝缘膜134可以由相同的材料形成。
每个鳍型有源区FA的沟道部分CH可以在第一器件区域RX1和第二器件区域RX2中从基底掩埋绝缘膜120向上突出。基底掩埋绝缘膜120可以包括多个垂直延伸部122和多个水平延伸部124。垂直延伸部122可以在Y方向上平行于每个鳍型有源区FA纵向地延伸以覆盖第一器件区域RX1和第二器件区域RX2中的鳍型有源区FA的基底部分BA。水平延伸部124可以在X方向上从第一器件区域RX1和第二器件区域RX2的每个的相反边缘水平地延伸以覆盖第一器件区域RX1和第二器件区域RX2的顶部。类似于图1A和1B中的垂直延伸部122A和122B，垂直延伸部122可以形成为在第一器件区域RX1和第二器件区域RX2的大致中间处围绕每个鳍型有源区FA的基底部分BA。基底掩埋绝缘膜120的详细结构可以与以上参照图1A和1B描述的基底掩埋绝缘膜120A和120B的详细结构基本相同。
在本示例实施方式中，多个栅极绝缘膜140和多个栅极线150沿逻辑单元LC的X方向跨越多个鳍型有源区FA在衬底110上延伸。栅极绝缘膜140和栅极线150可以延伸为覆盖每个鳍型有源区FA的顶表面和侧壁、基底掩埋绝缘膜120中包括的每个垂直延伸部122的顶表面、隔离图案130的顶表面和器件隔离绝缘膜134的顶表面。界面层(未示出)可以在每个鳍型有源区FA与栅极绝缘膜140之间。界面层可以包括例如氧化物层、氮化物层或氮氧化物层。
多个MOS晶体管可以在第一器件区域RX1和第二器件区域RX2中沿着栅极线150形成。MOS晶体管可以具有其中沟道形成在每个鳍型有源区FA的顶表面和两个侧壁处的三维(3D)结构。
虚设栅极线DGL可以沿着在逻辑单元LC的X方向上延伸的单元边界BN延伸。虚设栅极线DGL可以由与栅极线150相同的材料形成，但是可以通过在集成电路器件400的操作期间保持电浮置状态而用作逻辑单元LC与其它相邻逻辑单元之间的电隔离区。
多个栅极线150和多个虚设栅极线DGL可以在逻辑单元LC的Y方向上具有相同的宽度，并且可以在Y方向上以预定节距布置。例如，在形成逻辑单元LC的多个栅极线150当中的两个相邻栅极线150之间的Y方向距离可以和每个虚设栅极线DGL与最靠近该虚设栅极线DGL的栅极线150之间的Y方向距离相同。
多个栅极线150、多个栅极绝缘膜140和多个虚设栅极线DGL的顶表面可以用绝缘盖层160覆盖。
多个绝缘间隔物162可以在逻辑单元LC的X方向上以线的形状延伸以覆盖栅极线150和虚设栅极线DGL当中的每个线的相反的壁。绝缘间隔物162可以包括例如硅氮化物膜、SiOCN膜、SiCN膜或其组合。
层间绝缘膜170可以在衬底110上形成于栅极线150和虚设栅极线DGL之上以覆盖绝缘盖层160。层间绝缘膜170可以包括例如硅氧化物膜、硅氮化物膜或其组合。
多个源极/漏极区172可以在多个鳍型有源区FA上形成于每个栅极线150的相反侧处。栅极线150可以与每个源极/漏极区172隔开且其间具有栅极绝缘膜140和绝缘间隔物162。多个源极/漏极区172可以由例如从形成在每个鳍型有源区FA中的多个凹陷区R1外延生长的半导体外延层、或半导体外延层的组合形成。源极/漏极区172可以包括例如外延生长Si层、外延生长SiC层或多个外延生长SiGe层。
在本示例实施方式中，多个源极/漏极接触插塞CA分别形成在源极/漏极区172上。源极/漏极区172可以通过相应的源极/漏极接触插塞CA连接到上导电线(未示出)。金属硅化物膜128可以形成在源极/漏极区172与源极/漏极接触插塞CA之间。金属硅化物膜128可以包括例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er或Pd。例如，金属硅化物膜128可以由钛硅化物形成。
多个栅极接触插塞CB可以分别形成在多个栅极线150上。栅极线150可以通过栅极接触插塞CB连接到上导电线。
源极/漏极接触插塞CA和栅极接触插塞CB当中的每个插塞的侧壁可以用第二绝缘衬垫182覆盖。第二绝缘衬垫182可以包括例如硅氮化物膜。
在逻辑单元LC中，地线VSS可以通过源极/漏极接触插塞CA连接到第一器件区RX1中的鳍型有源区FA，并且电源线VDD可以通过源极/漏极接触插塞CA连接到第二器件区RX2中的鳍型有源区FA。地线VSS和电源线VDD可以形成在比多个源极/漏极接触插塞CA和多个栅极接触插塞CB的顶表面高的水平处。地线VSS和电源线VDD可以由例如导电阻挡膜和布线导电层形成。导电阻挡膜可以由例如Ti、Ta、TiN、TaN或其组合形成。布线导电层可以由例如Co、Cu、W、其合金或其组合形成。
图5示出根据又一示例实施方式的集成电路器件500的剖视图。在图1A至5中，相同的数字或字符指代相同的元件，并且可以不重复其详细描述。
参照图5，根据本示例实施方式的集成电路器件500包括栅极线250，栅极线250在X方向上延伸以覆盖第一器件区域RX1和第二器件区域RX2中的多个鳍型有源区FA的每个的沟道部分CH。类似于以上参照图2描述的栅极线250，栅极线250可以包括顺序地堆叠在栅极绝缘膜140上的第一功函数金属层250A、第二功函数金属层250B和间隙填充金属层250C。第一器件区域RX1和第二器件区域RX2中包括栅极线250的多个晶体管可以是NMOS晶体管。
在第一器件区域RX1和第二器件区域RX2中的基底掩埋绝缘膜120之上，限定了隔离图案130的上侧壁130S与每个沟道部分CH之间的窄空间、以及鳍型有源区FA之间的窄空间。栅极线250包括分别填充窄空间的多个下栅极250L。
下栅极250L可以包括部分第一功函数金属层250A。第一功函数金属层250A的填充隔离图案130的每个上侧壁130S与沟道部分CH之间的窄空间的部分可以比第一功函数金属层250A的其它部分厚。多个下栅极250L当中填充隔离图案130的上侧壁130S与沟道部分CH之间的窄空间的下栅极250L可以具有比栅极线250的其它部分更高的有效功函数。因此，在一个鳍型有源区FA与栅极线250之间的交叉处的一个NMOS晶体管中，具有面对沟道部分CH的下部的下栅极250L的区域可以具有比包括栅极线250的面对沟道部分CH的上部的另一部分的区域更高的阀值电压。因此，当NMOS晶体管工作时，阈值电压在沟道部分CH的下部处增大，因此，可以抑制可能局部地出现在沟道部分CH的下部周围的泄漏电流。因此，可以在鳍型有源区FA的沟道部分CH的下部处抑制短沟道效应，从而可以提高晶体管的性能。
图6示出根据另一示例实施方式的集成电路器件600的剖视图。在图1A至4C和图6中，相同的数字或字符指代相同的元件，并且可以不重复其详细描述。
参照图6，根据本示例实施方式的集成电路器件600包括栅极线350，栅极线350在X方向上延伸以覆盖第一器件区域RX1和第二器件区域RX2中的多个鳍型有源区FA的每个的沟道部分CH。栅极线350可以包括顺序地堆叠在栅极绝缘膜140上的第一功函数金属层350A、第二功函数金属层350B和间隙填充金属层350C。以上已经参照图3描述了第一功函数金属层350A、第二功函数金属层350B和间隙填充金属层350C的详细结构。包括栅极线350的多个晶体管可以是PMOS晶体管。
类似于以上参照图3进行的描述，第一功函数金属层350A的在沟道部分CH的上部处覆盖每个鳍型有源区FA的顶表面和侧壁的部分的在Z方向上的厚度G61可以大于第一功函数金属层350A的覆盖沟道部分CH的下侧壁的部分在X方向上的厚度G62。因此，第一功函数金属层350A的在基底掩埋绝缘膜120之上填充隔离图案130的每个上侧壁130S与沟道部分CH之间的窄空间的部分可以比第一功函数金属层350A的其它部分薄，因而可以具有比第一功函数金属层350A的其它部分低的有效功函数。因此，在一个鳍型有源区FA与栅极线350之间的交叉处的一个PMOS晶体管中，具有面对沟道部分CH的下部的下栅极350L的区域可以具有比栅极线350的其它区域高的阈值电压。因此，当PMOS晶体管工作时，阈值电压在沟道部分CH的下部处增大，因此，可以抑制可能局部地出现在沟道部分CH的下部周围的泄漏电流。因此，可以在鳍型有源区FA的沟道部分CH的下部处抑制短沟道效应，从而可以提高晶体管的性能。
图7A至7J示出根据一示例实施方式的制造集成电路器件的方法中的顺序阶段的剖视图。将参照图7A至7J描述制造图1A和1B所示的集成电路器件100的方法的示例。在图1A和1B以及图7A至7J中，相同的数字或字符指代相同的元件，并且可以不重复其详细描述。
根据本示例实施方式，参照图7A，准备包括第一区域I和第二区域II的衬底110。多个垫氧化物膜图案712和多个掩模图案714形成在衬底110的第一区域I和第二区域II上。
垫氧化物膜图案712和掩模图案714可以在衬底110上沿一个方向(例如Y方向)彼此平行延伸。在一些实施方式中，垫氧化物膜图案712可以由通过对衬底110的表面执行热氧化而获得的氧化物膜形成。掩模图案714可以包括例如硅氮化物膜、硅氮氧化物膜、旋涂玻璃(SOG)膜、旋涂硬掩模(SOH)膜、光致抗蚀剂膜或其组合。
参照图7B，衬底110使用掩模图案714作为蚀刻掩模被部分地蚀刻，以形成在垂直于衬底110的主表面110M的方向(例如Z方向)上从衬底110向上突出并在Y方向上延伸的多个鳍型有源区FA。鳍型有源区FA可以基本上具有沿X方向的一定宽度WF。
参照图7C，覆盖鳍型有源区FA的暴露表面的第一绝缘衬垫118形成在第一区域I和第二区域II中。
鳍型有源区FA的暴露表面可以被氧化以形成第一绝缘衬垫118。在一些实施方式中，可以执行等离子体氧化以形成第一绝缘衬垫118。
参照图7D，掩埋绝缘膜120L在第一区域I和第二区域II中形成在包括第一绝缘衬垫118的所得结构的整个表面上。
在第一区域I中，掩埋绝缘膜120L可以形成至第一厚度G71以共形地覆盖鳍型有源区FA的相反的壁。第一厚度G71可以等于或小于鳍型有源区FA的X方向宽度WF。
在第二区域II中，掩埋绝缘膜120L可以形成至第二厚度G72以共形地覆盖每个鳍型有源区FA的最外面的壁。第二厚度G72可以等于或小于鳍型有源区FA的X方向宽度WF。当掩埋绝缘膜120L形成时，鳍型有源区FA之间的空间可以用掩埋绝缘膜120L掩埋至离衬底110的主表面110M的一定高度。在一些实施方式中，第二区域II中的鳍型有源区FA之间的空间可以用掩埋绝缘膜120L填充到至少水平LV71，水平LV71高于每个鳍型有源区FA的基底部分BA(见图1B)。
掩埋绝缘膜120L可以由具有与鳍型有源区FA和第一绝缘衬垫118不同的蚀刻特性的材料形成。在一些实施方式中，掩埋绝缘膜120L可以包括硅氮化物膜、SiOCN膜、SiCN膜或其组合。在一些实施方式中，掩埋绝缘膜120L可以使用等离子体增强化学气相沉积(PECVD)、高密度等离子体CVD(HDP CVD)、电感耦合等离子体CVD(ICP CVD)或电容器耦合等离子体CVD(CCP CVD)形成。
参照图7E，隔离膜130L被形成以覆盖包括掩埋绝缘膜120L的所得结构。
隔离膜130L可以由具有与掩埋绝缘膜120L不同的蚀刻特性的材料形成。隔离膜130L可以通过在包括掩埋绝缘膜120L的所得结构上沉积氧化物并退火沉积的氧化物而形成。隔离膜130L可以包括硅氧化物膜。在一些实施方式中，隔离膜130L可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS、TOSZ或其组合形成。隔离膜130L可以使用可流动化学气相沉积(FCVD)或旋涂形成。
参照图7F，隔离膜130L从顶部被部分地去除以暴露掩埋绝缘膜120L的顶表面。
当掩埋绝缘膜120L的顶表面被暴露时，掩埋绝缘膜120L的顶表面的水平可以高于隔离膜130L的顶表面的水平。在另一实施方案中，当掩埋绝缘膜120L的顶表面被暴露时，掩埋绝缘膜120L的顶表面可以位于与隔离膜130L的顶表面相同的水平处。
参照图7G，用于器件隔离的深沟槽可以通过在第一区域I和第二区域II中部分地蚀刻图7F所示的所得结构而形成在衬底110中，然后深沟槽用绝缘膜填充以形成图1A所示的隔离区DI。第一有源区AC1和第二有源区AC2可以由衬底110上的隔离区DI限定。为了限定第一有源区AC1和第二有源区AC2，多个深沟槽可以形成在衬底110中并用绝缘膜填充。
此后，掩埋绝缘膜120L从掩埋绝缘膜120L的暴露顶表面被选择性地去除至一定厚度，使得掩埋绝缘膜120L的剩余部分变成基底掩埋绝缘膜120A和120B。
为了形成基底掩埋绝缘膜120A和120B，掩埋绝缘膜120L(见图7F)可以使用湿刻蚀被选择性地去除。当掩埋绝缘膜120L由硅氮化物膜形成时，可以使用包含磷酸作为主要成分的蚀刻剂来选择性地去除部分掩埋绝缘膜120L。例如，蚀刻剂可以包含磷酸、铵化合物和去离子水。蚀刻剂的磷酸含量可以根据掩埋绝缘膜120L的去除量来调节。当掩模图案714由与掩埋绝缘膜120L相似的材料或相同的材料形成时，掩模图案714也可以在部分掩埋绝缘膜120L被选择性地去除的同时被去除，使得垫氧化物膜图案712可以被暴露。此外，在部分掩埋绝缘膜120L被选择性地去除的同时，部分隔离膜130L可以暴露于蚀刻剂，因此，少量隔离膜130L可以被损耗。因此，隔离膜130L的暴露于蚀刻剂的部分的宽度和厚度可以减小。
当基底掩埋绝缘膜120A和120B被形成时，垫氧化物膜图案712和覆盖每个鳍型有源区FA的上侧壁的第一绝缘衬垫118可以被暴露。
在第一区域I中，基底掩埋绝缘膜120A可以包括覆盖鳍型有源区FA的相反侧壁的一对垂直延伸部122A、以及在水平方向上从第一有源区AC1的X方向相反边缘延伸以覆盖第一有源区AC1的顶表面的一对水平延伸部124A。
在第二区域II中，基底掩埋绝缘膜120B可以包括填充鳍型有源区FA之间的空间并覆盖每个鳍型有源区FA的基底部分BA的相反侧壁的成对的垂直延伸部122B、以及在水平方向上从第二有源区AC2的X方向相反边缘延伸以覆盖第二有源区AC2的顶表面的一对水平延伸部124B。
参照图7H，对第一区域I和第二区域II执行凹陷工艺以从顶部去除隔离膜130L至一定厚度，从而形成隔离图案130，隔离图案130具有比鳍型有源区FA的顶表面低且比相应基底掩埋绝缘膜120A和120B的相应垂直延伸部122A和122B的顶表面T1和T2高的顶表面T3和T4。
在执行凹陷工艺以形成隔离图案130的同时，覆盖鳍型有源区FA的上部的多个垫氧化物膜图案712和第一绝缘衬垫118被一起去除，使得每个鳍型有源区FA的沟道部分CH被暴露。
在一些实施方式中，凹陷工艺可以使用干蚀刻、湿蚀刻或其组合来执行。在凹陷工艺期间，第一区域I和第二区域II中的每个鳍型有源区FA的沟道部分CH暴露于蚀刻气氛和/或随后的清洁气氛，因此，部分沟道部分CH可以通过蚀刻、氧化和/或清洁从其外表面被损耗。因此，鳍型有源区FA的上部的宽度可以减小。
此外，在凹陷工艺期间，基底掩埋绝缘膜120A和120B的垂直延伸部122A和122B的每个的顶表面可以暴露于蚀刻气氛和/或随后的清洁气氛，使得垂直延伸部122A和122B的高度可以稍微降低。在隔离图案130形成之后，垂直延伸部122A和122B的顶表面T1和T2的水平可以和每个鳍型有源区FA的基底部分BA与沟道部分CH之间的边界的水平基本相同。
在隔离图案130形成之后，在每个沟道部分CH与隔离图案130的上侧壁130S之间的窄空间NS可以被限定。
在一些实施方式中，可以对暴露在第一区域I和第二区域II上的每个鳍型有源区FA的上部执行用于阈值电压控制的杂质离子注入。为了执行用于阈值电压控制的杂质离子注入，硼(B)离子可以作为杂质被注入到第一区域I和第二区域II中的在此形成NMOS晶体管的区域，并且磷(P)或砷(As)离子可以作为杂质被注入到第一区域I和第二区域II中的在此形成PMOS晶体管的区域。
参照图7I，栅极绝缘膜140被形成以覆盖暴露在第一区域I和第二区域II中的每个鳍型有源区FA的沟道部分CH。
参照图7J，栅极线150和绝缘盖层160顺序地形成在栅极绝缘膜140上。
栅极线150可以包括上栅极150U和多个下栅极150L，上栅极150U在X方向上以线形长长地延伸以覆盖每个鳍型有源区FA的沟道部分CH的上侧壁和顶部，多个下栅极150L从上栅极150U朝向衬底110突出并覆盖每个鳍型有源区FA的沟道部分CH的下侧壁。上栅极150U和多个下栅极150L彼此一体地结合。下栅极150L可以形成为填充隔离图案130的上侧壁130S与每个沟道部分CH之间的窄空间NS，因而面对沟道部分CH的下侧壁且其间具有栅极绝缘膜140。
在第一区域I中，每个鳍型有源区FA的沟道部分的下部相反侧壁的每个可以用下栅极150L中的一个覆盖。在第二区域II中，多个下栅极150L当中设置在两个相邻鳍型有源区FA之间的下栅极150L可以完全覆盖两个相邻鳍型有源区FA的每个的沟道部分CH。在第二区域II中，多个下栅极150L当中最外面的下栅极150L可以仅覆盖多个鳍型有源区FA当中在第二有源区AC2的X方向最外侧处的鳍型有源区FA的沟道部分CH。
根据以上参照图7A至7J描述的制造集成电路器件100的方法，栅极线150的覆盖隔离图案130的顶表面T3和T4的部分的厚度可以小于与每个鳍型有源区FA相邻的其它部分的厚度，因此，可以容易地实现减小栅极线150与其它相邻导体之间的寄生电容的结构而不用额外的光刻。
虽然已经参照图7A至7J描述了制造图1A和1B所示的集成电路器件100的方法的示例，但是具有实施方式中描述的各种结构的集成电路器件可以使用各种修改和不同地改变的方法被制造。
例如，为了制造图2所示的集成电路器件200，在参照图7J描述的形成栅极线150的阶段中，包括顺序地堆叠在栅极绝缘膜140上的第一功函数金属层250A、第二功函数金属层250B和间隙填充金属层250C的栅极线250可以被形成来代替栅极线150。此时，如图2所示，第一功函数金属层250A的厚度可以被控制使得，栅极线250的包括面对每个鳍型有源区FA的沟道部分CH的下部的下栅极250L的区域可以具有比栅极线250的包括面对沟道部分CH的上部的另一部分的区域更高的阈值电压。
为了制造图3所示的集成电路器件300，在参照图7J描述的形成栅极线150的阶段中，包括顺序地堆叠在栅极绝缘膜140上的第一功函数金属层350A、第二功函数金属层350B和间隙填充金属层350C的栅极线350可以被形成来代替栅极线150。此时，如图3所示，第一功函数金属层350A的厚度可以被控制使得，在沟道部分CH的上部处覆盖每个鳍型有源区FA的顶表面和侧壁的部分在Z方向上的厚度G1大于覆盖沟道部分CH的下侧壁的部分在X方向上的厚度G2，使得栅极线350的包括在隔离图案130的上侧壁130S与沟道部分CH之间面对沟道部分CH的下部的下栅极350L的区域可以具有比栅极线350的包括面对沟道部分CH的上部的另一部分的区域更高的阈值电压。
为了制造图4A至4C所示的集成电路器件400，隔离膜130L可以使用参照图7A至7E描述的方法形成，然后，深沟槽DT可以形成在衬底110中的器件隔离区域DTA中，并且深沟槽DT可以用器件隔离绝缘膜134填充。此后，可以执行与参照图7F至7J描述的工艺相似的工艺。
为了制造图5所示的集成电路器件500，栅极线250可以使用与制造图2所示的集成电路器件200的方法相似的方法形成。为了制造图6所示的集成电路器件600，栅极线350可以使用与制造图3所示的集成电路器件300的方法相似的方法形成。
已经参照图7A至7J描述了包括具有3D沟道的FinFET的集成电路器件以及制造该集成电路器件的方法。在另外的实施方式中，包括具有上述特性的平面MOSFET的集成电路器件及其制造方法可以通过修改和改变上述实施方式来提供。
如上所述，实施方式涉及包括鳍型有源区的集成电路器件。
实施方式可以提供一种包括晶体管的集成电路器件，该晶体管用于通过减小寄生电容而提高操作速度并减少功耗，并且即使当集成电路器件的尺寸由于高度集成而减小时仍确保足以保证期望的驱动电流的有效沟道宽度。
根据一示例实施方式，一种集成电路器件包括基底掩埋绝缘膜和隔离图案，基底掩埋绝缘膜覆盖鳍型有源区的下侧壁，隔离图案具有比基底掩埋绝缘膜的顶表面高的顶表面以在栅极线的底部处形成台阶差，使得栅极线的面对隔离图案的顶表面的部分比栅极线的其它部分薄。因此，栅极线与其它相邻导体之间的相对电容率可以降低并且由于相邻导电线之间的耦合而出现的寄生电容也可以减小。因此，可以防止晶体管的性能劣化，可以提高晶体管的操作速度，并且可以降低功耗。此外，形成位于鳍型有源区的沟道部分的下部与隔离图案之间的窄空间处的下栅极的功函数金属层的成分和厚度被控制使得，沟道部分的下部处的目标阈值电压可以高于沟道部分的上部处的目标阈值电压。因此，在鳍型有源区的沟道部分的下部处出现的泄漏电流和短沟道效应被抑制，从而可以提高晶体管的性能。
已经在此公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般的和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情形下，如在本申请的提交时对本领域普通技术人员将明显的那样，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不背离如所附权利要求中阐明的本发明的精神和范围。
2017年9月28日向韩国知识产权局提交的题为“集成电路器件”的韩国专利申请第10-2017-0126350号通过引用全文合并于此。

Claims (18)

1.一种集成电路器件，包括：
鳍型有源区，其从衬底突出并且在第一水平方向上纵向地延伸；
基底掩埋绝缘膜，其包括在所述衬底上的垂直延伸部和水平延伸部，所述垂直延伸部覆盖所述鳍型有源区的下侧壁并且具有在第一水平处的第一顶表面，所述水平延伸部一体地连接到所述垂直延伸部并且覆盖所述衬底的顶表面；
隔离图案，其在所述水平延伸部上覆盖所述垂直延伸部的侧壁并且具有在第二水平处的第二顶表面，所述第二水平高于所述第一水平；以及
栅极线，其具有上栅极和下栅极，所述上栅极在交叉所述第一水平方向的第二水平方向上延伸，以覆盖所述鳍型有源区的沟道部分的上部和所述隔离图案的所述第二顶表面，所述下栅极从所述上栅极朝向所述衬底突出并且填充在所述沟道部分的下部与所述隔离图案的上侧壁之间在所述第一顶表面上的空间，
其中所述栅极线包括覆盖所述沟道部分的功函数金属层，所述功函数金属层的覆盖所述沟道部分的所述下部的第一部分的第一厚度不同于所述功函数金属层的覆盖所述沟道部分的所述上部的第二部分的第二厚度。
2.如权利要求1所述的集成电路器件，其中所述垂直延伸部覆盖所述鳍型有源区的在所述衬底与所述沟道部分之间的基底部分的侧壁。
3.如权利要求1所述的集成电路器件，其中所述基底掩埋绝缘膜和所述隔离图案包括不同的材料。
4.如权利要求1所述的集成电路器件，其中所述基底掩埋绝缘膜的介电常数小于所述隔离图案的介电常数。
5.如权利要求1所述的集成电路器件，其中所述下栅极由部分所述功函数金属层形成。
6.如权利要求5所述的集成电路器件，其中所述下栅极包括所述功函数金属层的所述第一部分，所述上栅极包括所述功函数金属层的所述第二部分。
7.如权利要求1所述的集成电路器件，其中所述第一厚度大于所述第二厚度。
8.如权利要求1所述的集成电路器件，其中所述第一厚度小于所述第二厚度。
9.如权利要求1所述的集成电路器件，其中所述栅极线的覆盖所述隔离图案的所述第二顶表面的部分的厚度小于所述栅极线的覆盖所述垂直延伸部的部分的厚度。
10.一种集成电路器件，包括：
衬底，其具有有源区；
多个鳍型有源区，所述多个鳍型有源区从所述有源区突出并且在第一水平方向上彼此平行延伸；
基底掩埋绝缘膜，其包括水平延伸部和多个垂直延伸部，所述多个垂直延伸部每个填充所述多个鳍型有源区当中相邻的鳍型有源区之间的空间或者覆盖所述多个鳍型有源区的每个的侧壁，所述水平延伸部一体地连接到所述多个垂直延伸部当中最外面的垂直延伸部并且覆盖所述有源区的顶表面；
隔离图案，其与所述鳍型有源区隔开且其间具有所述最外面的垂直延伸部，并且具有面对所述多个鳍型有源区当中最外面的鳍型有源区的沟道部分的上侧壁；以及
栅极线，其在交叉所述第一水平方向的第二水平方向上延伸以覆盖相应鳍型有源区的沟道部分、所述基底掩埋绝缘膜和所述隔离图案，
其中所述栅极线包括上栅极和第一下栅极，所述上栅极覆盖所述最外面的鳍型有源区的所述沟道部分的上部，所述第一下栅极填充所述隔离图案的所述上侧壁与所述最外面的鳍型有源区的所述沟道部分的下部之间的空间并且从所述上栅极朝向所述衬底突出，
其中所述栅极线还包括功函数金属层，所述功函数金属层在所述第二水平方向上延伸以覆盖所述相应鳍型有源区的所述沟道部分，并且所述功函数金属层中形成所述第一下栅极的第一部分的厚度不同于所述功函数金属层中形成所述上栅极的第二部分的厚度。
11.如权利要求10所述的集成电路器件，其中所述栅极线还包括第二下栅极，所述第二下栅极在所述多个鳍型有源区当中的两个相邻的鳍型有源区之间从所述上栅极朝向所述衬底突出并且覆盖所述两个相邻的鳍型有源区的每个的沟道部分的下部。
12.如权利要求11所述的集成电路器件，其中在所述第二水平方向上，所述第二下栅极的宽度大于所述第一下栅极的宽度。
13.如权利要求11所述的集成电路器件，其中所述多个垂直延伸部包括在所述两个相邻的鳍型有源区之间的内部垂直延伸部，并且所述第二下栅极具有面对所述内部垂直延伸部的底表面。
14.如权利要求10所述的集成电路器件，其中所述多个垂直延伸部包括在所述多个鳍型有源区当中两个相邻的鳍型有源区之间的内部垂直延伸部，并且在所述第二水平方向上，所述最外面的垂直延伸部的宽度小于所述内部垂直延伸部的宽度。
15.如权利要求10所述的集成电路器件，其中所述栅极线的覆盖所述隔离图案的顶表面的部分的厚度小于所述栅极线的覆盖所述最外面的垂直延伸部的部分的厚度。
16.一种集成电路器件，包括：
器件区域，其在衬底上由器件隔离区域限定；
多个鳍型有源区，每个鳍型有源区具有连接到所述器件区域的基底部分和在所述基底部分上的沟道部分；
基底掩埋绝缘膜，其包括水平延伸部和多个垂直延伸部，所述垂直延伸部在所述多个鳍型有源区之间并且覆盖所述多个鳍型有源区的每个的所述基底部分的相反侧壁，所述水平延伸部一体地连接到所述多个垂直延伸部当中最靠近所述器件隔离区域的最外面的垂直延伸部并且覆盖所述器件区域；
器件隔离绝缘膜，其形成在所述器件隔离区域中并且具有比所述最外面的垂直延伸部的顶表面高的顶表面；以及
隔离图案，其在所述最外面的垂直延伸部与所述器件隔离绝缘膜之间，所述隔离图案具有比所述最外面的垂直延伸部的所述顶表面高的顶表面以及限定所述隔离图案与所述多个鳍型有源区当中最靠近所述器件隔离区域的最外面的鳍型有源区的沟道部分之间的窄空间的上侧壁。
17.如权利要求16所述的集成电路器件，其中所述窄空间具有比所述多个鳍型有源区当中任意两个相邻的鳍型有源区之间的距离小的宽度。
18.如权利要求16所述的集成电路器件，其中所述最外面的垂直延伸部具有比所述多个垂直延伸部当中的内部垂直延伸部的宽度小的宽度，所述内部垂直延伸部在所述多个鳍型有源区当中任意两个相邻的鳍型有源区之间。
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