TWI843000B - 積體電路裝置 - Google Patents

積體電路裝置 Download PDF

Info

Publication number
TWI843000B
TWI843000B TW110119778A TW110119778A TWI843000B TW I843000 B TWI843000 B TW I843000B TW 110119778 A TW110119778 A TW 110119778A TW 110119778 A TW110119778 A TW 110119778A TW I843000 B TWI843000 B TW I843000B
Authority
TW
Taiwan
Prior art keywords
source
layer
gate
drain contact
contact
Prior art date
Application number
TW110119778A
Other languages
English (en)
Other versions
TW202205681A (zh
Inventor
裵德漢
朴柱勳
嚴命允
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202205681A publication Critical patent/TW202205681A/zh
Application granted granted Critical
Publication of TWI843000B publication Critical patent/TWI843000B/zh

Links

Images

Classifications

    • H01L21/823871—
    • H01L29/7843—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H01L21/823821—
    • H01L21/823878—
    • H01L27/0886—
    • H01L27/0924—
    • H01L29/0673—
    • H01L29/41791—
    • H01L29/775—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H01L21/823814—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H01L29/41766—
    • H01L29/42392—
    • H01L29/665—
    • H01L29/66545—
    • H01L29/78696—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種積體電路裝置，包含：基底，包含第一鰭型主動區域及第二鰭型主動區域；閘極結構，位於第一鰭型主動區域及第二鰭型主動區域上；第一源極/汲極區及第二源極/汲極區，分別位於第一鰭型主動區域及第二鰭型主動區域上；第一源極/汲極接觸件，位於第一源極/汲極區上且包括第一部分及第二部分；第二源極/汲極接觸件，位於第二源極/汲極區上且包括第一部分及第二部分，第二部分具有在低於第一部分的上表面的層級處的上表面；第一應力源層，位於第一源極/汲極接觸件的第二部分的上表面上；以及第二應力源層，位於第二源極/汲極接觸件的第二部分的上表面上，第二應力源層包含不同於包含於第一應力源層中的材料的材料。

Description

積體電路裝置
本發明概念是關於一種積體電路裝置，且更特定而言，是關於一種包含鰭型主動區域的積體電路裝置。 相關申請案的交叉引用
本申請案是基於2020年6月10日在韓國智慧財產局（Korean Intellectual Property Office）申請的韓國專利申請案第10-2020-0070357號且主張所述專利申請案的優先權，所述專利申請案的揭露內容以全文引用的方式併入本文中。
根據對輕、薄且小的電子電器的需求，對積體電路裝置的高度整合的需求已增加。由於積體電路裝置的按比例縮小，因此可能需要可在相對小的裝置面積內可靠地提供電線及接觸件當中的絕緣距離且可最佳化積體電路裝置的效能的積體電路裝置的開發。
本發明概念提供一種具有減小的裝置面積及改良的或最佳化的效能的積體電路裝置。
根據本發明概念的一態樣，提供一種積體電路裝置，包含：基底，具有第一鰭型主動區域及第二鰭型主動區域；閘極結構，在第一方向上在所述第一鰭型主動區域及所述第二鰭型主動區域上延伸，所述第一方向平行於所述基底的上表面；第一源極/汲極區，位於所述第一鰭型主動區域上的所述閘極結構的一側上；第二源極/汲極區，位於所述第二鰭型主動區域上的所述閘極結構的一側上；第一源極/汲極接觸件，位於所述第一源極/汲極區上，所述第一源極/汲極接觸件包括第一部分及第二部分，所述第一源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第一源極/汲極接觸件的所述第一部分的上表面；第二源極/汲極接觸件，位於所述第二源極/汲極區上，所述第二源極/汲極接觸件包括第一部分及第二部分，所述第二源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第二源極/汲極接觸件的所述第一部分的上表面；第一應力源層，位於所述第一源極/汲極接觸件的所述第二部分的所述上表面上；以及第二應力源層，位於所述第二源極/汲極接觸件的所述第二部分的所述上表面上，所述第二應力源層包含不同於所述第一應力源層的第一材料的第二材料。
根據本發明概念的另一態樣，提供一種積體電路裝置，包含：基底，具有第一鰭型主動區域及第二鰭型主動區域，所述第一鰭型主動區域及所述第二鰭型主動區域在第一方向上延伸；閘極結構，在第二方向上在所述第一鰭型主動區域及所述第二鰭型主動區域上延伸，所述第二方向不同於所述第一方向；第一源極/汲極區，位於所述第一鰭型主動區域上的所述閘極結構的一側上；第二源極/汲極區，位於所述第二鰭型主動區域上的所述閘極結構的一側上；第一源極/汲極接觸件，位於所述第一源極/汲極區上，所述第一源極/汲極接觸件包括第一部分及第二部分，所述第一源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第一源極/汲極接觸件的所述第一部分的上表面；第二源極/汲極接觸件，位於所述第二源極/汲極區上，所述第二源極/汲極接觸件包括第一部分及第二部分，所述第二源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第二源極/汲極接觸件的所述第一部分的上表面；第一應力源層，位於所述第一源極/汲極接觸件的所述第二部分的所述上表面上，且具有與所述第一源極/汲極接觸件的所述第一部分的所述上表面實質上共面的上表面；以及第二應力源層，位於所述第二源極/汲極接觸件的所述第二部分的所述上表面上，且具有與所述第二源極/汲極接觸件的所述第一部分的所述上表面實質上共面的上表面，所述第二應力源層包含不同於所述第一應力源層的第一材料的第二材料。
根據本發明概念的另一態樣，提供一種積體電路裝置，包含：第一鰭型主動區域及第二鰭型主動區域，自基底突出且在第一方向上延伸；多個第一半導體圖案，與所述第一鰭型主動區域的上表面間隔開，所述多個第一半導體圖案各自包含各別第一通道區；多個第二半導體圖案，與所述第二鰭型主動區域的上表面間隔開，所述多個第二半導體圖案各自包含各別第二通道區；閘極結構，在垂直於所述第一方向的第二方向上在所述第一鰭型主動區域及所述第二鰭型主動區域上延伸，所述閘極結構在所述多個第一半導體圖案及所述多個第二半導體圖案上延伸；第一源極/汲極區，位於所述閘極結構的一側上且接觸所述多個第一半導體圖案；第二源極/汲極區，位於所述閘極結構的一側上且接觸所述多個第二半導體圖案；第一源極/汲極接觸件，位於所述第一源極/汲極區上，所述第一源極/汲極接觸件包括第一部分及第二部分，所述第一源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第一源極/汲極接觸件的所述第一部分的上表面；第二源極/汲極接觸件，位於所述第二源極/汲極區上，所述第二源極/汲極接觸件包括第一部分及第二部分，所述第二源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第二源極/汲極接觸件的所述第一部分的上表面；第一應力源層，位於所述第一源極/汲極接觸件的所述第二部分的所述上表面上；以及第二應力源層，位於所述第二源極/汲極接觸件的所述第二部分的所述上表面上，所述第二應力源層包含不同於所述第一應力源層的第一材料的第二材料。
在下文中，將參考隨附圖式詳細地描述本發明概念的一些實施例。
圖1為根據本發明概念的實施例的積體電路裝置100的佈局。圖2為沿著圖1的線A1-A1'及線A2-A2'截取的橫截面視圖，圖3為沿著圖1的線B1-B1'截取的橫截面視圖，且圖4為沿著圖1的線B2-B2'截取的橫截面視圖。在圖1中，為方便描述起見，省略積體電路裝置100中的元件中的一些。
參考圖1至圖4，基底110可包含第一主動區域RX1、第二主動區域RX2以及深溝槽區域DTA。第一主動區域RX1及第二主動區域RX2可藉由其間的深溝槽區域DTA彼此間隔開。術語「第一」、「第二」、「第三」等在本文中可用於僅將一個元件、層、區域等與另一元件、層、區域等區分開來。術語「及/或」包含所列元件中的任何及所有組合。除非另外指出，否則如本文中所使用的術語「層級」可指示高於或相對於基底110的距離。術語「直接在......上」或「直接接觸」指示元件、層區域等之間不存在介入元件。
在一些實施例中，第一主動區域RX1可為用於NMOS電晶體的主動區域，且第二主動區域RX2可為用於PMOS電晶體的主動區域。在另一實施例中，第一主動區域RX1可為用於具有第一臨限電壓的NMOS電晶體的主動區域，且第二主動區域RX2可為用於具有第二臨限電壓的NMOS電晶體的主動區域，第二臨限電壓不同於第一臨限電壓。
在一些實施例中，第一主動區域RX1、第二主動區域RX2以及深溝槽區域DTA可構成經組態以執行邏輯函數的標準單元。標準單元可包含各種類型的邏輯單元，所述邏輯單元包含多個電路裝置，諸如電晶體及暫存器。邏輯單元可組態或以其他方式包含例如及（AND）、反及（NAND）、或（OR）、反或（NOR）、互斥或（exclusive OR；XOR）、互斥反或（exclusive NOR；XNOR）、反相器（inverter；INV）、加法器（adder；ADD）、緩衝器（buffer；BUF）、延遲（delay；ELY）、濾波器（filter；FIL）、多工器（multiplexer；MXT/MXIT）、或/及/反相器（OR/AND/INVERTER；OAI）、及/或（AND/OR；AO）、及/或/反相器（AND/OR/INVERTER；AOI）、D正反器、重設正反器、主從正反器、鎖存器等。
在第一主動區域RX1中，多個第一鰭型主動區域FA1可自基底110的上表面突出，且多個第一鰭型主動區域FA1可在第一方向（X方向）上延伸。在第二主動區域RX2中，多個第二鰭型主動區域FA2可自基底110的上表面突出，且多個第二鰭型主動區域FA2可在第一方向（X方向）上延伸。多個第一鰭型主動區域FA1的相對側壁或對向側壁及多個第二鰭型主動區域FA2的相對側壁或對向側壁可由隔離層112覆蓋。在深溝槽區域DTA中，深溝槽114T可自基底110的上表面形成至預定深度，且深溝槽絕緣層114可填充於深溝槽114T中。
在一些實施例中，基底110可包含IV族半導體（諸如Si或Ge）、IV族-IV族化合物半導體（諸如SiGe或SiC）或III族-V族化合物半導體（諸如GaAs、InAs或InP）。基底110可包含導電區，例如，摻雜有雜質的井或摻雜有雜質的結構。
閘極結構GL可在第二方向（Y方向）上延伸以與多個第一鰭型主動區域FA1及多個第二鰭型主動區域FA2相交。閘極結構GL可包含閘極絕緣層122及閘電極124。閘極間隔件132可在閘極結構GL的側壁上，且閘極蓋層136可在閘極結構GL及閘極間隔件132上。
閘電極124可包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬碳化物、導電金屬矽化物或其組合。舉例而言，閘電極124可包含但不限於Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或其組合。在一些實施例中，閘電極124可包含含有功函數金屬的層及填隙金屬層。含有功函數金屬的層可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及/或Pd。填隙金屬層可包含W層及/或Al層。在一些實施例中，閘電極124可包含：包含TiAlC/TiN/W的堆疊結構；包含TiN/TaN/TiAlC/TiN/W的堆疊結構；或包含TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構，但不限於此。
閘極絕緣層122可在第二方向上在閘電極124的底表面及側壁上延伸。閘極絕緣層122可在閘電極124與鰭型主動區域FA1及鰭型主動區域FA2之間，且在閘電極124與隔離層112的上表面之間。閘極絕緣層122可包含氧化矽層、氮氧化矽層、具有大於氧化矽層的介電常數的介電常數的高k介電層，或其組合。高k介電層可包含金屬氧化物或金屬氮氧化物。舉例而言，可用作閘極絕緣層122的高k介電層可包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2 、Al2 O3 或其組合，但不限於此。
閘極間隔件132覆蓋閘極結構GL的相對側壁且可在第二方向（圖2的Y方向）上延伸。閘極間隔件132可包含氧化矽（SiOx ）、氮化矽（SiNx ）、氮氧化矽（SiOx Ny ）、碳氮化矽（SiCx Ny ）、碳氮氧化矽（SiOx Cy Nz ）或其組合。
在一些實施例中，閘極間隔件132可包含多個層，所述多個層包含彼此不同的材料。圖2繪示實例，其中閘極間隔件132包含單一層，但在一些實施例中，閘極間隔件132可包含依序堆疊於閘電極124的側壁上的第一間隔件層、第二間隔件層以及第三間隔件層。在一些實施例中，第一間隔件層及第三間隔件層可各自包含氮化矽、氧化矽或氮氧化矽。第二間隔件層可包含具有低於第一間隔件層的介電常數的介電常數的絕緣材料。在一些實施例中，第二間隔件層可包含氣隙或空隙，亦即，其開放或以其他方式限定空氣空腔的一部分。
閘極蓋層136可覆蓋閘極結構GL及閘極間隔件132的上表面，且可在第二方向（圖2的Y方向）上延伸。在一些實施例中，閘極蓋層136可包含氮化矽或氮氧化矽。如圖2中所繪示，閘極蓋層136可至少部分地包含不均勻上表面。舉例而言，閘極蓋層136的至少一部分可具有相對於基底110向上突出的凸出上表面，且閘電極124上的閘極蓋層136的上表面的層級可比閘極間隔件132上的閘極蓋層136的上表面的層級更高（相對於基底110）。
在第一主動區域RX1中，第一凹陷區RS1可在閘極結構GL的相對側處延伸至第一鰭型主動區域FA1中，且第一源極/汲極區SD1可形成於第一凹陷區RS1中的每一者中。在第二主動區域RX2中，第二凹陷區RS2可在閘極結構GL的相對側處延伸至第二鰭型主動區域FA2中，且第二源極/汲極區SD2可形成於第二凹陷區RS2中的每一者中。
第一源極/汲極區SD1形成於第一凹陷區RS1中且可具有多個傾斜側壁。第一源極/汲極區SD1可包含摻雜SiGe層、摻雜Ge層、摻雜SiC層或摻雜InGaAs層，但不限於此。部分移除閘極結構GL的相對側處的第一鰭型主動區域FA1以形成第一凹陷區RS1，且接著經由磊晶製程來生長填充第一凹陷區RS1中的每一者的半導體層以形成第一源極/汲極區SD1。
在一些實施例中，當第一鰭型主動區域FA1為用於NMOS電晶體的主動區域時，第一源極/汲極區SD1可包含摻雜SiC，且當第一鰭型主動區域FA1為用於PMOS電晶體的主動區域時，第一源極/汲極區SD1可包含摻雜SiGe。然而，一些實施例不限於此。
在一些實施例中，第一源極/汲極區SD1可包含具有彼此不同的組成的多個半導體層。舉例而言，第一源極/汲極區SD1可包含依序填充於第一凹陷區RS1中的下部半導體層、上部半導體層以及封蓋半導體層。舉例而言，下部半導體層、上部半導體層以及封蓋半導體層可各自包含SiC，而Si及C的含量或相對濃度可在上部半導體層、下部半導體層以及封蓋半導體層當中變化。
第二源極/汲極區SD2可形成於第二凹陷區RS2中且可包含多個傾斜側壁。第二源極/汲極區SD2可包含摻雜SiGe層、摻雜Ge層、摻雜SiC層或摻雜InGaAs層，但不限於此。部分移除閘極結構GL的相對側處的第二鰭型主動區域FA2以形成第二凹陷區RS2，且接著經由磊晶製程來生長填充第二凹陷區RS2中的每一者的半導體層以形成第二源極/汲極區SD2。
在一些實施例中，第二源極/汲極區SD2可包含具有彼此不同的組成的多個半導體層。舉例而言，第二源極/汲極區SD2可包含依序填充於第二凹陷區RS2中的下部半導體層、上部半導體層以及封蓋半導體層。舉例而言，下部半導體層、上部半導體層以及封蓋半導體層可各自包含SiC，而Si及C的含量或相對濃度可在上部半導體層、下部半導體層以及封蓋半導體層當中變化。
儘管圖式中未繪示，但蝕刻終止層可進一步形成於第一源極/汲極區SD1的側壁、第二源極/汲極區SD2的側壁以及隔離層112的上表面上。蝕刻終止層可包含氮化矽、氮氧化矽、碳氮氧化矽及/或氧化矽。
閘極間絕緣層142可經形成以覆蓋閘極結構GL之間的第一源極/汲極區SD1及第二源極/汲極區SD2。閘極間絕緣層142可包含氧化矽或氮氧化矽。
第一源極/汲極接觸件CA1可安置於穿過閘極間絕緣層142的源極/汲極接觸孔CAH中的第一源極/汲極區SD1上，且第二源極/汲極接觸件CA2可安置於穿過閘極間絕緣層142的源極/汲極接觸孔CAH中的第二源極/汲極區SD2上。
包圍第一源極/汲極接觸件CA1的側壁及第二源極/汲極接觸件CA2的側壁的接觸襯裡144可進一步設置於源極/汲極接觸孔CAH中。接觸襯裡144可包含金屬材料，所述金屬材料包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及/或Pd。在一些實施例中，包含氮化矽的絕緣襯裡可進一步形成於接觸襯裡144與閘極間隔件132之間或接觸襯裡144與閘極間絕緣層142之間。
第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2可各自包含安置於源極/汲極接觸孔CAH的內部壁上的導電障壁層152，以及由導電障壁層152包圍且填充於源極/汲極接觸孔CAH中的接觸插塞154。導電障壁層152可包含釕（Ru）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鈦矽（TiSiN）、矽化鈦（TiSi）及/或矽化鎢（WSi）。接觸插塞154可包含鎢（W）、鈷（Co）、鎳（Ni）、釕（Ru）、銅（Cu）、鋁（Al）、其矽化物及/或其合金。金屬矽化物層156可進一步安置於第一源極/汲極接觸件CA1與第一源極/汲極區SD1之間以及第二源極/汲極接觸件CA2與第二源極/汲極區SD2之間。
第一源極/汲極接觸件CA1可包含第一部分150P1及第二部分150P2，且第二部分150P2的上表面可在低於第一部分150P1的上表面的層級處（相對於基底110）。如圖3中所繪示，第一部分150P1及第二部分150P2可各自具有實質上平面或平坦的上表面，且可整體地彼此連接。
如圖2中所繪示，一個第一源極/汲極接觸件CA1的第一部分150P1在一個閘極結構GL的一側上，且另一第一源極/汲極接觸件CA1的第二部分150P2可在一個閘極結構GL的另一側上。第二部分150P2可具有在低於鄰近閘極結構GL的上表面（亦即，閘電極124的上表面）的層級的層級處的上表面。
在一些實施例中，第一源極/汲極接觸件CA1可藉由在源極/汲極接觸孔CAH中填充金屬層以及對金屬層的一部分進行凹陷製程以減小所述部分的高度而形成。金屬層的具有歸因於凹陷製程的減小的高度的部分可對應於第二部分150P2，且金屬層的剩餘部分可對應於第一部分150P1。此外，鄰近於第一源極/汲極接觸件CA1的第一部分150P1的閘極蓋層136在凹陷製程期間可相對較少暴露於蝕刻氣氛，且因此鄰近於第一源極/汲極接觸件CA1的第一部分150P1的閘極蓋層136可具有在與第一部分150P1的上表面實質上相同的層級處（亦即，與第一部分150P1的上表面實質上共面）的上表面。
第二源極/汲極接觸件CA2亦可包含第一部分150P1及第二部分150P2，且第二部分150P2的上表面可在低於第一部分150P1的上表面的層級處（相對於基底110）。第一部分150P1及第二部分150P2可各自具有實質上平面或平坦的上表面，且可整體地彼此連接。
第一應力源層162可安置於第一源極/汲極接觸件CA1的第二部分150P2的上表面及閘極蓋層136的凸出上表面上，其中閘極蓋層136的凸出上表面鄰近於第一主動區域RX1中的第二部分150P2的上表面。第一應力源層162包圍第一源極/汲極接觸件CA1的第一部分150P1的側壁，且可延伸至與第一源極/汲極接觸件CA1的第二部分150P2的上表面相同的層級，亦即延伸至低於閘電極124的上表面的層級的層級。
在一些實施例中，第一應力源層162可包含第一絕緣材料，且第一絕緣材料可包含SiOC、SiON、SiCN、SiN、東燃（Tonen）矽氮烷（Tonen SilaZene；TOSZ）、正矽酸四乙酯（tetraethyl orthosilicate；TEOS）、原子層沈積（atomic layer deposition；ALD）氧化物、可流動化學氣相沈積（flowable chemical vapor deposition；FCVD）氧化物、高密度電漿（high density plasma；HDP）氧化物及/或電漿增強氧化（plasma enhanced oxidation；PEOX）氧化物。舉例而言，當第一主動區域RX1為NMOS電晶體形成區域時，第一應力源層162可將張應力施加至NMOS電晶體以改良NMOS電晶體的電氣效能。
第二應力源層164可安置於第二源極/汲極接觸件CA2的第二部分150P2的上表面及閘極蓋層136的凸出上表面上，其中閘極蓋層136的凸出上表面鄰近於第二主動區域RX2的第二部分150P2的上表面。第二應力源層164包圍第二源極/汲極接觸件CA2的第一部分150P1的側壁，且可延伸至與第二源極/汲極接觸件CA2的第二部分150P2的上表面相同的層級，亦即延伸至低於閘電極124的上表面的層級的層級。
在一些實施例中，第二應力源層164可包含不同於第一絕緣材料的第二絕緣材料，且第二絕緣材料可包含SiOC、SiON、SiCN、SiN、TOSZ、TEOS、ALD氧化物、FCVD氧化物、HDP氧化物及/或PEOX氧化物。舉例而言，當第二主動區域RX2為PMOS電晶體形成區域時，第二應力源層164可將壓縮應力施加至PMOS電晶體以改良PMOS電晶體的電氣效能。
在一些實施例中，當第一主動區域RX1為NMOS電晶體形成區域且第二主動區域RX2為PMOS電晶體形成區域時，與第一應力源層162相比，第二應力源層164可包含可將壓縮應力施加至其下的材料的材料。此外，與第二應力源層164相比，第一應力源層162可包含可將張應力施加至安置於其下的材料的材料。在一些實施例中，第一應力源層162可包含SiOC且第二應力源層164可包含SiCN。在另一實施例中，第一應力源層162可包含FCVD氧化物且第二應力源層164可包含SiCN。然而，包含於第一應力源層162及第二應力源層164中的材料不限於以上實例。
在圖3中所繪示的實例中，第一源極/汲極接觸件CA1的第一部分150P1、第二源極/汲極接觸件CA2的第一部分150P1、第一應力源層162以及第二應力源層164可具有實質上共面或處於相同層級的上表面。此外，第一應力源層162的側壁可與安置於深溝槽區域DTA上的閘極間絕緣層142上的第二應力源層164的側壁接觸。尾部部分162T可形成於與閘極間絕緣層142接觸的第一應力源層162的側壁上，但尾部部分162T的形狀及大小不限於圖3的實例。
在另一實施例中，與圖3的實例對比，安置於閘極間絕緣層142上的第一應力源層162的底表面可在高於安置於閘極間絕緣層142上的第二應力源層164的底表面的層級處。在此情況下，與閘極間絕緣層142接觸的第一應力源層162的側壁可具有豎直輪廓，且可不形成尾部部分162T。
閘極接觸件CB可經安置以在第一主動區域RX1及第二主動區域RX2中的至少一者上連接至閘電極124。舉例而言，經安置以與第一主動區域RX1豎直地重疊的閘極接觸件CB可設置於穿過第一應力源層162及閘極蓋層136的閘極接觸孔CBH中，且閘極接觸件CB的底部部分可連接至閘電極124。安置以與第二主動區域RX2豎直地重疊的閘極接觸件CB可安置於穿過第二應力源層164及閘極蓋層136的閘極接觸孔CBH中。
閘極接觸件CB可包含安置於閘極接觸孔CBH的內部壁上的導電障壁層172，以及由導電障壁層172包圍且填充於閘極接觸孔CBH中的接觸插塞174。導電障壁層172可包含釕（Ru）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鈦矽（TiSiN）、矽化鈦（TiSi）及/或矽化鎢（WSi）。接觸插塞174可包含鎢（W）、鈷（Co）、鎳（Ni）、釕（Ru）、銅（Cu）、鋁（Al）、其矽化物及/或其合金。
如圖1中所繪示，閘極接觸件CB安置於第一主動區域RX1上，且可具有與第一源極/汲極接觸件CA1的第一部分150P1的相對較大分隔距離D11及與第一源極/汲極接觸件CA1的第二部分150P2的相對較小分隔距離D12。由於第一源極/汲極接觸件CA1的第二部分150P2具有在低於鄰近閘極結構GL（亦即，閘電極124的上表面）的上表面的層級的層級處的上表面，因此可減少或防止在形成閘極接觸件CB的製程期間閘極接觸件CB與第二部分150P2之間的非所要電連接。
在圖1中，閘極接觸件CB安置於第一主動區域RX1及第二主動區域RX2上，但額外閘極接觸件CB可在深溝槽區域DTA上。
蝕刻終止層180及層間絕緣層182可安置於第一源極/汲極接觸件CA1、第二源極/汲極接觸件CA2、第一應力源層162、第二應力源層164以及閘極接觸件CB上。蝕刻終止層180可包含SiC、SiN、摻氮碳化矽（SiC:N）、SiOC、AlN、AlON、AlO、AlOC或其組合。層間絕緣層182可包含氧化物層、氮化物層、具有約2.2至約2.4的超低介電常數k的超低k（ultra low-k；ULK）層或其組合。
導通孔184可穿過層間絕緣層182及蝕刻終止層180以連接至第一源極/汲極接觸件CA1的第一部分150P1、第二源極/汲極接觸件CA2的第一部分150P1以及閘極接觸件CB。
佈線層186可在導通孔184上。舉例而言，佈線層186可包含：第一線路M11，經組態以經由或藉由第一源極/汲極接觸件CA1將電源電壓VDD施加至第一源極/汲極區SD1；第二線路M12，經組態以經由或藉由第二源極/汲極接觸件CA2將接地電壓VSS施加至第二源極/汲極區SD2；以及多個第三線路M13，與第一線路M11及第二線路M12平行安置，且連接至第一源極/汲極接觸件CA1、第二源極/汲極接觸件CA2以及閘極接觸件CB中的至少一者。
大體而言，根據積體電路裝置的按比例縮小，閘極結構GL的寬度及閘極結構GL之間的間隙減小，且因此，標準單元的高度（亦即，標準單元在Y方向上的長度）可減小。然而，閘極接觸件CB可安置於深溝槽區域DTA中以便確保第一源極/汲極接觸件CA1與閘極接觸件CB之間的足夠分隔距離，且因此，可能存在減小積體電路裝置的面積或高度的限制。
然而，根據上文所描述的實施例，由於對第一源極/汲極接觸件CA1進行凹陷製程，因此第一源極/汲極接觸件CA1經形成以使第二部分150P2在低於閘電極124的上表面的層級處，且使第一部分150P1在高於第二部分150P2的層級處。因此，即使在閘極接觸件CB安置於第一主動區域RX1上時，亦可確保閘極接觸件CB與第一源極/汲極接觸件CA1的第一部分150P1之間的足夠分隔距離。另外或替代地，即使在閘極接觸件CB安置於第二主動區域RX2上時，亦可確保閘極接觸件CB與第二源極/汲極接觸件CA2的第一部分150P1之間的足夠分隔距離。因此，可減小深溝槽區域DTA的面積且可減小積體電路裝置100的高度。
此外，覆蓋第一源極/汲極接觸件CA1的第二部分150P2的上表面的第一應力源層162及覆蓋第二源極/汲極接觸件CA2的第二部分150P2的上表面的第二應力源層164分別將張應力及壓縮應力施加至NMOS電晶體及PMOS電晶體，且因此，可改良或最佳化積體電路裝置100的電氣效能。
圖5為根據本發明概念的實施例的積體電路裝置100A的橫截面視圖。圖5為沿著圖1的線A1-A1'及線A2-A2'截取的橫截面視圖。在圖5中，與圖1至圖4的附圖標號相同的附圖標號指代相同元件。
參考圖5，層間絕緣層166安置於第一應力源層162、第二應力源層164以及第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2上，且蝕刻終止層180可安置於層間絕緣層166上。閘極接觸孔CBH穿過層間絕緣層166、第一應力源層162以及閘極蓋層136，且閘極接觸件CB的上表面可在高於第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的上表面的層級處（相對於基底110）。
圖6為根據本發明概念的實施例的積體電路裝置100B的橫截面視圖。圖6為沿著圖1的線B1-B1'截取的橫截面視圖。在圖6中，與圖1至圖5的附圖標號相同的附圖標號指代相同元件。
參考圖6，第一應力源層162A的側壁可與安置於深溝槽區域DTA上的閘極間絕緣層142上的第二應力源層164A的側壁接觸。安置於深溝槽區域DTA上的第一應力源層162A及第二應力源層164A的高度（或在豎直方向或Z方向上的厚度）可小於上文參考圖3所描述的第一應力源層162及第二應力源層164的高度。
在實例製造製程中，進行用於蝕刻第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的凹陷製程以減小未由罩幕圖案330（參見圖17A及圖17B）覆蓋的第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的高度。在凹陷製程中，閘極間絕緣層142的蝕刻量可相對較小，且在此情況下，形成於閘極間絕緣層142上的第一應力源層162A及第二應力源層164A的高度或厚度可相對較小。
尾部部分164T可形成於與閘極間絕緣層142接觸的第二應力源層164A的側壁上，但尾部部分164T的形狀及大小不限於圖6的實例。在實例製造製程中，第二應力源層164A形成於第一主動區域RX1、第二主動區域RX2以及深溝槽區域DTA上，且接著，形成部分地覆蓋第二主動區域RX2及深溝槽區域DTA的罩幕圖案340（例如，類似於圖19B），且可藉由使用罩幕圖案340作為蝕刻罩幕而移除第二應力源層164A的覆蓋第一主動區域RX1的一部分。在部分地移除第二應力源層164A的製程中，第二應力源層164A部分地保留於深溝槽區域DTA上的閘極間絕緣層142上以形成尾部部分164T。
在另一實施例中，安置於閘極間絕緣層142上的第二應力源層164A的底表面可在高於安置於閘極間絕緣層142上的第一應力源層162A的底表面的層級處。在此情況下，與閘極間絕緣層142接觸的第二應力源層164A的側壁可具有豎直輪廓，且可不形成尾部部分164T。
圖7為根據本發明概念的實施例的積體電路裝置200的佈局。圖8為沿著線A3-A3'及線A4-A4'截取的橫截面視圖，圖9為沿著圖7的線B3-B3'截取的橫截面視圖，且圖10為沿著圖7的線B4-B4'截取的橫截面視圖。在圖7至圖10中，與圖1至圖6的附圖標號相同的附圖標號指代相同元件。
參考圖7至圖10，基底110可包含第一主動區域RX1、深溝槽區域DTA以及第二主動區域RX2。在第一主動區域RX1中，第一鰭型主動區域FA1可安置為在第一方向（X方向）上延伸，且在第二主動區域RX2中，第二鰭型主動區域FA2可安置為在第一方向（X方向）上延伸。
多個第一半導體圖案NS1可安置於第一鰭型主動區域FA1上。多個第一半導體圖案NS1可包含在第一鰭型主動區域FA1上在豎直方向（Z方向）上彼此間隔開的第一奈米片N1、第二奈米片N2以及第三奈米片N3。多個第一半導體圖案NS1可包含與基底110的材料相同的材料。舉例而言，多個第一半導體圖案NS1可各自包含諸如Si或Ge的半導體，或諸如SiGe、SiC、GaAs或InP的化合物半導體。多個第一半導體圖案NS1中的每一者可包含通道區。
多個第一半導體圖案NS1可各自具有在第二方向（Y方向）上的相對較大寬度及在豎直方向（Z方向）上的相對較小厚度，例如，可以奈米片的形式提供。在一些實施例中，多個第一半導體圖案NS1中的每一者可具有在第二方向（Y方向）上的約5奈米至約100奈米的寬度，以及在豎直方向（Z方向）上的約1奈米至約10奈米的厚度，但不限於此。
多個第二半導體圖案NS2可安置於第二鰭型主動區域FA2上。多個第二半導體圖案NS2可包含在第二鰭型主動區域FA2上在豎直方向（Z方向）上彼此間隔開的第一奈米片N1、第二奈米片N2以及第三奈米片N3。多個第二半導體圖案NS2可包含與基底110的材料相同的材料。多個第二半導體圖案NS2中的每一者可包含通道區。
閘極結構GL可在第二方向（Y方向）上在第一鰭型主動區域FA1上延伸，同時包圍多個第一半導體圖案NS1及多個第二半導體圖案NS2。閘極結構GL可包含閘極絕緣層222及閘電極224。閘電極224可包含覆蓋最上部第一半導體圖案NS1及最上部第二半導體圖案NS2（亦即，第三奈米片N3）的上表面的主閘極部分224M，以及分別形成於兩個鄰近第一半導體圖案NS1之間的空間及兩個鄰近第二半導體圖案NS2之間的空間中的多個子閘極部分224S。
閘極絕緣層222安置於第一鰭型主動區域FA1的上表面及第二鰭型主動區域FA2的上表面上，且可延伸至隔離層112及深溝槽絕緣層114上。閘極絕緣層222可在多個子閘極部分224S與多個第一半導體圖案NS1之間，且在多個子閘極部分224S與多個第二半導體圖案NS2之間。
第一凹陷區RS1可在多個第一半導體圖案NS1的相對側處形成於第一鰭型主動區域FA1上，且第一源極/汲極區SD1可填充於第一凹陷區RS1中的每一者中。第一源極/汲極區SD1可連接至多個第一半導體圖案NS1的末端。第一源極/汲極區SD1可藉由經由選擇性磊晶成長（selective epitaxial growth；SEG）製程自第一鰭型主動區域FA1及多個第一半導體圖案NS1生長半導體層而形成。此外，第二凹陷區RS2可在多個第二半導體圖案NS2的相對側處形成於第二鰭型主動區域FA2上，且第二源極/汲極區SD2可填充於第二凹陷區RS2中的每一者中。第一源極/汲極區SD1及第二源極/汲極區SD2可各自包含磊晶生長Si層、磊晶生長SiC層以及包含多個磊晶生長SiGe層的嵌入式SiGe結構等。
閘極間隔件232在閘電極224的主閘極部分224M的相對側壁上，且可在閘電極224的子閘極部分224S與第一源極/汲極區SD1之間及閘電極224的子閘極部分224S與第二源極/汲極區SD2之間。閘極蓋層236可安置於閘極結構GL及閘極間隔件232上。
第一源極/汲極接觸件CA1可安置於第一源極/汲極區SD1上及穿過閘極間絕緣層142的源極/汲極接觸孔CAH中，且第二源極/汲極接觸件CA2可安置於第二源極/汲極區SD2上及穿過閘極間絕緣層142的源極/汲極接觸孔CAH中。第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2可各自包含第一部分150P1及第二部分150P2，其中第二部分150P2具有在低於第一部分150P1的層級的層級處（相對於基底110）的上表面。
第一應力源層162可安置於第一源極/汲極接觸件CA1的第二部分150P2的上表面及閘極蓋層236的凸出上表面上，其中凸出上表面在第一鰭型主動區域FA1上鄰近於第二部分150P2的上表面。第二應力源層164可安置於第二源極/汲極接觸件CA2的第二部分150P2的上表面及閘極蓋層236的凸出上表面上，其中凸出上表面在第二鰭型主動區域FA2上鄰近於第二部分150P2的上表面。
閘極接觸件CB可在穿過第一應力源層162及閘極蓋層236的閘極接觸孔CBH中，且閘極接觸件CB的底部部分可連接至閘電極224的主閘極部分224M。
根據以上實施例，即使在閘極接觸件CB安置於第一鰭型主動區域FA1上時，亦可確保閘極接觸件CB與第一源極/汲極接觸件CA1的第一部分150P1之間的足夠分隔距離。因此，可減小深溝槽區域DTA的面積且可減小積體電路裝置200的高度。此外，覆蓋第一源極/汲極接觸件CA1的第二部分150P2的上表面的第一應力源層162及覆蓋第二源極/汲極接觸件CA2的第二部分150P2的上表面的第二應力源層164分別將張應力及壓縮應力施加至NMOS電晶體及PMOS電晶體，且因此，可最佳化積體電路裝置200的電氣效能。
圖11為根據本發明概念的實施例的積體電路裝置200A的橫截面視圖。在圖11中，與圖1至圖10的附圖標號相同的附圖標號指代相同元件。
參考圖11，層間絕緣層166安置於第一應力源層162、第二應力源層164以及第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2上，且蝕刻終止層180可安置於層間絕緣層166上。閘極接觸孔CBH穿過層間絕緣層166、第一應力源層162以及閘極蓋層236，且閘極接觸件CB的上表面可在高於第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的上表面的層級處（相對於基底110）。
圖12A至圖23B為示出根據本發明概念的實施例的製造積體電路裝置100的方法的橫截面視圖。詳言之，圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A以及圖23A繪示沿著圖1的線A1-A1'及線A2-A2'截取的橫截面，圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B以及圖21B繪示沿著圖1的線B1-B1'截取的橫截面，且圖22B及圖23B繪示沿著圖1的線B2-B2'截取的橫截面。
參考圖12A及圖12B，罩幕圖案形成於基底110的上表面上，且藉由使用罩幕圖案作為蝕刻罩幕而將基底110移除至特定深度以形成隔離溝槽112T，且形成第一鰭型主動區域FA1及第二鰭型主動區域FA2。
此後，覆蓋第一鰭型主動區域FA1及第二鰭型主動區域FA2的相對側壁的隔離層112可形成於基底110上。儘管圖式中未繪示，但保形地覆蓋第一鰭型主動區域FA1及第二鰭型主動區域FA2的側壁的界面層可進一步形成於隔離層112與第一鰭型主動區域FA1及第二鰭型主動區域FA2之間。
在一些實施例中，隔離層112可包含藉由可流動化學氣相沈積（FCVD）製程或旋塗製程形成的氧化物層。舉例而言，隔離層112可包含但不限於氟化物矽酸鹽玻璃（fluoride silicate glass；FSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass；BPSG）、磷矽酸鹽玻璃（phospho-silicate glass；PSG）、可流動氧化物（flowable oxide；FOX）、電漿增強正矽酸四乙酯（plasma enhanced tetra-ethyl-ortho-silicate；PE-TEOS）或東燃矽氮烷（TOSZ）。
此後，自深溝槽區域DTA部分地移除隔離層112及基底110以形成深溝槽114T，且用絕緣材料填充深溝槽114T以形成深溝槽絕緣層114。
另外，隔離層112及深溝槽絕緣層114的上部部分可藉由凹陷製程移除至特定深度。
參考圖13A及圖13B，犧牲閘極絕緣層、犧牲閘極導電層以及硬罩幕圖案326依序形成於基底110上，且此後，藉由使用硬罩幕圖案326作為蝕刻罩幕使犧牲閘極導電層及犧牲閘極絕緣層圖案化，以形成犧牲閘極324及犧牲閘極絕緣層圖案322。此處，犧牲閘極絕緣層圖案322、犧牲閘極324以及硬罩幕圖案326稱為犧牲閘極結構DGL。
此後，藉由ALD製程或化學氣相沈積（chemical vapor deposition；CVD）製程形成覆蓋犧牲閘極結構DGL的絕緣層，且對絕緣層進行非等向性蝕刻製程以在犧牲閘極結構DGL的側壁上形成閘極間隔件132。閘極間隔件132可包含氮化矽，但不限於此。
部分地蝕刻在犧牲閘極結構DGL的相對側處的第一鰭型主動區域FA1以形成第一凹陷區RS1，且部分地蝕刻在犧牲閘極結構DGL的相對側處的第二鰭型主動區域FA2以形成第二凹陷區RS2。
此後，第一源極/汲極區SD1形成於第一凹陷區RS1中的每一者中，且第二源極/汲極區SD2可形成於第二凹陷區RS2中的每一者中。在一些實施例中，第一源極/汲極區SD1及/或第二源極/汲極區SD2可藉由磊晶製程使用第一鰭型主動區域FA1及第二鰭型主動區域FA2的側壁及基底110的上表面作為晶種層而形成，所述側壁及所述上表面經由第一凹陷部分RS1及第二凹陷部分RS2的內部壁暴露。磊晶製程可包含諸如汽相磊晶法（vapor-phase epitaxy；VPE）、超高真空化學氣相沈積（ultra-high vacuum chemical vapor deposition；UHV-CVD）等的CVD製程、分子束磊晶法，或其組合。在磊晶製程中，液相或氣相前驅體可用作用於形成第一源極/汲極區SD1及第二源極/汲極區SD2的前驅體。
此後，覆蓋犧牲閘極結構DGL的絕緣層形成於基底110上，且絕緣層經平坦化使得暴露硬罩幕圖案326的上表面以形成閘極間絕緣層142。
移除硬罩幕圖案326、犧牲閘極324以及犧牲閘極絕緣層圖案322以形成限定於一對閘極間隔件132的側壁之間的閘極空間，且閘極絕緣層122可形成於閘極空間的內部壁上。填充於閘極空間中的導電層形成於閘極絕緣層122上，且導電層的上部部分經平坦化使得暴露閘極間絕緣層142的上表面以形成閘電極124。此後，如圖14A及圖14B中所繪示，回蝕閘電極124的上部部分及閘極間隔件132的上部部分以在橫向方向上擴展閘極空間的上部入口，且可形成填充閘極空間的上部入口的閘極蓋層136。
參考圖15A及圖15B，罩幕圖案形成於閘極蓋層136及閘極間絕緣層142上，且藉由使用罩幕圖案作為蝕刻罩幕而部分地蝕刻閘極間絕緣層142，以形成暴露第一源極/汲極區SD1及第二源極/汲極區SD2的上表面的源極/汲極接觸孔CAH。
此後，可保形地覆蓋源極/汲極接觸孔CAH的內部壁的接觸襯裡144可形成於閘極蓋層136及閘極間絕緣層142上。接觸襯裡144可由金屬材料形成，所述金屬材料包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及/或Pd。
參考圖16A及圖16B，導電障壁層152可形成於源極/汲極接觸孔CAH的內部壁上。
此後，形成導電障壁層152的所得物經熱處理以引發包含於接觸襯裡144中的金屬材料與包含於第一源極/汲極區SD1及第二源極/汲極區SD2中的半導體材料之間的反應，且接著可形成覆蓋第一源極/汲極區SD1及第二源極/汲極區SD2的上表面的金屬矽化物層156。
此外，填充於源極/汲極接觸孔CAH中的金屬材料形成於導電障壁層152上，且金屬層的上部部分經平坦化以便暴露閘極間絕緣層142及閘極蓋層136的上表面且形成接觸插塞154。
參考圖17A及圖17B，可形成部分地覆蓋第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的罩幕圖案330。在一些實施例中，蝕刻終止層形成於第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的一些部分上，其中蝕刻終止層包含SiOC、SiN或其組合，且罩幕圖案330可形成於蝕刻終止層上。罩幕圖案330可包含氧化矽層、旋塗硬罩幕（spin on hardmask；SOH）層、光阻層或其組合，但不限於此。
藉由使用罩幕圖案330作為蝕刻罩幕來進行用於蝕刻第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的凹陷製程，且因此，可減小第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2的未由罩幕圖案330覆蓋的部分的高度或厚度。歸因於凹陷製程，第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2可經形成以各自具有第一部分150P1及第二部分150P2，所述第一部分150P1及所述第二部分150P2具有彼此不同的上表面層級（相對於基底110）。第一部分150P1為由罩幕圖案330覆蓋且具有在凹陷製程期間並不減小的高度的部分，且第二部分150P2可對應於在凹陷部分期間暴露於蝕刻氣氛且具有減小的高度的部分。隨著第二部分150P2的高度藉由凹陷製程減小，源極/汲極接觸孔CAH的上部部分可能再次暴露。
凹陷製程可為具有蝕刻氣氛或蝕刻化學物質的選擇性蝕刻製程，其中包含於接觸插塞154中的金屬材料的蝕刻量大於閘極蓋層136的蝕刻量。閘極蓋層136的上部部分可歸因於凹陷製程而部分地移除，且因此，閘極蓋層136可具有凸出上表面。
此外，在凹陷製程中，亦可部分地移除閘極間絕緣層142。然而，在一些實施例中，閘極間絕緣層142的蝕刻量可為可忽略的（相比於圖17B中所繪示的實例），且因此，閘極間絕緣層142的上表面可實質上在與第一部分150P1的上表面的層級相同或類似的層級處。
參考圖18A及圖18B，第一應力源層162可形成於第一源極/汲極接觸件CA1、第二源極/汲極接觸件CA2、閘極蓋層136以及閘極間絕緣層142的暴露表面上。第一應力源層162可經形成以完全填充暴露於第一源極/汲極接觸件CA1的第二部分150P2之上的源極/汲極接觸孔CAH的上部部分，以及暴露於第二源極/汲極接觸件CA2的第二部分150P2之上的源極/汲極接觸孔CAH的上部部分。
在一些實施例中，第一應力源層162可包含SiOC、SiON、SiCN、SiN、TOSZ、TEOS、ALD氧化物、FCVD氧化物、HDP氧化物及/或PEOX氧化物。
參考圖19A及圖19B，可形成覆蓋第一主動區域RX1的罩幕圖案340。罩幕圖案340可經安置以部分地暴露第二主動區域RX2及深溝槽區域DTA。此後，藉由使用罩幕圖案340作為蝕刻罩幕而移除安置於第二主動區域RX2及深溝槽區域DTA上的第一應力源層162，且可暴露第二源極/汲極接觸件CA2、閘極蓋層136以及閘極間絕緣層142。
在一些實施例中，尾部部分162T可在移除第一應力源層162的製程期間形成於罩幕圖案340的邊緣部分下或鄰近所述邊緣部分的第一應力源層162的側壁上。接著，可移除罩幕圖案340。
參考圖20A及圖20B，第二應力源層164可形成於第一應力源層162、第二源極/汲極接觸件CA2、閘極蓋層136以及閘極間絕緣層142的暴露表面上。第二應力源層164可經形成以完全填充源極/汲極接觸孔CAH的上部部分，所述上部部分暴露於第二源極/汲極接觸件CA2的第二部分150P2之上。
在一些實施例中，第二應力源層164可包含SiOC、SiON、SiCN、SiN、東燃矽氮烷（TOSZ）、正矽酸四乙酯（TEOS）、原子層沈積（ALD）氧化物、可流動化學氣相沈積（FCVD）氧化物、高密度電漿（HDP）氧化物及/或電漿增強氧化（PEOX）氧化物。第二應力源層164可包含與第一應力源層162的材料不同的材料。
參考圖21A及圖21B，第一應力源層162及第二應力源層164的上部部分可經平坦化，使得可暴露第一源極/汲極接觸件CA1的第一部分150P1及第二源極/汲極接觸件CA2的第一部分150P1。因此，第一應力源層162可包圍第一主動區域RX1上的第一源極/汲極接觸件CA1的側壁，且第二應力源層164可包圍第二主動區域RX2上的第二源極/汲極接觸件CA2的側壁。
參考圖22A及圖22B，可形成穿過應力源層162、應力源層164以及閘極蓋層136以暴露閘電極124的上表面的閘極接觸孔CBH。
在一些實施例中，至少一個閘極接觸孔CBH安置於第一主動區域RX1上，且至少另一閘極接觸孔CBH可安置於第二主動區域RX2上。如上文參考圖1所描述，第一主動區域RX1上的閘極接觸孔CBH可經安置以具有與第一源極/汲極接觸件CA1的第一部分150P1的相對較大分隔距離D11及與第一源極/汲極接觸件CA1的第二部分150P2的相對較小分隔距離D12。在一些實施例中，第二主動區域RX2上的閘極接觸孔CBH可與第二源極/汲極接觸件CA2的第一部分150P1類似地分隔。
參考圖23A及圖23B，導電障壁層172可形成於閘極接觸孔CBH的內部壁上。填充閘極接觸孔CBH的內部的金屬層形成於導電障壁層172上，且金屬層經平坦化，使得第一源極/汲極接觸件CA1的第一部分150P1暴露且接觸插塞174可形成於閘極接觸孔CBH中。
返回參考圖1至圖4，蝕刻終止層180形成於第一應力源層162、第二應力源層164、第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2以及閘極接觸件CB上，且層間絕緣層182形成於蝕刻終止層180上。
此後，形成穿過層間絕緣層182及蝕刻終止層180的介層窗孔，且金屬材料填充於介層窗孔中以形成導通孔184。佈線層186可形成於導通孔184上。
積體電路裝置100可藉由上文所描述的製造方法而製造。根據所述製造方法，由於對第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2進行凹陷製程，因此第一源極/汲極接觸件CA1及第二源極/汲極接觸件CA2經形成以使第二部分150P2安置於低於閘電極124的上表面的層級處，且第一部分150P1安置於高於第二部分150P2的層級處（相對於基底110）。因此，即使在閘極接觸孔CBH形成於第一主動區域RX1中時，亦可確保閘極接觸孔CBH與第一源極/汲極接觸件CA1的第一部分150P1之間的足夠分隔距離。此外，覆蓋第一源極/汲極接觸件CA1的第二部分150P2的上表面的第一應力源層162及覆蓋第二源極/汲極接觸件CA2的第二部分150P2的上表面的第二應力源層164分別將張應力及壓縮應力施加至NMOS電晶體及PMOS電晶體，且因此，可最佳化積體電路裝置100的電氣效能。
儘管本發明概念已參考其實施例特定地繪示及描述，但應理解，可在不脫離以下申請專利範圍的精神及範圍的情況下在其中作出形式及細節的各種改變。
100、100A、100B、200、200A:積體電路裝置 110:基底 112:隔離層 112T:隔離溝槽 114:深溝槽絕緣層 114T:深溝槽 122、222:閘極絕緣層 124、224:閘電極 132、232:閘極間隔件 136、236:閘極蓋層 142:閘極間絕緣層 144:接觸襯裡 150P1:第一部分 150P2:第二部分 152、172:導電障壁層 154、174:接觸插塞 156:金屬矽化物層 162、162A:第一應力源層 162T、164T:尾部部分 164、164A:第二應力源層 166:層間絕緣層 180:蝕刻終止層 182:層間絕緣層 184:導通孔 186:佈線層 224M:主閘極部分 224S:子閘極部分 322:犧牲閘極絕緣層圖案 324:犧牲閘極 326:硬罩幕圖案 330、340:罩幕圖案 A1-A1'、A2-A2'、A3-A3'、A4-A4'、B1-B1'、B2-B2'、B3-B3'、B4-B4':線 CA1:第一源極/汲極接觸件 CA2:第二源極/汲極接觸件 CAH:源極/汲極接觸孔 CB:閘極接觸件 CBH:閘極接觸孔 D11:相對較大分隔距離 D12:相對較小分隔距離 DGL:犧牲閘極結構 DTA:深溝槽區域 FA1:第一鰭型主動區域 FA2:第二鰭型主動區域 GL:閘極結構 M11:第一線路 M12:第二線路 M13:第三線路 N1:第一奈米片 N2:第二奈米片 N3:第三奈米片 NS1:第一半導體圖案 NS2:第二半導體圖案 RS1:第一凹陷區/第一凹陷部分 RS2:第二凹陷區/第二凹陷部分 RX1:第一主動區域 RX2:第二主動區域 SD1:第一源極/汲極區 SD2:第二源極/汲極區 VDD:電源電壓 VSS:接地電壓 X、Y、Z:方向
將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，其中： 圖1為根據本發明概念的實施例的積體電路裝置的佈局。 圖2為沿著圖1的線A1-A1'及線A2-A2'截取的橫截面視圖。 圖3為沿著圖1的線B1-B1'截取的橫截面視圖； 圖4為沿著圖1的線B2-B2'截取的橫截面視圖。 圖5為根據本發明概念的實施例的積體電路裝置的橫截面視圖。 圖6為根據本發明概念的實施例的積體電路裝置的橫截面視圖。 圖7為根據本發明概念的實施例的積體電路裝置的佈局。 圖8為沿著圖7的線A3-A3'及線A4-A4'截取的橫截面視圖。 圖9為沿著圖7的線B3-B3'截取的橫截面視圖。 圖10為沿著圖7的線B4-B4'截取的橫截面視圖。 圖11為根據本發明概念的實施例的積體電路裝置的橫截面視圖。 圖12A至圖23B為示出根據本發明概念的實施例的製造積體電路裝置的方法的橫截面視圖。詳言之，圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A以及圖23A繪示沿著圖1的線A1-A1'及線A2-A2'截取的橫截面，圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B、圖20B以及圖21B繪示沿著圖1的線B1-B1'截取的橫截面，且圖22B及圖23B繪示沿著圖1的線B2-B2'截取的橫截面。
100:積體電路裝置
150P1:第一部分
150P2:第二部分
186:佈線層
A1-A1'、A2-A2'、B1-B1'、B2-B2':線
CA1:第一源極/汲極接觸件
CA2:第二源極/汲極接觸件
CB:閘極接觸件
D11:相對較大分隔距離
D12:相對較小分隔距離
DTA:深溝槽區域
FA1:第一鰭型主動區域
FA2:第二鰭型主動區域
GL:閘極結構
M11:第一線路
M12:第二線路
RX1:第一主動區域
RX2:第二主動區域
X、Y、Z:方向

Claims (10)

  1. 一種積體電路裝置，包括： 基底，包括第一鰭型主動區域及第二鰭型主動區域； 閘極結構，在第一方向上在所述第一鰭型主動區域及所述第二鰭型主動區域上延伸，所述第一方向平行於所述基底的上表面； 第一源極/汲極區，在所述第一鰭型主動區域上的所述閘極結構的一側上； 第二源極/汲極區，在所述第二鰭型主動區域上的所述閘極結構的一側上； 第一源極/汲極接觸件，在所述第一源極/汲極區上，所述第一源極/汲極接觸件包括第一部分及第二部分，所述第一源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第一源極/汲極接觸件的所述第一部分的上表面； 第二源極/汲極接觸件，在所述第二源極/汲極區上，所述第二源極/汲極接觸件包括第一部分及第二部分，所述第二源極/汲極接觸件的所述第二部分具有上表面，所述上表面相對於所述基底低於所述第二源極/汲極接觸件的所述第一部分的上表面； 第一應力源層，在所述第一源極/汲極接觸件的所述第二部分的所述上表面上；以及 第二應力源層，在所述第二源極/汲極接觸件的所述第二部分的所述上表面上，所述第二應力源層包括不同於所述第一應力源層的第一材料的第二材料。
  2. 如請求項1所述的積體電路裝置，其中所述第一應力源層在所述第一源極/汲極接觸件的所述第一部分的側壁上延伸，且所述第一應力源層的上表面與所述第一源極/汲極接觸件的所述第一部分的所述上表面實質上共面，且 其中所述第二應力源層在所述第二源極/汲極接觸件的所述第一部分的側壁上延伸，且所述第二應力源層的上表面與所述第二源極/汲極接觸件的所述第一部分的所述上表面實質上共面。
  3. 如請求項1所述的積體電路裝置，其中相對於所述基底，所述第一源極/汲極接觸件的所述第二部分的所述上表面低於所述閘極結構的上表面，且所述第一應力源層的底表面低於所述閘極結構的所述上表面。
  4. 如請求項1所述的積體電路裝置，其中相對於所述基底，所述第二源極/汲極接觸件的所述第二部分的所述上表面低於所述閘極結構的上表面，且所述第二應力源層的底表面低於所述閘極結構的所述上表面。
  5. 如請求項1所述的積體電路裝置，更包括： 第一閘極接觸件，在所述第一鰭型主動區域上的所述閘極結構上，其中所述第一應力源層在所述第一閘極接觸件的側壁上延伸；和/或 第二閘極接觸件，在所述第二鰭型主動區域上的所述閘極結構上，其中所述第二應力源層在所述第二閘極接觸件的側壁上延伸。
  6. 如請求項5所述的積體電路裝置，其中沿著平行於所述基底的所述上表面的方向，所述第一閘極接觸件與所述第一源極/汲極接觸件的所述第一部分的分隔距離大於與所述第一源極/汲極接觸件的所述第二部分的分隔距離，和/或所述第二閘極接觸件與所述第二源極/汲極接觸件的所述第一部分的分隔距離大於與所述第二源極/汲極接觸件的所述第二部分的分隔距離。
  7. 如請求項1所述的積體電路裝置，其中所述第一應力源層的上表面與所述第二應力源層的上表面實質上共面，且所述第一應力源層的側壁與所述第二應力源層的側壁接觸。
  8. 如請求項1所述的積體電路裝置，更包括： 閘極間絕緣層，在所述閘極結構的相對側壁上，且在所述第一源極/汲極區與所述第二源極/汲極區之間， 其中所述基底更包括所述第一鰭型主動區域與所述第二鰭型主動區域之間的深溝槽區域，且 其中所述第一應力源層的側壁與所述第二應力源層的側壁在所述深溝槽區域上的所述閘極間絕緣層上彼此接觸。
  9. 如請求項1所述的積體電路裝置，更包括： 接觸襯裡，在所述第一源極/汲極接觸件的側壁上延伸， 其中在所述第一源極/汲極接觸件的所述第二部分的所述側壁上延伸的所述接觸襯裡的一部分與所述第一應力源層接觸。
  10. 如請求項1所述的積體電路裝置，更包括： 閘極蓋層，在所述閘極結構的上表面上且具有在其上具有所述第一應力源層的凸出上表面； 導通孔，在所述第一源極/汲極接觸件的所述第一部分上；以及 佈線層，在所述導通孔上。
TW110119778A 2020-06-10 2021-06-01 積體電路裝置 TWI843000B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0070357 2020-06-10
KR1020200070357A KR20210153385A (ko) 2020-06-10 2020-06-10 집적회로 장치

Publications (2)

Publication Number Publication Date
TW202205681A TW202205681A (zh) 2022-02-01
TWI843000B true TWI843000B (zh) 2024-05-21

Family

ID=78825913

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110119778A TWI843000B (zh) 2020-06-10 2021-06-01 積體電路裝置

Country Status (3)

Country Link
US (1) US11575044B2 (zh)
KR (1) KR20210153385A (zh)
TW (1) TWI843000B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210153385A (ko) * 2020-06-10 2021-12-17 삼성전자주식회사 집적회로 장치
CN113838933B (zh) * 2020-06-23 2024-08-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11923290B2 (en) * 2020-06-26 2024-03-05 Intel Corporation Halogen treatment for NMOS contact resistance improvement
US12009397B2 (en) * 2021-04-02 2024-06-11 Samsung Electronics Co., Ltd. Semiconductor device
US20240023312A1 (en) * 2022-07-18 2024-01-18 Nanya Technology Corporation Semiconductor device having double bit capacity and method for manufacturing the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008027471A1 (en) * 2006-08-31 2008-03-06 Advanced Micro Devices, Inc. A field effect transistor having a stressed contact etch stop layer with reduced conformality
TW201403702A (zh) * 2012-05-02 2014-01-16 Globalfoundries Us Inc 藉由在應力襯墊中實施額外清洗程序增加電晶體效能
TW201440148A (zh) * 2013-03-04 2014-10-16 Globalfoundries Us Inc 應力記憶技術
US20160322304A1 (en) * 2015-04-30 2016-11-03 Yoon-hae Kim Semiconductor devices and methods of manufacturing the same
US20170148914A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Semiconductor device
TW201721868A (zh) * 2015-12-03 2017-06-16 三星電子股份有限公司 半導體裝置及其製造方法
TW201832360A (zh) * 2017-02-17 2018-09-01 力晶積成電子製造股份有限公司 半導體元件的製造方法
US20190067131A1 (en) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure For Fin-Like Field Effect Transistor
TW201913879A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 半導體裝置結構
US20200119006A1 (en) * 2015-10-05 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of integrated circuit

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324278A (ja) 2005-05-17 2006-11-30 Sony Corp 半導体装置およびその製造方法
TWI338335B (en) 2005-11-07 2011-03-01 Samsung Electronics Co Ltd Semiconductor devices and methods of manufacturing the same
DE102007052051B4 (de) 2007-10-31 2012-09-20 Advanced Micro Devices, Inc. Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
DE102009031111B4 (de) 2009-06-30 2011-04-28 Globalfoundries Dresden Module One Llc & Co. Kg Kontaktoptimierung zur Verbesserung der Verspannungsübertragung in dicht liegenden Transistoren
US9515072B2 (en) * 2014-12-26 2016-12-06 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
KR102407994B1 (ko) * 2015-03-23 2022-06-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
US10062695B2 (en) 2015-12-08 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102620597B1 (ko) * 2016-09-23 2024-01-03 삼성전자주식회사 반도체 장치
KR102551745B1 (ko) * 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치
BR112019008514A2 (pt) 2016-12-02 2019-07-09 Intel Corp dispositivo semicondutor tendo elementos indutores de tensão na extremidade de aleta
US10347751B2 (en) * 2017-08-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned epitaxy layer
KR102323733B1 (ko) 2017-11-01 2021-11-09 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102460847B1 (ko) * 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
US10566246B1 (en) * 2018-08-17 2020-02-18 International Business Machines Corporation Shared contact trench comprising dual silicide layers and dual epitaxial layers for source/drain layers of NFET and PFET devices
US11114336B2 (en) * 2018-11-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11069578B2 (en) * 2019-05-31 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device
US10978344B2 (en) * 2019-08-23 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Melting laser anneal of epitaxy regions
KR20210042222A (ko) * 2019-10-08 2021-04-19 삼성전자주식회사 반도체 소자
KR20210129795A (ko) * 2020-04-20 2021-10-29 삼성전자주식회사 반도체 소자
US11450572B2 (en) * 2020-05-22 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20210153385A (ko) * 2020-06-10 2021-12-17 삼성전자주식회사 집적회로 장치
KR20220049088A (ko) * 2020-10-13 2022-04-21 삼성전자주식회사 반도체 장치
KR20220067590A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 반도체 소자
KR20220129150A (ko) * 2021-03-15 2022-09-23 삼성전자주식회사 반도체 소자
KR20220144076A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008027471A1 (en) * 2006-08-31 2008-03-06 Advanced Micro Devices, Inc. A field effect transistor having a stressed contact etch stop layer with reduced conformality
TW201403702A (zh) * 2012-05-02 2014-01-16 Globalfoundries Us Inc 藉由在應力襯墊中實施額外清洗程序增加電晶體效能
TW201440148A (zh) * 2013-03-04 2014-10-16 Globalfoundries Us Inc 應力記憶技術
US20160322304A1 (en) * 2015-04-30 2016-11-03 Yoon-hae Kim Semiconductor devices and methods of manufacturing the same
US20200119006A1 (en) * 2015-10-05 2020-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing method of integrated circuit
US20170148914A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Semiconductor device
TW201721868A (zh) * 2015-12-03 2017-06-16 三星電子股份有限公司 半導體裝置及其製造方法
TW201832360A (zh) * 2017-02-17 2018-09-01 力晶積成電子製造股份有限公司 半導體元件的製造方法
US20190067131A1 (en) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure For Fin-Like Field Effect Transistor
TW201913879A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 半導體裝置結構

Also Published As

Publication number Publication date
TW202205681A (zh) 2022-02-01
KR20210153385A (ko) 2021-12-17
US20210391464A1 (en) 2021-12-16
US11575044B2 (en) 2023-02-07

Similar Documents

Publication Publication Date Title
US11037926B2 (en) Semiconductor device
TWI701830B (zh) 半導體裝置及其形成方法
CN109390337B (zh) 集成电路装置
KR102400558B1 (ko) 반도체 소자
TWI843000B (zh) 積體電路裝置
KR102435521B1 (ko) 반도체 소자
TWI762196B (zh) 半導體裝置與其製造方法
US20210074729A1 (en) Semiconductor device and method of manufacturing the same
US10854608B2 (en) Integrated circuit device
TWI772613B (zh) 積體電路裝置
TW202101765A (zh) 半導體裝置
US20220085011A1 (en) Integrated circuit devices
US10672890B2 (en) Integrated circuit device
US20240113182A1 (en) Integrated circuit device
US20230215866A1 (en) Integrated circuit devices and methods of manufacturing the same
TW202131521A (zh) 半導體裝置
US20240304666A1 (en) Integrated circuit device and method of manufacturing the same
US20240250027A1 (en) Semiconductor structure and manufacturing method thereof
US20240088263A1 (en) Manufacturing method of integrated circuit device
KR20240072745A (ko) 집적회로 소자
CN118969794A (zh) 集成电路装置
TW202437500A (zh) 積體電路裝置
TW202320227A (zh) 半導體裝置