KR20160032939A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 핀형 활성 영역을 가지는 소자 영역 및 딥 트렌치 영역을 가지는 기판과, 핀형 활성 영역에 교차하는 방향으로 연장되는 게이트 라인과, 딥 트렌치 영역을 채우는 소자 영역간 분리막을 포함한다. 게이트 라인은 소자 영역 위에서 핀형 활성 영역을 덮도록 연장되고 제1 레벨의 평탄한 상면을 가지는 제1 게이트 부분과, 제1 게이트 부분과 일체로 연결되어 딥 트렌치 영역 위에서 소자 영역간 분리막을 덮도록 연장되고 제1 레벨보다 기판에 더 가까운 제2 레벨의 상면을 가지는 제2 게이트 부분을 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자가 초고집적화되고, 전계효과 트랜지스터 (field effect transistor: FET) 의 게이트 길이가 감소함에 따라, 수평형 (planar) MOSFET (metal oxide semiconductor FET)가 갖는 소자 특성의 한계를 극복하기 위하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 소자를 개발하기 위한 노력이 진행되고 있다. 또한, 집적회로 소자를 구성하는 트랜지스터들의 전반적인 동작 안정도를 향상시키기 위하여 동작 속도, 전력 소모 (power dissipation) 및 경제적 효율성과 관련된 특성들을 향상시키기 위한 노력이 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 기생 커패시턴스 (parasitic capacitance)를 감소시켜 동작 속도를 향상시킬 수 있고 전력 소모를 줄일 수 있는 트랜지스터를 구비한 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 기생 커패시턴스를 감소시켜 동작 속도를 향상시킬 수 있고 전력 소모를 줄일 수 있는 트랜지스터를 구비한 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 적어도 하나의 핀형(fin-type) 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 딥 트렌치 영역을 가지는 기판과, 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 적어도 하나의 핀형 활성 영역에 교차하는 방향으로 연장되는 게이트 라인과, 상기 딥 트렌치 영역을 채우는 소자 영역간 분리막을 포함한다. 상기 게이트 라인은 상기 소자 영역 위에서 상기 적어도 하나의 핀형 활성 영역을 덮도록 연장되고, 제1 레벨의 평탄한 상면을 가지는 제1 게이트 부분과, 상기 제1 게이트 부분과 일체로 연결되어 상기 딥 트렌치 영역 위에서 상기 소자 영역간 분리막을 덮도록 연장되고, 상기 제1 레벨보다 상기 기판에 더 가까운 제2 레벨의 상면을 가지는 제2 게이트 부분을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 딥 트렌치 영역은 상기 적어도 하나의 핀형 활성 영역으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역상에서 상기 적어도 하나의 핀형 활성 영역의 하부를 덮는 소자분리막을 더 포함할 수 있다. 그리고, 상기 제1 게이트 부분은 상기 소자 영역상의 상기 소자분리막 위에서 제1 두께를 가지고, 상기 제2 게이트 부분은 상기 딥 트렌치 영역상의 상기 소자 영역간 분리막 위에서 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인을 덮는 절연 캡핑층을 더 포함할 수 있다. 그리고, 상기 절연 캡핑층은 상기 게이트 라인 중 상기 제1 게이트 부분은 덮고, 상기 제2 게이트 부분은 덮지 않도록 단속적으로 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서를 더 포함할 수 있다. 상기 절연 스페이서는 상기 소자 영역 위에서는 제1 높이를 가지고, 상기 딥 트렌치 영역 위에서는 상기 제1 높이보다 작은 제2 높이를 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 저면 및 양 측벽을 덮는 게이트 절연막을 더 포함할 수 있다. 그리고, 상기 딥 트렌치 영역 위에서 상기 게이트 절연막의 상면은 상기 제2 게이트 부분의 상면과 서로 다른 레벨에 있을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 저면 및 양 측벽을 덮는 게이트 절연막과, 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 절연막을 사이에 두고 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서를 더 포함할 수 있다. 그리고, 상기 딥 트렌치 영역 위에서 상기 게이트 절연막의 상면의 높이는 상기 절연 스페이서의 상면의 높이보다 더 낮을 수 있다. 상기 절연 스페이서는 상기 소자 영역 위에서는 제1 높이를 가지고, 상기 딥 트렌치 영역 위에서는 상기 제1 높이보다 작은 제2 높이를 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인 중 상기 제1 게이트 부분은 덮고, 상기 제2 게이트 부분은 덮지 않도록 상기 게이트 라인 위에 단속적으로 연장되어 있는 제1 절연 캡핑층과, 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 양 측벽 및 상기 제1 절연 캡핑층의 양 측벽을 덮는 절연 스페이서를 더 포함할 수 있다. 또한, 상기 소자 영역 위에서 상기 제1 절연 캡핑층을 사이에 두고 상기 제1 게이트 부분과 이격되어 있는 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 딥 트렌치 영역 위에서 상기 제2 게이트 부분에 접해 있는 제2 부분을 포함하는 제2 절연 캡핑층을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서를 더 포함할 수 있다. 그리고, 상기 절연 스페이서는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 서로 동일한 높이를 가질 수 있다. 또한, 본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 절연 스페이서를 사이에 두고 상기 게이트 라인의 양 측벽을 덮는 게이트간 절연막을 더 포함할 수 있다. 그리고, 상기 딥 트렌치 영역 위에서 상기 절연 스페이서의 상면은 상기 게이트간 절연막의 상면과 동일 레벨상에 위치될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 위에서 상기 제1 게이트 부분에 접해 있는 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 딥 트렌치 영역 위에서 상기 제2 게이트 부분에 접해 있는 제2 부분을 포함하는 절연 캡핑층을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인을 덮는 층간절연막과, 상기 제2 게이트 부분과 상기 층간절연막과의 사이에 형성된 에어 스페이스(air space) 영역을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인 위에서 상기 제1 게이트 부분에 연결되는 제1 콘택 플러그와, 상기 게이트 라인 위에서 상기 제2 게이트 부분에 연결되는 제2 콘택 플러그를 더 포함할 수 있다. 그리고, 상기 제2 콘택 플러그의 수직 방향 길이는 상기 제1 콘택 플러그의 수직 방향 길이보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인 위에서 상기 게이트 라인에 연결되는 콘택 플러그를 더 포함할 수 있다. 그리고, 상기 콘택 플러그는 상기 제1 게이트 부분에 접하는 측벽과, 상기 제2 게이트 부분에 접하는 저면을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 딥 트렌치 영역 위에서 상기 제2 게이트 부분에 연결되는 콘택 플러그를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 게이트 라인은 상기 게이트 라인의 길이 방향을 따라 상기 제1 게이트 부분과 상기 제2 게이트 부분이 교대로 적어도 2 회 반복하여 배치될 수 있다. 상기 게이트 라인은 상기 게이트 라인의 길이 방향을 따라 요철 형상으로 연장되는 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 소자간 분리 영역과, 상기 소자 영역 및 상기 소자간 분리 영역에 걸쳐서 연장되는 제1 평면상에서 상기 활성 영역을 교차하는 제1 방향으로 연장되어 있는 복수의 도전 라인을 포함한다. 상기 복수의 도전 라인 중 적어도 하나의 도전 라인은 상기 소자 영역 위에서 상기 복수의 활성 영역을 덮도록 연장되고, 상기 제1 평면 및 상기 제1 방향에 수직인 제2 방향에서 제1 두께를 가지는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 소자간 분리 영역 위에서 연장되고, 상기 제2 방향에서 상기 제1 두께보다 더 작은 제2 두께를 가지는 제2 부분을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 적어도 하나의 도전 라인은 트랜지스터를 구성하는 게이트 라인일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 도전 라인은 상기 소자 영역 및 상기 소자간 분리 영역에 걸쳐서 평탄하게 연장되는 저면과, 상기 도전 라인의 길이 방향을 따라 요철 형상으로 연장되는 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 도전 라인의 상부에 형성되고 상기 제1 부분에 연결되는 제1 콘택 플러그와, 상기 복수의 도전 라인의 상부에 형성되고 상기 제2 부분에 연결되는 제2 콘택 플러그를 포함할 수 있다. 그리고, 상기 제2 콘택 플러그의 상기 제2 방향을 따르는 높이는 상기 제1 콘택 플러그의 상기 제2 방향을 따르는 높이보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 소자간 분리 영역은 상기 소자 영역으로부터 이격된 도전 라인 리세스 영역을 포함하고, 상기 적어도 하나의 도전 라인의 상기 제2 부분은 상기 도전 라인 리세스 영역에 대응하는 위치에 배치될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 적어도 하나의 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 소자 영역간 분리 영역을 가지는 기판과, 상기 소자 영역 및 상기 소자 영역간 분리 영역에 걸쳐서 연장되어 있는 게이트 라인을 포함한다. 상기 게이트 라인은 상기 소자 영역 위에서 상기 적어도 하나의 활성 영역을 덮도록 연장되고, 제1 레벨의 평탄한 상면을 가지는 제1 게이트 부분과, 상기 제1 게이트 부분과 일체로 연결되어 상기 소자 영역간 분리 영역을 덮도록 연장되고, 상기 제1 레벨보다 상기 기판에 더 가까운 제2 레벨의 상면을 가지는 제2 게이트 부분을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 딥 트렌치 영역을 가지는 기판상에 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 연장되는 도전 라인을 형성한다. 상기 도전 라인이 상기 소자 영역 및 상기 딥 트렌치 영역에서 서로 다른 두께를 가지도록 상기 도전 라인 중 상기 딥 트렌치 영역에 있는 부분을 그 상면으로부터 일부 두께만큼 제거하여 상기 도전 라인의 상면에 요철을 형성한다.
상기 도전 라인을 형성하는 단계에서, 상기 도전 라인은 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 평탄한 상면을 가지도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 핀형(fin-type) 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 딥 트렌치 영역을 가지는 기판상에 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 연장되고 상기 핀형 활성 영역을 노출시키는 절연막을 형성한다. 상기 절연막 및 상기 핀형 활성 영역 위에 상기 핀형 활성 영역에 교차하여 연장되고 상기 소자 영역 및 상기 딥 트렌치 영역을 덮는 도전 라인을 형성한다. 상기 도전 라인 중 상기 딥 트렌치 영역에 있는 부분을 그 상면으로부터 일부 두께만큼 제거하여, 상기 소자 영역에서 제1 레벨의 제1 상면을 가지고 상기 딥 트렌치 영역에서 상기 제1 레벨보다 상기 기판에 더 가까운 제2 레벨의 제2 상면을 가지는 게이트 라인을 형성한다.
상기 도전 라인을 형성하는 단계는 상기 절연막 및 상기 핀형 활성 영역 위에 더미 게이트 라인을 형성하는 단계와, 상기 더미 게이트 라인의 양 측벽을 덮는 절연 스페이서를 형성하는 단계와, 상기 더미 게이트 라인을 제거하여 상기 절연 스페이서에 의해 한정되는 게이트 공간을 형성하는 단계와, 상기 게이트 공간 내에 평탄화된 상면을 가지는 상기 도전 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 도전 라인을 형성한 후, 상기 게이트 공간 내에 상기 도전 라인을 덮는 절연 캡핑층을 형성하는 단계와, 상기 게이트 라인을 형성하는 단계 전에, 상기 딥 트렌치 영역에서 상기 절연 캡핑층의 일부와 상기 절연 스페이서의 일부를 제거하여, 상기 딥 트렌치 영역에서 상기 도전 라인의 상기 제2 상면을 노출시키고 상기 절연 스페이서의 높이를 낮추는 단계를 더 포함할 수 있다. 그리고, 상기 게이트 라인을 형성하는 단계는 상기 딥 트렌치 영역에서 노출된 상기 도전 라인의 제2 상면으로부터 상기 도전 라인을 일부 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 게이트 라인 위에서 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 연장되고 상기 게이트 라인의 상기 제2 상면 위에 에어 스페이스 (air space) 영역을 한정하는 층간절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 설명한 집적회로 소자는 서로 다른 높이의 상면을 가지는 제1 게이트 부분 및 제2 게이트 부분을 가지는 게이트 라인(GL)을 포함한다. 상기 제2 게이트 부분은 소자 영역으로부터 이격된 딥 트렌치 영역 위에서 소자 영역간 분리막을 덮도록 연장되며, 제1 게이트 부분의 상면의 레벨보다 더 낮은 레벨의 상면을 가진다. 따라서, 딥 트렌치 영역 위에 연장되는 제2 게이트 부분과, 다른 노드(node), 예를 들면 상기 제2 게이트 부분의 주위에 있는 소스/드레인 영역, 콘택 플러그, 또는 그 위에 형성되는 배선 구조들과의 사이의 커플링(coupling)에 의해 발생되는 기생 정전 용량을 감소시킬 수 있다. 이에 따라, 트랜지스터의 퍼포먼스가 열화되는 것을 방지할 수 있으며, 트랜지스터의 동작 속도를 향상시킬 수 있고 전력 소모를 줄일 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 (essential parts) 구성을 도시한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다. 도 1b는 도 1a의 1B - 1B' 선 단면도이다. 도 1c는 도 1a의 1C - 1C' 선 단면도이다. 도 1d는 도 1a의 1D - 1D' 선 단면도이다.
도 1e 및 도 1f는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 요부 구성을 도시한 도면들로서, 도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다. 도 7b는 도 7a의 7B - 7B' 선 단면도이다. 도 7c는 도 7a의 7C - 7C' 선 단면도이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 요부 구성을 도시한 도면들로서, 도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다. 도 8b는 도 8a의 8B - 8B' 선 단면도이다. 도 8c는 도 8a의 8C - 8C' 선 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 요부 구성을 도시한 도면들로서, 도 10a는 집적회로 소자의 레이아웃 다이어그램이다. 도 10b는 도 10a의 10B - 10B' 선 단면도이다.
도 11은 본 발명의 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 평면도이다.
도 12a 내지 도 21b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 22는 본 발명의 기술적 사상에 의한 집적회로 소자에서 게이트 라인에 포함된 제1 게이트 부분 및 제2 게이트 부분의 상면 레벨 차이에 따른 트랜지스터의 AC 이득(gain)을 평가한 결과를 나타낸 표이다.
도 23a 내지 도 23c는 도 22의 평가를 위하여 사용된 집적회로 소자 샘플들의 구조를 설명하기 위한 도면들로서, 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자들의 요부 구성을 도시한 사시도들이다.
도 24는 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 29는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 요부 (essential parts) 구성을 도시한 도면들로서, FinFET (fin field effect transistor) 소자를 포함하는 집적회로 소자(100)의 일부 구성을 예시한 것이다. 보다 구체적으로, 도 1a는 집적회로 소자(100)의 레이아웃 다이어그램이다. 도 1b는 도 1a의 1B - 1B' 선 단면도이다. 도 1c는 도 1a의 1C - 1C' 선 단면도이다. 도 1d는 도 1a의 1D - 1D' 선 단면도이다.
도 1a 내지 도 1d를 참조하면, 수평 방향 (도 1의 X 방향 및 Y 방향)으로 연장되는 주면(110A)을 가지는 기판(110)은 기판(110)으로부터 돌출된 복수의 핀형 (fin-type) 활성 영역(ACT)이 형성되어 있는 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)을 포함한다. 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)은 각각 기판(110)에 형성된 딥 트렌치 영역(110T)에 의해 한정되어 있다. 상기 딥 트렌치 영역(110T)은 상기 복수의 핀형 활성 영역(ACT)으로부터 이격된 위치에 배치될 수 있다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 제1 소자 영역(DR1)과 제2 소자 영역(DR2)과의 사이에서 딥 트렌치 영역(110T)은 소자 영역간 분리막(112A)으로 채워져 있다.
상기 복수의 핀형 활성 영역(ACT)은 일 방향 (도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 제1 소자 영역(DR1)과 제2 소자 영역(DR2) 위에서 상기 복수의 핀형 활성 영역(ACT) 각각의 사이에는 소자분리막(112B)이 형성되어 있다. 상기 소자분리막(112B)은 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에서 복수의 핀형 활성 영역(ACT)의 하부를 덮는다. 상기 복수의 핀형 활성 영역(ACT)은 상기 소자분리막(112B) 위로 핀(fin) 형상으로 돌출되어 있다. 상기 소자 영역간 분리막(112A) 및 소자분리막(112B)은 일체로 연결될 수 있다.
상기 기판(110)상에는 복수의 인터페이스막(116), 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)이 상기 복수의 핀형 활성 영역(ACT)과 교차하는 방향 (도 1에서 Y 방향)으로 연장되어 있다. 상기 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(ACT) 각각의 상면 및 양 측벽과, 소자분리막(112B)의 상면을 덮으면서 연장될 수 있다. 상기 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성된다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(ACT)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
상기 인터페이스막(116), 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL) 각각의 양 측벽은 절연 스페이서(124)로 덮여 있다.
상기 복수의 인터페이스막(116)은 각각 활성 영역(ACT)의 노출 표면을 산화시켜 얻어질 수 있는 것으로서, 활성 영역(ACT)과 게이트 절연막(118)과의 사이의 불량 계면을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리케이트, 또는 실리케이트와 위에서 예시된 물질들과의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 복수의 게이트 라인(GL)은 상기 게이트 절연막(118) 위에서 상기 복수의 핀형 활성 영역(ACT) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 핀형 활성 영역(ACT)과 교차하는 방향으로 연장된다.
상기 집적회로 소자(100)는 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)으로부터 이격되어 있는 게이트 리세스 영역(GR)을 포함한다. 상기 게이트 리세스 영역(GR)은 도 1a에 예시한 바와 같이 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)과의 사이에 배치될 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 게이트 리세스 영역(GR)은 집적회로 소자(100)를 구성하는 소자 영역, 예를 들면, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)을 제외한 영역에 배치될 수 있다.
상기 복수의 게이트 라인(GL)은 각각 서로 다른 높이의 상면을 가지는 적어도 하나의 제1 게이트 부분(GL1) 및 적어도 하나의 제2 게이트 부분(GL2)을 가진다. 상기 적어도 하나의 제1 게이트 부분(GL1)은 집적회로 소자(100)를 구성하는 소자 영역, 예를 들면, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에 배치될 수 있고, 상기 적어도 하나의 제2 게이트 부분(GL2)은 상기 게이트 리세스 영역(GR)에 배치될 수 있다.
상기 제1 게이트 부분(GL1)은 상기 제1 소자 영역(DR1)과 제2 소자 영역(DR2) 위에서 복수의 핀형 활성 영역(ACT)을 덮도록 연장되며, 제1 레벨(LV1)의 평탄한 상면을 가질 수 있다. 상기 제2 게이트 부분(GL2)은 상기 제1 게이트 부분(GL1)과 일체로 연결되어 있다. 상기 제2 게이트 부분(GL2)은 딥 트렌치 영역(110T) 중 상기 게이트 리세스 영역(GR) 위에서 상기 소자 영역간 분리막(112A)을 덮도록 연장될 수 있다. 상기 제2 게이트 부분(GL2)은 상기 제1 레벨(LV1)보다 상기 기판(110)에 더 가까운 제2 레벨(LV2)의 상면을 가진다.
상기 제1 게이트 부분(GL1) 및 제2 게이트 부분(GL2) 각각의 최저면은 기판(110)상의 X-Y 평면을 따라 연장되는 동일 평면상의 소정 레벨(L0)에 위치될 수 있다.
상기 제1 게이트 부분(GL1)은 상기 소자 분리막(112B)에 대면하는 저면을 가진다. 상기 제1 게이트 부분(GL1)은 상기 소자분리막(112B) 위에서 Z 방향을 따라 제1 두께(TH1)를 가질 수 있다. 상기 제2 게이트 부분(GL2)은 상기 소자 영역간 분리막(112A)에 대면하는 저면을 가진다. 상기 제2 게이트 부분(GL2)은 상기 딥 트렌치 영역(110T)상의 소자 영역간 분리막(112A) 위에서 상기 제1 두께(TH1)보다 작은 제2 두께(TH2)를 가질 수 있다.
일부 실시예들에서, 상기 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 갭필 금속막은 상기 복수의 핀형 활성 영역(ACT) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 핀형 활성 영역(ACT) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
상기 복수의 게이트 라인(GL) 위에는 상기 게이트 라인(GL)의 상면을 덮는 절연 캡핑층(140)이 형성되어 있다. 상기 절연 캡핑층(140)은 상기 게이트 라인(GL) 중 상기 제1 게이트 부분(GL1)은 덮고, 상기 제2 게이트 부분(GL2)은 덮지 않도록 단속적(斷續的)으로 연장될 수 있다.
상기 복수의 게이트 라인(GL)의 양 측벽과, 상기 절연 캡핑층(140)의 양 측벽은 각각 절연 스페이서(124)로 덮여 있다. 상기 절연 스페이서(124)는 상기 복수의 게이트 라인(GL)의 양 측벽을 따라 제1 소자 영역(DR1), 제2 소자 영역(DR2), 및 딥 트렌치 영역(110T) 위에서 연속적으로 연장될 수 있다.
상기 절연 스페이서(124)는 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에서는 제1 높이(H1) (도 1c 참조)를 가지고, 상기 딥 트렌치 영역(110T) 중 게이트 리세스 영역(GR)에서는 상기 제1 높이(H1)보다 작은 제2 높이(H2) (도 1d 참조)를 가질 수 있다.
일부 실시예들에서, 상기 절연 스페이서(124)는 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 구성될 수 있다. 일부 실시예들에서, 상기 절연 스페이서(124)는 상기 절연 캡핑층(140)과 동일 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 절연 스페이서(124)는 상기 절연 캡핑층(140)과 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 게이트 리세스 영역(GR)에서 상기 제2 게이트 부분(GL2)을 형성하기 위하여 게이트 라인(GL)의 높이를 감소시키는 공정을 수행할 수 있다. 이 때, 상기 게이트 리세스 영역(GR)에서 게이트 라인(GL)을 일부 두께만큼 식각하기 전에 상기 게이트 라인(GL)을 덮고 있던 절연 캡핑층(140)을 먼저 제거할 수 있으며, 상기 절연 캡핑층(140)이 제거되는 동안 상기 게이트 리세스 영역(GR) 위에서 상기 절연 캡핑층(140)과 동일 또는 유사한 식각 특성을 가지는 절연 스페이서(124)의 일부가 상기 절연 캡핑층(140)과 동시에 제거되어 상기 절연 스페이서(124)의 높이가 낮아질 수 있다. 이에 따라, 도 1d에 예시한 바와 같이, 상기 게이트 리세스 영역(GR)에서는 비교적 낮은 제2 높이(H2)를 가지는 절연 스페이서(124)가 얻어질 수 있다.
상기 제1 소자 영역(DR1)에서, 상기 제1 게이트 부분(GL1)의 상면과 상기 게이트 절연막(118)의 상면은 동일한 레벨, 예를 들면 제1 레벨(LV1)에 위치될 수 있다.
상기 제2 소자 영역(DR2)에서, 상기 제2 게이트 부분(GL2)의 상면과 상기 게이트 절연막(118)의 상면은 서로 다른 레벨에 위치될 수 있다. 일 예에서, 도 1d에 예시한 바와 같이, 상기 제2 게이트 부분(GL2)의 상면이 상기 게이트 절연막(118)의 상면보다 더 낮은 레벨에 위치될 수 있다.
상기 복수의 핀형 활성 영역(ACT) 위에는 복수의 제1 콘택 플러그(PA) 및 제2 콘택 플러그(PB)가 형성될 수 있다. 상기 복수의 제1 콘택 플러그(PA)는 복수의 핀형 활성 영역(ACT)에 형성된 복수의 소스/드레인 영역(120)에 연결될 수 있다. 상기 복수의 제2 콘택 플러그(PB)는 상기 복수의 게이트 라인(GL)에 연결될 수 있다.
상기 복수의 소스/드레인 영역(120)은 각각 복수의 핀형 활성 영역(ACT) 중 게이트 라인(GL)의 양 측에 있는 일부 영역에 형성된 제1 소스/드레인 영역(120A)과, 상기 제1 소스/드레인 영역(120A) 위에 배치되고 상기 복수의 핀형 활성 영역(ACT)으로부터 에피텍셜 성장된 반도체층(ES)에 형성된 제2 소스/드레인 영역(120B)을 포함할 수 있다.
상기 복수의 제1 콘택 플러그(PA) 및 제2 콘택 플러그(PB)는 복수의 게이트 라인(GL) 각각의 사이의 공간을 채우는 게이트간 절연막(132)과 상기 복수의 핀형 활성 영역(ACT) 및 게이트 라인(GL)을 덮는 층간절연막(134)에 의해 상호 절연될 수 있다. 상기 제1 콘택 플러그(PA)는 층간절연막(134) 및 게이트간 절연막(132)을 관통하여 소스/드레인 영역(120)에 연결될 수 있다.
상기 게이트간 절연막(132)은 상기 소스/드레인 영역(120)의 상면과 상기 게이트 라인(GL)의 양 측벽을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132) 및 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 절연 캡핑층(140)은 예를 들면 산소와 같은 원하지 않는 이물질이 복수의 게이트 라인(GL)에 침투하는 것을 방지함으로써, 상기 게이트 라인(GL)에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상, 또는 게이트 라인(GL)과 제1 콘택 플러그(PA)와의 사이에서 발생될 수 있는 단락 현상을 방지하는 역할을 할 수 있다. 또한, 상기 절연 캡핑층(140)을 형성함으로써, 게이트 라인(GL)에서 문턱 전압을 일정하게 유지할 수 있으며, 게이트 라인(GL)을 포함하는 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 도 1b 및 도 1c에서, 상기 절연 캡핑층(140)은 그 양 측벽이 절연 스페이서(124)로 덮여 있는 것으로 예시되었다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 절연 캡핑층(140)은 절연 스페이서(124) 위에서 상기 게이트 라인(GL) 및 절연 스페이서(124)를 덮도록 형성될 수도 있다.
일부 실시예들에서, 상기 절연 캡핑층(140)은 약 20 ∼ 50 Å의 두께를 가질 수 있다. 일부 실시예들에서, 상기 절연 캡핑층(140)은 실리콘 및 질소를 포함하는 막으로 이루어질 수 있다. 예를 들면, 상기 절연 캡핑층(140)은 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트간 절연막(132) 및 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(134) 중 적어도 하나는 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(134) 중 적어도 하나는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 1a 내지 도 1d에 예시한 집적회로 소자(100)에서, 제1 소자 영역(DR1)에 있는 핀형 활성 영역(ACT)에는 전원선(VDD)이 연결되고, 제2 소자 영역(DR2)에 있는 핀형 활성 영역(ACT)에는 접지선(VSS)이 연결될 수 있다.
상기 전원선(VDD) 및 접지선(VSS)은 각각 상기 층간절연막(134) 위에 형성되는 배선층과 동일 레벨에 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다양한 변형 및 변경이 가능하다.
상기 제1 및 제2 콘택 플러그(PA, PB), 전원선(VDD), 및 접지선(VSS)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 및 제2 콘택 플러그(PA, PB), 전원선(VDD), 및 접지선(VSS)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
도 1a 내지 도 1d에 예시한 집적회로 소자(100)에서, 복수의 게이트 라인(GL)은 제1 게이트 부분(GL1)과 제2 게이트 부분(GL2)과의 사이에서 제1 레벨(LV1)에 있는 제1 게이트 부분(GL1)의 상면으로부터 제2 레벨(LV2)에 있는 제2 게이트 부분(GL2)의 상면까지 연장되는 수직 측벽(VW)을 가지는 경우를 예시하였으나, 본 발명은 도 1a 내지 도 1d에 예시된 바에 한정되는 것은 아니다. 예들 들면, 상기 제1 레벨(LV1)에 있는 제1 게이트 부분(GL1)의 상면으로부터 제2 레벨(LV2)에 있는 제2 게이트 부분(GL2)의 상면까지 연장되는 경사 측벽(slanted sidewall), 또는 라운드 측벽(rounded sidewall)이 형성될 수도 있다.
도 1e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(100A)를 예시한 단면도로서, 제1 게이트 부분(GL1)과 제2 게이트 부분(GL2)과의 사이에 경사 측벽(SW)이 형성된 구조를 예시한 도면이다.
도 1e에 예시한 집적회로 소자(100A)는 도 1a의 레이아웃과 동일한 레이아웃을 가질 수 있으며, 도 1a의 1C - 1C' 선 단면 구성에 대응할 수 있다. 도 1e에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 1e에 예시한 집적회로 소자(100A)의 복수의 게이트 라인(GL)은 제1 게이트 부분(GL1)과 제2 게이트 부분(GL2)과의 사이에 연장되는 경사 측벽(SW)을 더 포함한다. 상기 경사 측벽(SW)은 제1 레벨(LV1)에 있는 제1 게이트 부분(GL1)의 상면으로부터 제2 레벨(LV2)에 있는 제2 게이트 부분(GL2)의 상면까지 연장된다.
도 1f는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 집적회로 소자(100B)를 예시한 단면도로서, 제1 게이트 부분(GL1)과 제2 게이트 부분(GL2)과의 사이에 라운드 측벽(RW)이 형성된 구조를 예시한 도면이다.
도 1f에 예시한 집적회로 소자(100B)는 도 1a의 레이아웃과 동일한 레이아웃을 가질 수 있으며, 도 1a의 1C - 1C' 선 단면 구성에 대응할 수 있다. 도 1f에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 1f에 예시한 집적회로 소자(100B)의 복수의 게이트 라인(GL)은 제1 게이트 부분(GL1)과 제2 게이트 부분(GL2)과의 사이에 연장되는 라운드 측벽(RW)을 더 포함한다. 상기 라운드 측벽(RW)은 제1 레벨(LV1)에 있는 제1 게이트 부분(GL1)의 상면으로부터 제2 레벨(LV2)에 있는 제2 게이트 부분(GL2)의 상면까지 연장된다.
도 1a 내지 도 1f를 참조하여 설명한 집적회로 소자(100, 100A, 100B)는 서로 다른 높이의 상면을 가지는 적어도 하나의 제1 게이트 부분(GL1) 및 적어도 하나의 제2 게이트 부분(GL2)을 가지는 게이트 라인(GL)을 포함한다. 상기 제2 게이트 부분(GL2)은 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)으로부터 이격된 딥 트렌치 영역(110T) 위에서 상기 소자 영역간 분리막(112A)을 덮도록 연장된다. 상기 제2 게이트 부분(GL2)은 제1 게이트 부분(GL1)의 상면의 레벨보다 더 낮은 레벨의 상면을 가지며, 게이트 리세스 영역(GR)에서 소자 영역간 분리막(112A) 위에서의 제2 게이트 부분(GL2)의 두께는 소자분리막(112B) 위에서의 제1 게이트 부분(GL1)의 두께보다 더 작다. 따라서, 딥 트렌치 영역(110T) 위에 연장되는 제2 게이트 부분(GL2)과, 다른 노드(node), 예를 들면 상기 제2 게이트 부분(GL2)의 주위에 있는 소스/드레인 영역(120), 제1 및 제2 콘택 플러그(PA, PB), 또는 상기 제1 및 제2 콘택 플러그(PA, PB) 위에 형성되는 배선 구조들과의 사이의 커플링(coupling)에 의해 발생되는 기생 정전 용량을 감소시킬 수 있다. 이에 따라, FinFET 소자의 "온(ON)" 전류 특성 및 "오프(OFF)" 전류 특성을 개선하여 트랜지스터의 퍼포먼스가 열화되는 것을 방지할 수 있으며, 트랜지스터의 동작 속도를 향상시킬 수 있고 전력 소모를 줄일 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)의 단면도이다. 도 2에 예시한 집적회로 소자(200)는 도 1a에 예시한 집적회로 소자(100)와 동일한 레이아웃을 가질 수 있다. 도 2에서는 도 1a의 1D - 1D' 선 단면에 대응하는 구성을 예시한다.
도 2에 예시한 집적회로 소자(200)는 도 1a 내지 도 1d에 예시한 집적회로 소자와 대체로 유사한 구성을 가진다. 단, 도 2에 예시한 집적회로 소자(200)는 도 1b 내지 도 1d에 예시한 게이트 절연막(118) 대신, 게이트 리세스 영역(GR)에서 절연 스페이서(124)의 상면의 높이보다 더 낮은 높이를 가지는 게이트 절연막(218)을 포함한다.
일부 실시예들에서, 상기 게이트 리세스 영역(GR)에서 상기 게이트 절연막(218)의 높이는 상기 제2 게이트 부분(GL)의 높이와 동일할 수 있다. 일부 실시예들에서, 게이트 리세스 영역(GR)에서 제2 콘택 플러그(PB)는 상기 절연 스페이서(124)에 대면하는 측벽을 가질 수 있다. 일부 실시예들에서, 상기 절연 스페이서(124)와 상기 제2 콘택 플러그(PB)와의 사이에는 층간절연막(134)이 채워질 수 있다. 다른 일부 실시예들에서, 상기 절연 스페이서(124)와 상기 제2 콘택 플러그(PB)의 측벽이 서로 접할 수도 있다.
도 2에 예시한 바와 같이 상기 게이트 절연막(218)의 상면과 상기 제2 게이트 부분(GL)의 상면이 대략 동일한 레벨에 위치되도록 하기 위하여, 상기 게이트 리세스 영역(GR)에서 상기 제2 게이트 부분(GL2)을 형성하기 위하여 상기 게이트 라인(GL)의 일부를 제거하여 게이트 라인(GL)의 높이를 감소시키는 동안, 상기 게이트 절연막(218)의 일부가 함께 제거될 수 있다. 상기 게이트 라인(GL)의 일부를 제거하는 공정과 상기 게이트 절연막(218)의 일부를 제거하는 공정은 순차적으로 또는 동시에 수행될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)의 단면도이다. 도 3에 예시한 집적회로 소자(300)는 도 1a에 예시한 집적회로 소자(100)와 동일한 레이아웃을 가질 수 있다. 도 3에서는 도 1a의 1D - 1D' 선 단면에 대응하는 구성을 예시한다.
도 3에 예시한 집적회로 소자(300)는 도 2에 예시한 집적회로 소자(200)와 대체로 유사한 구성을 가진다. 단, 도 3에 예시한 집적회로 소자(300)는 도 1b 내지 도 2에 예시한 절연 스페이서(124) 대신, 게이트 리세스 영역(GR)에서의 상면의 높이가 더 낮은 절연 스페이서(324)를 포함한다.
상기 절연 스페이서(324)는 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에서는 도 1b 내지 도 2에 예시한 절연 스페이서(124)와 유사하게 제1 높이(H1) (도 1c 참조)를 가지고, 상기 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR)에서는 상기 제1 높이(H1)보다 작은 제3 높이(H3) (도 3 참조)를 가질 수 있다.
상기 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR) 위에서, 상기 절연 스페이서(324)의 상면, 게이트 절연막(218)의 상면, 및 제2 게이트 부분(GL2)의 상면이 대략 동일 레벨상에 위치될 수 있다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)의 단면도들이다.
도 4a 내지 도 4c에 예시한 집적회로 소자(400)는 도 1a에 예시한 집적회로 소자(100)와 동일한 레이아웃을 가질 수 있다. 도 4a 내지 도 4c에서는 도 1a의 1B - 1B' 선 단면, 1C - 1C' 선 단면, 및 1D - 1D' 선 단면에 대응하는 구성들을 예시한다.
도 4a 내지 도 4c에 예시한 집적회로 소자(400)는 도 2에 예시한 집적회로 소자(200)와 대체로 유사한 구성을 가진다. 단, 도 4a 내지 도 4c에 예시한 집적회로 소자(400)는 복수의 게이트 라인(GL) 위에서 상기 게이트 라인(GL)의 상면을 덮는 제1 절연 캡핑층(440)과, 상기 제1 절연 캡핑층(440)을 덮는 제2 절연 캡핑층(442)을 포함한다.
상기 제1 절연 캡핑층(440)은 도 1a 내지 도 1d를 참조하여 절연 캡핑층(140)에 대하여 설명한 바와 동일한 구성을 가질 수 있다. 상기 제1 절연 캡핑층(440)은 상기 게이트 라인(GL) 중 상기 제1 게이트 부분(GL1)은 덮고, 상기 제2 게이트 부분(GL2)은 덮지 않도록 단속적으로 연장되며, 절연 스페이서(124)에 의해 덮이는 측벽을 가질 수 있다.
상기 제2 절연 캡핑층(442)은 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에서 상기 제1 절연 캡핑층(440)을 사이에 두고 제1 게이트 부분(GL1)과 이격되어 있는 제1 부분(442A)과, 상기 제1 부분(442A)에 일체로 연결되고 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR)에서 제2 게이트 부분(GL2)에 접해 있는 제2 부분(442B)을 포함할 수 있다. 상기 제2 절연 캡핑층(442)은 상기 게이트 라인(GL)상의 영역 중 제2 콘택 플러그(PB)가 형성된 부분을 제외한 영역에서 연속적으로 연장될 수 있다.
도 4b에서 점선으로 표시한 영역(ST)에 예시한 바와 같이, 상기 제2 절연 캡핑층(442)은 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR)의 경계 부근에서 단차부(442S)를 가질 수 있다. 또한, 도 4c에 예시한 바와 같이, 상기 제2 절연 캡핑층(442)은 제2 게이트 부분(GL2)과 게이트간 절연막(124)과의 사이에서 단차부(442T)를 가질 수 있다. 또한, 도 4c에 예시한 바와 같이, 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR)에서, 상기 제2 절연 캡핑층(442)은 제2 콘택 플러그(PB)를 포위할 수 있다.
일부 실시예들에서, 상기 제1 절연 캡핑층(440) 및 제2 절연 캡핑층(442)은 서로 동일한 물질로 구성될 수도 있다. 다른 일부 실시예들에서, 일부 실시예들에서, 서로 다른 물질로 구성될 수도 있다. 예를 들면, 상기 제1 절연 캡핑층(440) 및 제2 절연 캡핑층(442)은 각각 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 구성될 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)의 단면도들이다.
도 5a 내지 도 5c에 예시한 집적회로 소자(500)는 도 1a에 예시한 집적회로 소자(100)와 동일한 레이아웃을 가질 수 있다. 도 5a 내지 도 5c에서는 도 1a의 1B - 1B' 선 단면, 1C - 1C' 선 단면, 및 1D - 1D' 선 단면에 대응하는 구성들을 예시한다.
도 5a 내지 도 5c에 예시한 집적회로 소자(500)는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 유사한 구성을 가진다. 단, 도 5a 내지 도 5c에 예시한 집적회로 소자(500)는 도 1b 및 도 1c에 예시한 절연 캡핑층(140)을 포함하지 않는다. 그리고, 도 5a 내지 도 5c에 예시한 집적회로 소자(500)는 도 1b 내지 도 1d에 예시한 절연 스페이서(124) 대신, 제1 소자 영역(DR1), 제2 소자 영역(DR2), 및 딥 트렌치 영역(110T)에서 서로 대략 동일한 높이를 가지는 절연 스페이서(524)를 포함한다. 도 5c에 예시한 바와 같이, 딥 트렌치 영역(110T) 상의 게이트 리세스 영역(GR)에서 상기 절연 스페이서(524)의 상면은 게이트간 절연막(132)의 상면과 대략 동일 레벨상에 위치될 수 있다. 상기 절연 스페이서(524)는 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 구성될 수 있다.
또한, 도 5a 내지 도 5c에 예시한 집적회로 소자(500)의 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)에서, 복수의 게이트 라인(GL5)은 상기 절연 스페이서(524)의 상면과 동일 레벨(LV15)상에 위치되는 상면을 가지는 제1 게이트 부분(GL15)과, 상기 제1 게이트 부분(GL15)보다 낮은 높이의 상면을 가지는 제2 게이트 부분(GL25)을 포함한다. 상기 게이트 라인(GL5)에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 게이트 라인(GL)에 대하여 설명한 바를 참조한다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)의 단면도들이다.
도 6a 내지 도 6c에 예시한 집적회로 소자(600)는 도 1a에 예시한 집적회로 소자(100)와 동일한 레이아웃을 가질 수 있다. 도 6a 내지 도 6c에서는 도 1a의 1B - 1B' 선 단면, 1C - 1C' 선 단면, 및 1D - 1D' 선 단면에 대응하는 구성들을 예시한다.
도 6a 내지 도 6c에 예시한 집적회로 소자(600)는 도 5a 내지 도 5c에 예시한 집적회로 소자(500)와 대체로 유사한 구성을 가진다. 단, 도 6a 내지 도 6c에 예시한 집적회로 소자(600)는 복수의 게이트 라인(GL5) 위에서 상기 게이트 라인(GL5)의 상면을 덮는 절연 캡핑층(642)를 포함한다.
상기 절연 캡핑층(642)은 도 4a 내지 도 4c를 참조하여 절연 캡핑층(440)에 대하여 설명한 바와 동일한 구성을 가질 수 있다. 단, 상기 절연 캡핑층(642)은 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에서 제1 게이트 부분(GL15)과 접해 있는 제1 부분(642A)과, 상기 제1 부분(642A)에 일체로 연결되고 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR)에서 제2 게이트 부분(GL2)에 접해 있는 제2 부분(642B)을 포함한다. 상기 절연 캡핑층(642)은 상기 게이트 라인(GL5)상의 영역 중 제2 콘택 플러그(PB)가 형성된 부분을 제외한 영역에서 연속적으로 연장될 수 있다.
도 6b에 예시한 바와 같이, 상기 절연 캡핑층(642)은 딥 트렌치 영역(110T) 중 게이트 리세스 영역(GR)의 경계 부근에서 단차부(642S)를 가질 수 있다. 또한, 도 6c에 예시한 바와 같이, 딥 트렌치 영역(110T) 중 게이트 리세스 영역(GR)에서, 상기 제2 절연 캡핑층(642)은 제2 콘택 플러그(PB)를 포위할 수 있다.
상기 절연 캡핑층(642)은 각각 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 및 이들의 조합으로 이루어지는 군에서 선택되는 물질로 구성될 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(700)의 요부 구성을 도시한 도면들이다. 보다 구체적으로, 도 7a는 집적회로 소자(700)의 레이아웃 다이어그램이다. 도 7b는 도 7a의 7B - 7B' 선 단면도이다. 도 7c는 도 7a의 7C - 7C' 선 단면도이다.
도 7a 내지 도 7c에 예시한 집적회로 소자(700)는 도 2에 예시한 집적회로 소자(200)와 대체로 유사한 구성을 가진다. 단, 집적회로 소자(700)에서는 도 1a에 예시한 제2 콘택 플러그(PB)에 대응하는 제2 콘택 플러그(PB7)의 형성 위치가 도 1a에 예시한 제2 콘택 플러그(PB)의 위치와 다르며, 딥 트렌치 영역(110T)상의 게이트 리세스 영역(GR)에서 게이트 라인(GL)의 제2 게이트 부분(GL2)과 층간절연막(134)과의 사이에 에어 스페이스(air space) 영역(AS)이 형성되어 있다.
일부 실시예들에서, 상기 에어 스페이스 영역(AS)을 포함하는 집적회로 소자(700)를 제조하기 위하여, 복수의 게이트 라인(GL)의 양 측벽이 게이트 절연막(218), 절연 스페이서(124), 및 게이트간 절연막(132)으로 양 측벽이 순차적으로 덮여 있는 구조물을 형성한 후, 게이트 리세스 영역(GR)에서 복수의 게이트 라인(GL)의 일부를 제거하여 낮아진 상면에 의해 얻어지는 리세스 표면(RS)을 가지는 제2 게이트 부분(GL2)을 형성한 후, 상기 리세스 표면(RS)이 노출된 상태에서, 게이트 라인(GL), 게이트 절연막(218), 절연 스페이서(124), 및 게이트간 절연막(132) 위에 층간절연막(734)을 형성할 수 있다. 상기 층간절연막(734) 형성을 위한 퇴적 공정을 수행하는 데 있어서, 상기 리세스 표면(RS) 상부의 공간을 완전히 채우지 않고 상기 에어 스페이스 영역(AS)이 남도록 퇴적 공정 조건을 제어할 수 있다. 일부 실시예들에서, 상기 층간절연막(734)이 형성된 후 복수의 게이트 라인(GL)의 리세스 표면(RS)과 층간절연막(734)과의 사이에 각각 에어 스페이스 영역(AS)이 남도록 하기 위하여, 상기 층간절연막(734)의 퇴적 공정시 비교적 열화된 스텝 커버리지 (step coverage)를 가지는 공정 조건을 채택할 수 있다. 상기 층간절연막(734)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 층간절연막(734)은 HDP (high density plasma) 산화막으로 이루어질 수 있다.
도 7a 내지 도 7c에 예시한 집적회로 소자(700)에 따르면, 딥 트렌치 영역(110T)에서 게이트 라인(GL)의 제2 게이트 부분(GL2)과 층간절연막(134)과의 사이에 에어 스페이스 영역(AS)이 형성됨으로써, 복수의 게이트 라인(GL)과 그에 인접한 도전 라인들 각각의 사이에서의 비유전율 (relative permitivity)이 감소되어, 서로 인접한 도전 라인들간의 커패시턴스를 감소시킬 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(800)의 요부 구성을 도시한 도면들이다. 보다 구체적으로, 도 8a는 집적회로 소자(800)의 레이아웃 다이어그램이다. 도 8b는 도 8a의 8B - 8B' 선 단면도이다. 도 8c는 도 8a의 8C - 8C' 선 단면도이다.
도 8a 내지 도 8c에 예시한 집적회로 소자(800)는 도 1에 예시한 집적회로 소자(100)와 대체로 유사한 구성을 가진다. 단, 도 1a에 예시한 제2 콘택 플러그(PB)에 대응하는 복수의 제2 콘택 플러그(PB8A, PB8B)의 위치가 도 1a에 예시한 복수의 제2 콘택 플러그(PB)의 위치와 다르고, 상기 복수의 제2 콘택 플러그(PB8A, PB8B) 각각의 수직 방향 길이(HL1, HL2)가 상기 제2 콘택 플러그(PB8A, PB8B)의 형성 위치에 따라 달라질 수 있다.
보다 구체적으로 설명하면, 집적회로 소자(800)에서, 복수의 제2 콘택 플러그(PB8A, PB8B)는 게이트 라인(GL) 중 제2 소자 영역(DR2) 위에서 상기 제1 게이트 부분(GL1)에 연결되는 제2 콘택 플러그(PB8A)와, 상기 게이트 라인(GL) 중 게이트 리세스 영역(GR)에서 제2 게이트 부분(GL2)에 연결되는 제2 콘택 플러그(PB8B)을 포함한다. 게이트 리세스 영역(GR)에서 제2 게이트 부분(GL2)에 연결되는 제2 콘택 플러그(PB8B)의 수직 방향 길이(HL2)는 제2 소자 영역(DR2) 위에서 제1 게이트 부분(GL1)에 연결되는 제2 콘택 플러그(PB8A)의 수직 방향 길이(HL1)보다 더 길다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(900)의 단면도이다. 도 9에 예시한 집적회로 소자(900)는 도 1a에 예시한 집적회로 소자(100)와 대체로 동일한 레이아웃을 가질 수 있다. 단, 집적회로 소자(900)는 도 1a에 예시한 제2 콘택 플러그(PB)에 대응하는 제2 콘택 플러그(PB9)의 위치가 도 1a에 예시한 위치와 다르다. 도 9에서는 도 1a의 1C - 1C' 선 단면에 대응하는 구성을 예시한다.
도 9에 예시한 집적회로 소자(900)는 게이트 라인(GL) 위에서 상기 게이트 라인(GL)에 연결되는 제2 콘택 플러그(PB9)를 포함한다. 상기 제2 콘택 플러그(PB9)는 도 1a에 예시한 제2 콘택 플러그(PB)에 대응하는 기능을 수행할 수 있다. 상기 제2 콘택 플러그(PB9)는 그 하부에서 제1 게이트 부분(GL1)에 접하는 측벽(S9)과, 제2 게이트 부분(GL2)에 접하는 저면(B9)을 가진다. 상기 게이트 라인(GL)은 게이트 리세스 영역(GR)(도 1a 참조)의 경계 부근에서 상기 제2 콘택 플러그(PB9)와 연결될 수 있다.
도 9에 예시한 집적회로 소자(900)에 따르면, 상기 제2 콘택 플러그(PB9)의 측벽(S9) 및 저면(B9)에서 게이트 라인(GL)에 연결되는 접촉면을 가짐으로써, 상기 콘택 플러그(PB9)와 상기 게이트 라인(GL)과의 접촉 면적이 도 1a에 예시한 집적회로 소자(100)의 경우보다 더 커질 수 있다. 이에 따라, 게이트 라인(GL)과 상기 제2 콘택 플러그(PB9)와의 사이의 접촉 저항을 감소시킬 수 있다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(1000)의 요부 구성을 도시한 도면들이다. 보다 구체적으로, 도 10a는 집적회로 소자(1000)의 레이아웃 다이어그램이다. 도 10b는 도 10a의 10B - 10B' 선 단면도이다.
도 10a 및 도 10b에 예시한 집적회로 소자(1000)는 복수의 게이트 리세스 영역(GR1, GR2, GR3)을 포함한다. 상기 복수의 게이트 리세스 영역(GR1, GR2, GR3)은, 도 1a 내지 도 1d를 참조하여 게이트 리세스 영역(GR)에 대하여 설명한 바와 같이, 각각 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)과의 사이, 또는 집적회로 소자(1000)를 구성하는 소자 영역, 예를 들면, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)을 제외한 영역에 배치될 수 있다.
복수의 게이트 라인(GL10)은 그 길이 방향 (도 10a 및 도 10b에서 Y 방향)을 따라 제1 게이트 부분(GL11)과 제2 게이트 부분(GL12)이 교대로 적어도 2 회 반복하여 배치되어 있다. 이에 따라, 상기 게이트 라인(GL10)은 그 길이 방향 (도 10a 및 도 10b에서 Y 방향)을 따라 요철 형상으로 연장되는 상면을 가진다.
도 10a 및 도 10b에 예시한 집적회로 소자(1000)에서, 복수의 제1 게이트 부분(GL11) 및 복수의 제2 게이트 부분(GL12)에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 제1 게이트 부분(GL1) 및 제2 게이트 부분(GL2)에 대하여 설명한 바와 대체로 유사하다. 그리고, 게이트 라인(GL10)에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 게이트 라인(GL)에 대하여 설명한 바와 대체로 유사하다.
도 11은 본 발명의 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(1100)에서, 다양한 평면 형상을 가지는 게이트 리세스 영역(GRR)을 포함하는 예를 설명하기 위한 평면도이다.
도 11을 참조하면, 집적회로 소자(1100)는 셀 영역(LC)을 가질 수 있다.
상기 셀 영역(LC)은 트랜지스터들을 포함하는 논리 셀을 구성할 수 있다. 상기 셀 영역(LC)은 트랜지스터들은 게이트 퍼스트 (gate first) 공정 또는 게이트 라스트 (gate last) 공정 ("RMG (replacement metal gate) 공정"이라 칭해질 수도 있음)에 의해 형성된 게이트 전극을 포함할 수 있다. 게이트 퍼스트 공정에서는 채널 영역 위에 고유전막 (high-k dielectric layer) 및 금속 게이트를 형성한 후 상기 금속 게이트의 양 측에서 활성 영역에 소스/드레인 영역을 형성할 수 있다. RMG 공정에서는 활성 영역에 소스/드레인 영역을 먼저 형성한 후, 채널 영역 위에 고유전막 및 금속 게이트를 형성할 수 있다.
일부 실시예들에서, 상기 셀 영역(LC)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 구성할 수 있다. 예를 들면, 상기 집적회로 소자(1100)의 셀 영역(LC)에는 AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성하는 논리 셀이 형성될 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 집적회로 소자에 포함되는 셀은 위에서 예시된 논리 셀에만 한정되는 것은 아니다.
상기 집적회로 소자(1100)는 복수의 핀형 활성 영역을 가지는 복수의 소자 영역(DV1, DV2)과, 상기 복수의 소자 영역(DV1, DV2)을 한정하는 소자간 분리 영역(DI)을 포함한다. 상기 복수의 소자 영역(DV1, DV2)은 도 1a 내지 도 1d를 참조하여 설명한 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 상기 소자간 분리 영역(DI)은 도 1a 내지 도 1d를 참조하여 설명한 딥 트렌치 영역(110T)에 대응할 수 있다.
상기 복수의 소자 영역(DV1, DV2)에는 각각 복수의 활성 영역(ACT1, ACT2, ..., ACTm: m은 정수)이 형성되어 있다. 일부 실시예들에서, 상기 복수의 활성 영역(ACT1, ACT2, ..., ACTm)은 도 1a 내지 도 1d에 예시한 핀형 활성 영역으로 구성될 수 있다. 다른 일부 실시예들에서, 상기 복수의 활성 영역(ACT1, ACT2, ..., ACTm)은 벌크 기판에서 STI (shallow trench isolation) 공정에 의해 형성된 소자분리막에 의해 한정되는 활성 영역으로 구성될 수 있다.
복수의 게이트 라인(G1, G2, ..., Gn: n은 정수)이 상기 복수의 소자 영역(DV1, DV2) 및 소자간 분리 영역(DI)에 걸쳐서 상기 복수의 활성 영역(ACT1, ACT2, ..., ACTm)을 교차하는 방향으로 연장되어 있다.
도 11에 예시한 집적회로 소자(1100)에서, 게이트 리세스 영역(GRR)은 복수의 소자 영역(DV1, DV2)을 포함하는 노말(normal) 영역(NR1, NR2)을 제외한 영역에 해당할 수 있다.
상기 복수의 게이트 라인(G1, G2, ..., Gn)에서, 상기 노말 영역(NR1, NR2)에 위치되는 부분과, 상기 소자간 분리 영역(DI)에 위치되는 부분은 서로 일체로 연결되어 있으며, 상기 복수의 게이트 라인(G1, G2, ..., Gn) 중 상기 노말 영역(NR1, NR2)에 위치되는 부분의 상면과 상기 소자간 분리 영역(DI)에 위치되는 부분의 상면은 서로 다른 레벨에 위치될 수 있다.
상기 복수의 게이트 라인(G1, G2, ..., Gn) 중 상기 노말 영역(NR1, NR2)에 위치되는 부분은 도 1a 내지 도 1d를 참조하여 설명한 제1 게이트 부분(GL1)과 유사하게, 제1 레벨(LV1)에서 연장되는 평탄한 상면을 가질 수 있다.
상기 복수의 게이트 라인(G1, G2, ..., Gn) 중 상기 소자간 분리 영역(DI)에 위치되는 부분은 도 1a 내지 도 1d를 참조하여 설명한 제2 게이트 부분(GL2)과 유사하게, 상기 제1 레벨(LV1)보다 더 낮은 제2 레벨(LV2)의 상면을 가질 수 있다.
상기 복수의 게이트 라인(G1, G2, ..., Gn)을 포함하는 트랜지스터의 전기적 특성을 유지하면서 상기 복수의 게이트 라인(G1, G2, ..., Gn)과 이들에 인접한 다른 배선 구조들과의 사이의 커플링에 의해 발생되는 기생 정전 용량을 감소시키기 위하여, 상기 복수의 게이트 라인(G1, G2, ..., Gn) 중 상기 노말 영역(NR1, NR2)에 위치되는 부분의 상면의 레벨보다 상기 소자간 분리 영역(DI)에 위치되는 부분의 상면의 레벨이 더 낮아지도록 상기 게이트 리세스 영역(GRR)에서 상기 복수의 게이트 라인(G1, G2, ..., Gn)의 일부의 두께를 감소시킬 수 있다.
도 11에 예시한 집적회로 소자(1100)는 도 1a 내지 도 10b를 참조하여 설명한 바와 같은 본 발명의 기술적 사상에 의한 실시예들에 따른 특징들 중 적어도 일부 특징들을 포함할 수 있다.
도 12a 내지 도 21b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 12a, 도 13a, ..., 도 21a는 도 1a의 1B - 1B' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 12b, 도 13b, ..., 도 21b는 도 1a의 1C - 1C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 21b를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명한다.
도 12a 및 도 12b를 참조하면, 소정의 MOS 영역을 가지는 기판(110)을 준비한다.
상기 기판(110)의 일부 영역을 식각하여, 기판(110)으로부터 상부 (Z 방향)로 돌출되고 일 방향 (예를 들면, X 방향)으로 연장되는 복수의 핀형 활성 영역(ACT)을 형성하고, 상기 복수의 핀형 활성 영역(ACT)을 포함하는 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)을 정의하는 딥 트렌치 영역(110T)을 형성한다.
일부 실시예들에서, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 중 어느 하나는 NMOS 트랜지스터를 형성하기 위한 영역이고, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 중 다른 하나는 PMOS 트랜지스터를 형성하기 위한 영역일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 소자 영역(DR1) 및 제2 소자 영역(DR2)은 각각 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역일 수 있다.
상기 복수의 핀형 활성 영역(ACT)은 상기 핀형 활성 영역(ACT)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
그 후, 딥 트렌치 영역(110T)를 채우면서 복수의 핀형 활성 영역(ACT)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 소자 영역간 분리막(112A) 및 소자분리막(112B)을 형성한다. 상기 복수의 핀형 활성 영역(ACT)이 상기 소자분리막(112B)의 상면 위로 돌출되어 노출된다.
상기 소자 영역간 분리막(112A) 및 소자분리막(112B)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 소자 영역간 분리막(112A) 및 소자분리막(112B)은 열산화막으로 이루어지는 절연 라이너 (도시 생략)와, 상기 절연 라이너 위에서 상기 딥 트렌치 영역(110T)를 매립하는 매립 절연막 (도시 생략)을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 복수의 핀형 활성 영역(ACT) 위에서 상기 복수의 핀형 활성 영역(ACT)에 교차하여 연장되는 복수의 더미 게이트 구조체(D120)를 형성한다.
상기 복수의 더미 게이트 구조체(D120)는 각각 핀형 활성 영역(ACT) 위에 순차적으로 적층된 더미 게이트 절연막(D122), 더미 게이트 라인(D124), 및 더미 게이트 캡핑층(D126)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D122)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D124)은 폴리 실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D126)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(D120)의 양 측벽에 절연 스페이서(124)를 형성한다. 상기 절연 스페이서(124)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 상기 더미 게이트 구조체(D120)의 양 측에서 노출되는 복수의 핀형 활성 영역(ACT) 위에 에피텍셜 성장 공정에 의해 반도체층(ES)을 형성하고, 상기 복수의 핀형 활성 영역(ACT)의 일부 영역과 그 위에 형성된 반도체층(ES)에 각각 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)을 포함하는 소스/드레인 영역(120)을 형성한다.
상기 제1 소스/드레인 영역(120A) 및 제2 소스/드레인 영역(120B)은 상승된(elevated) 소스/드레인 영역의 형상을 가질 수 있다. 그리고, 상기 제2 소스/드레인 영역(120B)의 상면은 핀형 활성 영역(ACT)의 상면보다 더 높은 레벨에 있을 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역(120)은 도 13a에서 예시한 단면 형상이 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 소스/드레인 영역(120)은 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수도 있다.
도 14a 및 도 14b를 참조하면, 소스/드레인 영역(120), 복수의 더미 게이트 구조체(D120) 및 절연 스페이서(124)를 덮는 게이트간 절연막(132)을 형성한다.
상기 게이트간 절연막(132)을 형성하기 위한 일 예에서는, 상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(D120) 및 절연 스페이서(124)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 더미 게이트 구조체(D120)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 게이트간 절연막(132)을 통해 노출되는 복수의 더미 게이트 구조체(D120)를 제거하여 복수의 게이트 공간(GH)을 형성한다.
상기 복수의 게이트 공간(GH)을 통해 절연 스페이서(124) 및 핀형 활성 영역(ACT)이 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 복수의 게이트 공간(GH) (도 15a 및 도 15b 참조) 내에 복수의 인터페이스막(116), 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)을 차례로 형성한다.
상기 복수의 인터페이스막(116)을 형성하는 공정은 복수의 게이트 공간(GH) 내에서 노출되는 핀형 활성 영역(ACT)의 일부를 산화시키는 공정을 포함할 수 있다. 상기 복수의 인터페이스막(116)은 그 위에 형성되는 복수의 게이트 절연막(118)과 하부의 핀형 활성 영역(ACT)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 복수의 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 갭필 금속막은 상기 복수의 핀형 활성 영역(ACT) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 핀형 활성 영역(ACT) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 없이 매립할 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물에 대하여 평탄화 공정을 수행하여, 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)이 복수의 게이트 공간(GH) (도 10a 및 도 10b 참조) 내에만 남도록 불필요한 부분들을 제거한다.
상기 평탄화 공정의 결과로서, 절연 스페이서(124) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 상기 절연 스페이서(124) 및 게이트간 절연막(132)의 Z 방향을 따르는 크기 즉 수직 방향 두께가 작아질 수 있으며, 복수의 게이트 라인(GL)의 상면 주위에서 복수의 게이트 절연막(118)의 상면, 복수의 절연 스페이서(124)의 상면, 및 게이트간 절연막(132)의 상면이 노출될 수 있다.
도 18a 및 도 18b를 참조하면, 복수의 게이트 라인(GL) 중 상부로부터 일부 두께만큼 제거하여 복수의 게이트 라인(GL)의 상부에 상기 게이트 공간(GH)의 일부인 캡핑 공간을 마련한 후, 상기 캡핑 공간을 절연 물질로 채워 절연 캡핑층(140)을 형성한다. 상기 절연 캡핑층(140)은 평탄화된 상면을 가지도록 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 절연 캡핑층(140) 및 게이트간 절연막(132) 위에 게이트 리세스 영역(GR)에 대응하는 형상의 개구(150H)가 형성된 마스크 패턴(150)을 형성한다. 상기 개구(150H)를 통해 게이트 리세스 영역(GR)에 있는 절연 캡핑층(140)의 상면이 노출될 수 있다.
일부 실시예들에서, 상기 마스크 패턴(150)은 게이트 라인(GL)에 대하여 식각 선택비를 제공할 수 있는 물질로 이루어질 수 있다. 예를 들면, 상기 마스크 패턴(150)은 산화막, 질화막, 폴리실리콘, SOH (spin on hardmask), ACL (amorphous carbon layer), 포토레지스트, 및 이들의 조합 중에서 선택될 수 있으나, 이들 예시된 물질에만 한정되는 것은 아니다. 상기 절연 캡핑층(140) 및 게이트 라인(GL)의 구성 물질에 따라 다양한 종류의 물질들을 사용하여 상기 마스크 패턴(150)을 형성할 수 있다.
그 후, 상기 마스크 패턴(150)을 식각 마스크로 이용하여, 게이트 리세스 영역(GR)에 있는 절연 캡핑층(140) 및 게이트 라인(GL) 중 상기 개구(150H)를 통해 노출된 부분들을 일부 제거하여, 감소된 두께를 가지는 제2 게이트 부분(GL2)을 형성한다. 상기 제2 게이트 부분(GL2)은 게이트 라인(GL)의 다른 부분의 상면보다 낮은 레벨에 위치되는 리세스된 상면(RS)을 가질 수 있다. 상기 게이트 라인(GL) 중 제1 소자 영역(DR1) 및 제2 소자 영역(DR2) 위에서 마스크 패턴(150)으로 덮인 부분은 제1 게이트 부분(GL1)으로 남을 수 있다.
일부 실시예들에서, 상기 마스크 패턴(150)을 식각 마스크로 이용하여, 상기 게이트 라인(GL) 중 상기 개구(150H)를 통해 노출된 부분들을 일부 제거하는 동안, 상기 개구(150H)를 통해 상기 게이트 라인(GL)과 함께 노출되는 게이트 절연막(118)의 일부 및/또는 절연 스페이서(124)의 일부도 동시에, 또는 순차적으로 제거할 수 있다.
상기 게이트 절연막(118)의 일부 및/또는 절연 스페이서(124)의 제거 공정의 포함 여부에 따라, 도 18a 및 도 18b를 참조하여 설명한 절연 캡핑층(140)의 형성 또는 생략 여부에 따라, 상기 절연 캡핑층(140) 대신 도 4a 내지 도 4c를 참조하여 설명한 제1 절연 캡핑층(440) 및 제2 절연 캡핑층(442)을 형성하는 공정의 수행 여부에 따라, 상기 절연 캡핑층(140) 대신 도 6a 내지 도 6c를 참조하여 설명한 절연 캡핑층(642)을 형성하는 공정의 수행 여부에 따라, 각각의 경우에 있어서 적절한 후속 공정들을 수행함으로써 도 1a 내지 도 6c를 참조하여 설명한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600) 중 어느 하나의 집적회로 소자를 형성할 수 있다.
도 20a 및 도 20b를 참조하면, 상기 마스크 패턴(150) (도 19a 및 도19b 참조)을 제거한 후, 게이트 라인(GL) 및 게이트간 절연막(132)을 포함하는 구조물을 덮는 층간절연막(134)을 형성한다.
일부 실시예들에서, 도 20a 및 도 20b에 예시된 바와 달리, 상기 층간절연막(134)을 형성하는 동안, 상기 층간절연막(132) 형성을 위한 절연 물질의 퇴적 조건을 제어하여, 비교적 열화된 스텝 커버리지를 가지는 퇴적 공정을 수행하여, 딥 트렌치 영역(110T)에서 게이트 라인(GL)의 제2 게이트 부분(GL2)과 층간절연막(134)과의 사이에 도 7b 및 도 7c를 참조하여 설명한 바와 같은 에어 스페이스 영역(AS)을 포함하는 집적회로 소자(700)를 형성할 수 있다.
일부 실시예들에서, 상기 층간절연막(134)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 층간절연막(134)은 HDP 산화막으로 이루어질 수 있다.
도 21a 및 도 21b를 참조하면, 층간절연막(134) 및 게이트간 절연막(132)을 일부 제거하여, 소스/드레인 영역(120)을 노출시키는 제1 콘택홀(H1)과, 게이트 라인(GL)을 노출시키는 제2 콘택홀(H2)을 형성한다.
그 후, 상기 제1 콘택홀(H1) 및 제2 콘택홀(H2)을 도전 물질로 채워 소스/드레인 영역(120)에 연결되는 제1 콘택 플러그(PA)와, 게이트 라인(GL)에 연결되는 제2 콘택 플러그(PB)를 형성한다.
도시하지는 않았으나, 상기 제1 콘택홀(H1)에 제1 콘택 플러그(PA)를 형성하기 전에, 제1 콘택홀(H1)을 통해 노출되는 소스/드레인 영역(120)의 표면에 금속 실리사이드막을 형성한 후, 상기 금속 실리사이드막 위에 상기 제1 콘택 플러그(PA)를 형성하여, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)를 제조할 수 있다.
일부 실시예들에서, 상기 제2 콘택 플러그(PB) 대신 도 8a 내지 도 8c에 예시한 제2 콘택 플러그(PB8A, PB8B)를 형성하여, 도 8a 내지 도 8c에 예시한 집적회로 소자(800)를 제조할 수 있다.
다른 일부 실시예들에서, 상기 제2 콘택 플러그(PB) 대신 도 9에 예시한 제2 콘택 플러그(PB9)를 형성하여, 도 9에 예시한 집적회로 소자(900)를 제조할 수 있다.
또 다른 일부 실시예들에서, 도 19a 및 도 19b를 참조하여 설명한 마스크 패턴(150) 대신, 도 10b에 예시한 복수의 게이트 리세스 영역(GR1, GR2, GR3)에서 게이트 라인(GL)을 노출시키는 복수의 개구가 형성된 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 절연 캡핑층(140), 게이트 라인(GL), 게이트 절연막(118), 및 절연 스페이서(124)의 노출된 부분을 필요한 만큼 식각하고, 후속 공정들을 수행하여, 도 10a 및 도 10b에 예시한 집적회로 소자(1000)를 형성할 수 있다.
이상, 도 12a 내지 도 21b를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 22는 본 발명의 기술적 사상에 의한 집적회로 소자에서 게이트 라인에 포함된 서로 다른 레벨의 상면을 가지는 제1 게이트 부분 및 제2 게이트 부분의 상면의 레벨 차이에 따른 트랜지스터의 AC 이득(gain)을 평가한 결과를 나타낸 표이다.
보다 구체적으로 설명하면, 도 10a 및 도 10b에 예시한 집적회로 소자(1000), 또는 이와 유사한 구조를 가지는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 게이트 라인(GL10)에서, 복수의 제1 게이트 부분(GL11)의 상면과 복수의 제2 게이트 부분(GL12)의 상면의 레벨 차이(ΔLV)에 따른 트랜지스터의 AC 이득을 평가하였다.
도 22의 평가를 위하여, 도 23a 내지 도 23c에 각각 예시한 바와 같이 소자 영역(DR)에서 핀형 활성 영역(ACT)을 1 개 (1 Fin), 2 개 (2 Fins), 및 3 개 (3 Fins) 포함하고, 상기 핀형 활성 영역(ACT) 중 게이트 라인(GL10)의 양 측에 각각 소스/드레인 영역(SD)이 형성된 FinFET을 포함하는 집적회로 소자 샘플들(EX1, EX2, EX3)을 제작하였다. 그리고, 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3) 각각에 대하여 복수의 제1 게이트 부분(GL11)의 상면과 복수의 제2 게이트 부분(GL12)의 상면의 Z 방향에서의 레벨 차이(ΔLV)를 30 nm, 45 nm, 및 60 nm로 한 경우, 각각의 트랜지스터의 AC 이득을 평가하였다.
도 22의 결과로부터, 각 소자 영역(DR)에서 핀형 활성 영역(ACT)의 수가 작을수록, 그리고 복수의 제1 게이트 부분(GL11)과 복수의 제2 게이트 부분(GL12)의 Z 방향을 따르는 상면의 레벨 차이(ΔLV)가 클수록 AC 이득이 향상되는 것을 알 수 있다.
도 24는 본 발명의 기술적 사상에 의한 메모리 모듈(1400)의 평면도이다.
메모리 모듈(1400)은 모듈 기판(1410)과, 상기 모듈 기판(1410)에 부착된 복수의 반도체 칩(1420)을 포함한다.
상기 반도체 칩(1420)은 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 상기 반도체 칩(1420)은 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
상기 모듈 기판(1410)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1430)가 배치된다. 상기 모듈 기판(1410) 상에는 세라믹 디커플링 커패시터(1440)가 배치된다. 본 발명이 기술적 사상에 의한 메모리 모듈(1400)은 도 24에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 25를 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 29는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 11에 예시한 집적회로 소자(100, 100A, 100B, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100), 도 23a 내지 도 23c에 예시한 집적회로 소자 샘플들(EX1, EX2, EX3), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112A: 소자 영역간 분리막, 112B: 소자분리막, 116: 인터페이스막, 118: 게이트 절연막, 120: 소스/드레인 영역, 124: 절연 스페이서, 132: 게이트간 절연막, 134: 층간절연막, 140: 절연 캡핑층, ACT: 핀형 활성 영역, GL: 게이트 라인, GL1: 제1 게이트 부분, GL2: 제2 게이트 부분, DR1: 제1 소자 영역, DR2: 제2 소자 영역.

Claims (20)

  1. 적어도 하나의 핀형(fin-type) 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 딥 트렌치 영역을 가지는 기판과,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 적어도 하나의 핀형 활성 영역에 교차하는 방향으로 연장되는 게이트 라인과,
    상기 딥 트렌치 영역을 채우는 소자 영역간 분리막을 포함하고,
    상기 게이트 라인은
    상기 소자 영역 위에서 상기 적어도 하나의 핀형 활성 영역을 덮도록 연장되고, 제1 레벨의 평탄한 상면을 가지는 제1 게이트 부분과,
    상기 제1 게이트 부분과 일체로 연결되어 상기 딥 트렌치 영역 위에서 상기 소자 영역간 분리막을 덮도록 연장되고, 상기 제1 레벨보다 상기 기판에 더 가까운 제2 레벨의 상면을 가지는 제2 게이트 부분을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 딥 트렌치 영역은 상기 적어도 하나의 핀형 활성 영역으로부터 이격되어 있는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 소자 영역상에서 상기 적어도 하나의 핀형 활성 영역의 하부를 덮는 소자분리막을 더 포함하고,
    상기 제1 게이트 부분은 상기 소자 영역상의 상기 소자분리막 위에서 제1 두께를 가지고,
    상기 제2 게이트 부분은 상기 딥 트렌치 영역상의 상기 소자 영역간 분리막 위에서 상기 제1 두께보다 작은 제2 두께를 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 게이트 라인을 덮는 절연 캡핑층을 더 포함하고,
    상기 절연 캡핑층은 상기 게이트 라인 중 상기 제1 게이트 부분은 덮고, 상기 제2 게이트 부분은 덮지 않도록 단속적으로 연장되어 있는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 저면 및 양 측벽을 덮는 게이트 절연막을 더 포함하고,
    상기 딥 트렌치 영역 위에서 상기 게이트 절연막의 상면은 상기 제2 게이트 부분의 상면과 서로 다른 레벨에 있는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 저면 및 양 측벽을 덮는 게이트 절연막과,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 절연막을 사이에 두고 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서를 더 포함하고,
    상기 딥 트렌치 영역 위에서 상기 게이트 절연막의 상면의 높이는 상기 절연 스페이서의 상면의 높이보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 게이트 라인 중 상기 제1 게이트 부분은 덮고, 상기 제2 게이트 부분은 덮지 않도록 상기 게이트 라인 위에 단속적으로 연장되어 있는 제1 절연 캡핑층과,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 양 측벽 및 상기 제1 절연 캡핑층의 양 측벽을 덮는 절연 스페이서를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서를 더 포함하고,
    상기 절연 스페이서는 상기 소자 영역 및 상기 딥 트렌치 영역 위에서 서로 동일한 높이를 가지는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 소자 영역 위에서 상기 제1 게이트 부분에 접해 있는 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 딥 트렌치 영역 위에서 상기 제2 게이트 부분에 접해 있는 제2 부분을 포함하는 절연 캡핑층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 소자 영역 및 상기 딥 트렌치 영역 위에서 상기 게이트 라인을 덮는 층간절연막과,
    상기 제2 게이트 부분과 상기 층간절연막과의 사이에 형성된 에어 스페이스(air space) 영역을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 게이트 라인 위에서 상기 제1 게이트 부분에 연결되는 제1 콘택 플러그와, 상기 게이트 라인 위에서 상기 제2 게이트 부분에 연결되는 제2 콘택 플러그를 더 포함하고,
    상기 제2 콘택 플러그의 수직 방향 길이는 상기 제1 콘택 플러그의 수직 방향 길이보다 더 큰 것을 특징으로 하는 집적회로 소자.
  12. 제1항에 있어서,
    상기 게이트 라인 위에서 상기 게이트 라인에 연결되는 콘택 플러그를 더 포함하고,
    상기 콘택 플러그는 상기 제1 게이트 부분에 접하는 측벽과, 상기 제2 게이트 부분에 접하는 저면을 가지는 것을 특징으로 하는 집적회로 소자.
  13. 제1항에 있어서,
    상기 게이트 라인은 상기 게이트 라인의 길이 방향을 따라 상기 제1 게이트 부분과 상기 제2 게이트 부분이 교대로 적어도 2 회 반복하여 배치되어 있고,
    상기 게이트 라인은 상기 게이트 라인의 길이 방향을 따라 요철 형상으로 연장되는 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  14. 활성 영역을 가지는 소자 영역과,
    상기 소자 영역을 한정하는 소자간 분리 영역과,
    상기 소자 영역 및 상기 소자간 분리 영역에 걸쳐서 연장되는 제1 평면상에서 상기 활성 영역을 교차하는 제1 방향으로 연장되어 있는 복수의 도전 라인을 포함하고,
    상기 복수의 도전 라인 중 적어도 하나의 도전 라인은
    상기 소자 영역 위에서 상기 복수의 활성 영역을 덮도록 연장되고, 상기 제1 평면 및 상기 제1 방향에 수직인 제2 방향에서 제1 두께를 가지는 제1 부분과,
    상기 제1 부분과 일체로 연결되어 상기 소자간 분리 영역 위에서 연장되고, 상기 제2 방향에서 상기 제1 두께보다 더 작은 제2 두께를 가지는 제2 부분을 포함하는 것을 특징으로 하는 집적회로 소자.
  15. 제14항에 있어서,
    상기 도전 라인은
    상기 소자 영역 및 상기 소자간 분리 영역에 걸쳐서 평탄하게 연장되는 저면과,
    상기 도전 라인의 길이 방향을 따라 요철 형상으로 연장되는 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  16. 제14항에 있어서,
    상기 복수의 도전 라인의 상부에 형성되고 상기 제1 부분에 연결되는 제1 콘택 플러그와, 상기 복수의 도전 라인의 상부에 형성되고 상기 제2 부분에 연결되는 제2 콘택 플러그를 포함하고,
    상기 제2 콘택 플러그의 상기 제2 방향을 따르는 높이는 상기 제1 콘택 플러그의 상기 제2 방향을 따르는 높이보다 더 큰 것을 특징으로 하는 집적회로 소자.
  17. 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 딥 트렌치 영역을 가지는 기판상에 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 연장되는 도전 라인을 형성하는 단계와,
    상기 도전 라인이 상기 소자 영역 및 상기 딥 트렌치 영역에서 서로 다른 두께를 가지도록 상기 도전 라인 중 상기 딥 트렌치 영역에 있는 부분을 그 상면으로부터 일부 두께만큼 제거하여 상기 도전 라인의 상면에 요철을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 도전 라인을 형성하는 단계에서, 상기 도전 라인은 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 평탄한 상면을 가지도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 핀형(fin-type) 활성 영역을 가지는 소자 영역 및 상기 소자 영역을 한정하는 딥 트렌치 영역을 가지는 기판상에 상기 소자 영역 및 상기 딥 트렌치 영역에 걸쳐 연장되고 상기 핀형 활성 영역을 노출시키는 절연막을 형성하는 단계와,
    상기 절연막 및 상기 핀형 활성 영역 위에 상기 핀형 활성 영역에 교차하여 연장되고 상기 소자 영역 및 상기 딥 트렌치 영역을 덮는 도전 라인을 형성하는 단계와,
    상기 도전 라인 중 상기 딥 트렌치 영역에 있는 부분을 그 상면으로부터 일부 두께만큼 제거하여, 상기 소자 영역에서 제1 레벨의 제1 상면을 가지고 상기 딥 트렌치 영역에서 상기 제1 레벨보다 상기 기판에 더 가까운 제2 레벨의 제2 상면을 가지는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 도전 라인을 형성하는 단계는
    상기 절연막 및 상기 핀형 활성 영역 위에 더미 게이트 라인을 형성하는 단계와,
    상기 더미 게이트 라인의 양 측벽을 덮는 절연 스페이서를 형성하는 단계와,
    상기 더미 게이트 라인을 제거하여 상기 절연 스페이서에 의해 한정되는 게이트 공간을 형성하는 단계와,
    상기 게이트 공간 내에 평탄화된 상면을 가지는 상기 도전 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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