KR20160059861A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
반도체 소자 및 이의 제조 방법이 제공된다. 상기 반도체 소자는 기판 상에 돌출되어 형성된 핀형 액티브 패턴, 상기 기판 상에, 상기 핀형 액티브 패턴을 교차하도록 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성되고, 저유전 상수를 갖는 게이트 스페이서 및 상기 게이트 전극의 양측에, 상기 핀형 액티브 패턴 상에 형성된 상승된 소오스/드레인(elevated source/drain)를 포함하되, 상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제3 스페이서를 포함하고, 상기 제2 스페이서의 탄소 농도는 상기 제1 및 제3 스페이서의 탄소 농도보다 낮다.
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 핀 구조에서 유전율이 낮은 물질을 이용하여 게이트 스페이서를 형성함으로써, 게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시키고, 에피막(epitaxial layer)의 비정상적인 성장(abnormal growth)을 억제하여, 반도체 장치의 동작 성능을 향상시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 핀 구조에서 유전율이 낮은 물질을 이용하여 게이트 스페이서를 형성함으로써, 게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시키고, 에피막(epitaxial layer)의 비정상적인 성장(abnormal growth)을 억제하여, 반도체 장치의 동작 성능을 향상시킬 수 있는 반도체 소자를 제공하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 돌출되어 형성된 핀형 액티브 패턴, 상기 기판 상에, 상기 핀형 액티브 패턴을 교차하도록 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성되고, 저유전 상수를 갖는 게이트 스페이서 및 상기 게이트 전극의 양측에, 상기 핀형 액티브 패턴 상에 형성된 상승된 소오스/드레인(elevated source/drain)을 포함하되, 상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제3 스페이서를 포함하고, 상기 제2 스페이서의 탄소 농도는 상기 제1 및 제3 스페이서의 탄소 농도보다 낮다.
상기 제1 및 제3 스페이서의 탄소 농도는 실질적으로 동일할 수 있다.
상기 제2 스페이서의 산소 농도는 상기 제1 및 제3 스페이서의 산소 농도보다 높을 수 있다.
상기 제1 및 제3 스페이서의 산소 농도는 실질적으로 동일할 수 있다.
상기 제1 스페이서의 산소 농도는 35 내지 50%이고, 상기 제2 스페이서의 산소 농도는 25 내지 40%일 수 있다.
상기 제1 스페이서는 탄소를 포함하는 SiN을 포함할 수 있다.
상기 게이트 스페이서의 유전 상수는 3.8 내지 5.5일 수 있다.
상기 제1 내지 제3 스페이서는 SiOCN 또는 SiOC를 포함할 수 있다.
상기 제1 스페이서의 탄소 농도는 6 내지 21%일 수 있다.
상기 게이트 스페이서의 두께는 110 내지 150Å일 수 있다.
상기 제1 스페이서의 두께는 20 내지 50Å일 수 있다.
상기 제1 및 제2 스페이서는 'L' 형상이고, 상기 제3 스페이서는 'I' 형상일 수 있다.
상기 제2 스페이서의 유전 상수는 상기 제1 및 제3 스페이서의 유전 상수보다 작을 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 기판 상에 돌출되어 형성된 핀형 액티브 패턴, 상기 기판 상에, 상기 핀형 액티브 패턴을 교차하도록 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성되고, 저유전 상수를 갖는 게이트 스페이서 및 상기 게이트 전극의 양측에, 상기 핀형 액티브 패턴 상에 형성된 상승된 소오스/드레인(elevated source/drain)을 포함하되, 상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제2 스페이서를 포함하고, 상기 제1 스페이서의 산소 농도는 상기 제2 스페이서의 산소 농도보다 낮다.
상기 제1 스페이서의 탄소 농도는 상기 제2 스페이서의 탄소 농도보다 낮을 수 있다.
상기 게이트 스페이서의 두께는 110 내지 150Å일 수 있다.
상기 제1 및 제2 스페이서의 두께는 20 내지 120Å일 수 있다.
상기 제1 스페이서의 유전 상수는 상기 제2 스페이서의 유전 상수보다 작을 수 있다.
상기 제1 스페이서의 습식 식각율은 상기 제2 스페이서의 습식 식각율보다 작을 수 있다.
상기 제1 스페이서의 건식 식각율은 상기 제2 스페이서의 건식 식각율보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자는 기판 상에 돌출되어 형성된 핀형 액티브 패턴, 상기 기판 상에, 상기 핀형 액티브 패턴을 교차하도록 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성되고, 저유전 상수를 갖는 게이트 스페이서 및 상기 게이트 전극의 양측에, 상기 핀형 액티브 패턴 상에 형성된 상승된 소오스/드레인을 포함하되, 상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제3 스페이서를 포함하고, 상기 제2 스페이서의 습식 식각율(wet etch rate)은 상기 제1 및 제3 스페이서의 습식 식각율보다 작고, 상기 제2 스페이서의 건식 식각율(dry etch rate)은 상기 제1 및 제3 스페이서의 건식 식각율보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 기판 상에 돌출되는 핀형 액티브 패턴을 형성하고, 상기 기판 상에, 상기 핀형 액티브 패턴의 일부와 교차하도록 게이트 전극을 형성하고, 상기 핀형 액티브 패턴의 일부를 식각하여, 상기 게이트 전극 양측에, 상기 핀형 액티브 패턴 내에 리세스를 형성하고, 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 것을 포함하되, 상기 리세스와 상기 게이트 스페이서는 동시에 형성되고, 상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제3 스페이서를 포함하고, 상기 제2 스페이서의 탄소 농도는 상기 제1 및 제3 스페이서의 탄소 농도보다 낮다.
상기 게이트 스페이서를 형성하는 것은, 제1 내지 제3 스페이서막을 순차적으로 증착하고, 상기 제1 내지 제3 스페이서막을 건식 식각하여 제1 내지 제3 스페이서를 형성하는 것을 포함할 수 있다.
상기 제1 내지 제3 스페이서막은 인시츄(In-situ)로 증착될 수 있다.
상기 제1 내지 제3 스페이서막은 원자층증착(atomic layer deposition, ALD) 방법으로 증착될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 도 1에서 층간 절연막을 생략하고 도시한 사시도이다.
도 3은 도 2의 반도체 소자의 A? 를 따라 절단한 단면도이다.
도 4는 도 3의 반도체 소자의 B부분을 확대한 단면도이다.
도 5는 도 4의 게이트 스페이서의 탄소 농도의 SIMS(secondary ion mass spectroscopy) 프로파일을 표시한 그래프이다.
도 6은 도 4의 게이트 스페이서의 산소 농도의 SIMS(secondary ion mass spectroscopy) 프로파일을 표시한 그래프이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 8 및 도 9는 본 발명의 제1 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
도 10 내지 도 25는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 27 내지 도 29는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 도 1에서 층간 절연막을 생략하고 도시한 사시도이다.
도 3은 도 2의 반도체 소자의 A? 를 따라 절단한 단면도이다.
도 4는 도 3의 반도체 소자의 B부분을 확대한 단면도이다.
도 5는 도 4의 게이트 스페이서의 탄소 농도의 SIMS(secondary ion mass spectroscopy) 프로파일을 표시한 그래프이다.
도 6은 도 4의 게이트 스페이서의 산소 농도의 SIMS(secondary ion mass spectroscopy) 프로파일을 표시한 그래프이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 8 및 도 9는 본 발명의 제1 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
도 10 내지 도 25는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 27 내지 도 29는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 2는 도 1에서 층간 절연막을 생략하고 도시한 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 기판(100), 핀형 액티브 패턴(120), 게이트 전극(147), 제1 게이트 스페이서(150), 상승된 소오스/드레인(161), 층간 절연막(171) 등을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 액티브 패턴(120)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(110)은 기판 상에 형성되므로, 핀형 액티브 패턴(120)의 측면 일부를 덮고 있을 수 있다. 핀형 액티브 패턴(120)의 상면의 일부는 기판(100) 상에 형성된 필드 절연막(110)의 상면과 동일 평면을 이룰 수 있다. 단, 이에 제한되는 것은 아니고, 필드 절연막(110) 상에 돌출되어 있을 수도 있다. 구체적으로, 핀형 액티브 패턴(120) 중, 게이트 전극(147)이 형성되는 부분은 필드 절연막(110) 상에 돌출되어 있고, 상승된 소오스/드레인(161)이 형성되는 부분은 돌출되지 않을 수 있다. 단, 이에 제한되지 않고, 상승된 소오스/드레인(161)이 형성되는 부분도 필드 절연막(110) 상으로 돌출되어 있을 수 있다.
핀형 액티브 패턴(120)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 핀형 액티브 패턴(120)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
게이트 전극(147)은 핀형 액티브 패턴(120) 상에, 핀형 액티브 패턴(120)과 교차하도록 형성될 수 있다. 즉, 게이트 전극(147)은 필드 절연막(110) 상에 형성될 수 있다. 게이트 전극(147)은 제1 방향(X)으로 연장될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145)은 핀형 액티브 패턴(120)과 게이트 전극(147) 사이에 형성될 수 있다. 게이트 절연막(145)은 핀형 액티브 패턴(120)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트 전극(147)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(150)는 제1 방향(X)으로 연장된 게이트 전극(147)의 측벽, 구체적으로 게이트 절연막(145)의 측벽에 형성될 수 있다. 제1 게이트 스페이서(150)는 단일막으로 도시되었지만, 다층막의 구조를 가질 수 있다.
제1 게이트 스페이서(150)는 저유전 상수(low dielectric constant)를 갖는다. 여기에서, "게이트 스페이서가 저유전 상수를 갖는다"는 의미는 제1 게이트 스페이서(150)를 이루는 다층막 들의 유전물질들의 전체적인 유전 상수가 저유전 상수를 갖는다는 것이다.
본 발명의 실시예들에 따른 반도체 소자에서, 제1 게이트 스페이서(150)의 유전 상수는 3.8 이상 5.5 이하의 값을 가질 수 있다.
제1 게이트 스페이서(150)를 저유전 상수를 갖는 물질로 형성함으로써, 게이트 전극(147)과 상승된 소오스/드레인(161) 사이의 용량 커플링(capacitive coupling)을 감소시켜줄 수 있다. 용량 커플링을 감소시켜줌으로써, 반도체 소자(1)의 AC 성능을 향상시켜 줄 수 있다.
상승된(elevated) 소오스/드레인(161)은 게이트 전극(147)의 양측에, 핀형 액티브 패턴(120) 상에 형성될 수 있다. 다른 측면에서 설명하면, 상승된 소오스/드레인(161)은 핀형 액티브 패턴(120)에 형성된 리세스(122) 내에 형성될 수 있다.
한편, 상승된 소오스/드레인(161)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스/드레인(161)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 1 및 도 2에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
반도체 소자(1)가 PMOS 핀형 트랜지스터인 경우, 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 소자(1)가 NMOS 핀형 트랜지스터인 경우, 소오스/드레인(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
층간 절연막(171)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있다
도 3은 도 2의 반도체 소자의 A? 를 따라 절단한 단면도이고, 도 4는 도 3의 반도체 소자의 B부분을 확대한 단면도이다.
도 3 및 도 4를 참조하면, 도 1의 반도체 소자(1)의 제1 게이트 스페이서(150)는 제1 스페이서(151), 제2 스페이서(152) 및 제3 스페이서(153)를 포함할 수 있다.
제1 스페이서(151)는 제1 게이트 스페이서(150)의 가장 내벽에 게이트 전극(147)과 최인접하게 위치할 수 있다. 단, 이에 제한되는 것은 아니고, 제1 스페이서(151)와 게이트 전극(147) 사이에 다른 막이 형성될 수도 있다. 즉, 제1 스페이서(151)는 제2 스페이서(152) 및 제3 스페이서(153)보다 안 쪽 즉, 게이트 전극(147)에 가까운 쪽에 위치할 수 있다.
제1 스페이서(151)는 탄소를 포함하는 SiN 또는 SiCN을 포함할 수 있다. 제1 스페이서(151)는 산소를 포함할 수도 있다. 즉, 제1 스페이서(151)는 SiOCN 또는 SiOC를 포함할 수 있다.
제1 스페이서(151)는 'L'형상일 수 있다. 즉, 게이트 전극(147)에서 밖으로 나가는 방향으로 수평 방향으로 연장된 부분이 형성될 수 있다. 상기 'L'형상은 제1 게이트 스페이서(150)를 이루는 3개의 막을 한번에 증착하고, 식각하는 공정에 의해 형성될 수 있다. 이에 대해서, 추후에 자세히 설명한다.
제2 스페이서(152)는 제1 게이트 스페이서(150)의 중간에 위치할 수 있다. 즉, 제2 스페이서(152)는 제1 스페이서(151)와 제3 스페이서(153)의 사이에 형성될 수 있다. 즉, 제2 스페이서(152)는 제1 스페이서(151)보다 바깥 쪽 즉, 게이트 전극(147)에서 먼 쪽에 위치할 수 있고, 제2 스페이서(152)는 제3 스페이서(153)보다 안 쪽 즉, 게이트 전극(147)에서 가까운 쪽에 위치할 수 있다. 제2 스페이서(152)는 제1 스페이서(151)와 제3 스페이서(153)와 직접적으로 접할 수 있다. 따라서, 제1 게이트 스페이서(150)는 3중막의 형태일 수 있다.
제2 스페이서(152)는 탄소와 산소를 포함하는 SiOCN 또는 SiOC를 포함할 수 있다. 제2 스페이서(152)는 제1 스페이서(151)와 유사한 물질을 포함하지만, 그 구성 원소의 비율이 서로 다를 수 있다. 구체적으로, 제2 스페이서(152)의 Si, O, C 또는 N의 비율이 제1 스페이서(151)와 서로 다를 수 있다.
예를 들어, 제2 스페이서(152)는 탄소를 약 0%~6%, 산소를 약 35%~50%의 농도로 가질 수 있다.
제2 스페이서(152)는 'L'형상일 수 있다. 즉, 게이트 전극(147)에서 밖으로 나가는 방향으로 수평 방향으로 연장된 부분이 형성될 수 있다. 도시된 것과 같이 제2 스페이서(152)는 제1 스페이서(151)의 외측 상면에 위치할 수 있다.
제3 스페이서(153)는 제1 게이트 스페이서(150)의 가장 외벽에 위치할 수 있다. 즉, 제3 스페이서(153)는 제1 스페이서(151) 및 제2 스페이서(152)보다 바깥 쪽 즉, 게이트 전극(147)에 먼 쪽에 위치할 수 있다.
제3 스페이서(153)는 탄소를 포함하는 SiN 또는 SiCN을 포함할 수 있다. 제3 스페이서(153)는 산소를 포함할 수도 있다. 즉, 제1 스페이서(151)는 SiOCN 또는 SiOC를 포함할 수 있다.
제3 스페이서(153)는 'I'형상일 수 있다. 즉, 게이트 전극(147)에서 밖으로 나가는 방향으로 수평 방향으로 연장된 부분이 없이 수직한 형상만으로 형성될 수 있다. 제3 스페이서(153)의 측면은 수직한 형상일 수도 있지만, 측면에 기울기를 가질 수도 있다. 즉, 제3 스페이서(153)는 테이퍼(tapered)진 형상일 수 있다.
제1 스페이서(151) 및 제3 스페이서(153)는 실질적으로 동일한 막일 수 있다. 즉, 제1 스페이서(151)와 제3 스페이서(153)는 동일한 농도 구성을 가지는 물질을 포함할 수 있다. 이에 반해, 제2 스페이서(152)는 제1 스페이서(151) 및 제3 스페이서(153)와 다른 농도를 가지는 물질을 포함할 수 있다. 이 때, "동일한"이란 물질의 농도의 미세한 차이를 포함하는 개념이다.
제1 스페이서(151)와 제3 스페이서(153)는 탄소를 약 6%~21%, 산소를 약 25%~40%의 농도로 가질 수 있다. 단, 이는 예시에 불과하고, 이에 제한되는 것은 아니다. 즉, 제1 스페이서(151)와 제3 스페이서(153)는 제2 스페이서(152)보다 높은 탄소 농도를 가지고, 제2 스페이서(152) 보다 낮은 산소 농도를 가진다.
단, 이 때에도, 제1 스페이서(151)와 제3 스페이서(153)의 공정은 완전히 동일한 조건뿐만 아니라, 유사한 조건도 포함할 수 있다. 예를 들어, 제1 스페이서(151)의 막질은 600℃에서 형성되고, 제3 스페이서(153)의 막질은 630℃에서 형성될 수 있다.
도 5는 도 4의 게이트 스페이서의 탄소 농도의 SIMS(secondary ion mass spectroscopy) 프로파일을 표시한 그래프이고, 도 6은 도 4의 게이트 스페이서의 산소 농도의 SIMS(secondary ion mass spectroscopy) 프로파일을 표시한 그래프이다.
구체적으로, 도 5 및 도 6을 참조하면, 제1 스페이서(151) 및 제3 스페이서(153)는 제2 스페이서(152)에 비해 탄소가 풍부한 막일 수 있다. 또한 제1 스페이서(151) 및 제3 스페이서(153)는 제2 스페이서(152)에 비해 산소가 덜 풍부한 막일 수 있다. 즉, 제2 스페이서(152)의 탄소 농도는 제1 스페이서(151) 및 제3 스페이서(153)의 탄소 농도보다 낮고, 제2 스페이서(152)의 산소 농도는 제1 스페이서(151) 및 제3 스페이서(153)의 산소 농도보다 높을 수 있다.
도 5를 참조하면, 제1 스페이서(151)와 제3 스페이서(153)가 있는 부분은 탄소의 농도가 제2 스페이서(152)에 비해 현저하게 높음을 알 수 있다(도 5의 C부분 참조). 도 6을 참조하면, 제2 스페이서(152)가 있는 부분은 산소의 농도가 제1 스페이서(151) 및 제3 스페이서(153)에 비해 높게 나타남을 알 수 있다(도 6의 D부분 참조). 유전 상수는 내부에 포함된 물질의 조성에 따라 변할 수 있고, 이에 따라서, 제2 스페이서(152)의 유전 상수는 제1 스페이서(151) 및 제3 스페이서(153)의 유전 상수보다 작을 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자(1)의 제1 게이트 스페이서(150)는 상기의 탄소 및 산소 농도에 의해서 제1 스페이서(151) 및 제3 스페이서(153)와 제2 스페이서(152)에서 식각율이 서로 달라질 수 있다.
상대적으로 탄소의 농도가 높은 제1 스페이서(151) 및 제3 스페이서(153)의 경우에는 습식 식각율(wet etch rate)이 제2 스페이서(152) 보다 낮을 수 있다. 이에 반해 상대적으로 탄소의 농도가 낮은 제2 스페이서(152)의 경우에는 습식 식각율이 제1 스페이서(151) 및 제3 스페이서(153)보다 높을 수 있다.
예를 들어, 600℃에서 증착되어 형성된 제2 스페이서(152)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 32.6±5Å/min일 수 있다. 600℃에서 증착되어 형성된 제1 스페이서(151) 및 제3 스페이서(153)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 5.9±2Å/min일 수 있다.
또한, 630℃에서 증착되어 형성된 제2 스페이서(152)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 25.5±5Å/min일 수 있다. 630℃에서 증착되어 형성된 제1 스페이서(151) 및 제3 스페이서(153)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 4.0±2Å/min일 수 있다.
즉, 상기와 같이 제1 스페이서(151) 및 제3 스페이서(153)는 습식 식각에 잘 견딜 수 있다.
또한, 상대적으로 산소의 농도가 낮은 제1 스페이서(151) 및 제3 스페이서(153)의 경우에는 건식 식각율(dry etch rate)이 제2 스페이서(152) 보다 높을 수 있다. 이에 반해 상대적으로 산소의 농도가 높은 제2 스페이서(152)의 경우에는 건식 식각율이 제1 스페이서(151) 및 제3 스페이서(153)보다 낮을 수 있다. 따라서, 제2 스페이서(152)는 건식 식각에 잘 견딜 수 있다.
제1 게이트 스페이서(150)는 스페이서막을 먼저 형성하고 이를 건식 식각을 통해서 수직한 부분을 남김으로서 스페이서를 형성할 수 있다. 그런데, 이러한 제1 게이트 스페이서(150)를 형성하는 공정에서는 의도치 않게 제1 게이트 스페이서(150)의 숄더 로스(shoulder loss) 즉, 제1 게이트 스페이서(150)의 수직한 높이가 의도보다 많이 줄어드는 경우가 발생할 수 있다.
제1 게이트 스페이서(150)는 게이트 라스트 공정에서 폴리 실리콘막을 포함하는 더미 게이트의 노출을 막는 역할을 한다. 그러나, 상기와 같이 숄더 로스가 발생한 경우에는 더미 게이트의 폴리 실리콘막이 노출되는 경우가 발생할 수 있다.
반도체 소자(1)의 상승된 소오스/드레인(161)은 에피택셜 성장(epitaxial growth)을 이용하여 형성된다. 이 때, 폴리 실리콘막은 단결정 실리콘과 같이 결정면(crystal plane)을 포함하므로, 노출된 폴리 실리콘막에서도 반도체 패턴이 성장하게 된다. 이와 같이, 더미 게이트 구조체의 상부에 기생하여 형성된 반도체 패턴은 결절 결함(nodule defect) 등을 야기한다. 결절 결함에 의해, 반도체 장치의 동작 성능은 저하되고, 공정 수율 또한 낮아지게 된다.
따라서, 본 발명의 제1 실시예에 따른 반도체 소자(1)의 제1 게이트 스페이서(150)는 제2 스페이서(152)를 통해서 건식 식각율이 낮은 제1 게이트 스페이서(150)를 제공할 수 있다. 즉, 제2 스페이서(152)가 건식 식각율이 낮으므로 전체적으로 제1 게이트 스페이서(150)에 형성 공정의 건식 식각에 의한 상기 숄더 로스의 발생을 방지할 수 있다. 이에 따라, 각각의 게이트 전극(147)이 복수개가 있을 때, 서로 단락(short)되는 위험 즉, 결절 결함을 방지할 수 있다.
제1 게이트 스페이서(150)는 한번에 3개의 막을 증착하고, 이를 한번에 에칭하여 3중막을 형성할 수 있다. 이러한 방식은 스페이서를 1개씩 형성하는 방법에 비해서 공정의 낭비를 줄이고, 과도한 식각에 의해 다른 패턴이 손상되는 것을 방지할 수 있다.
이에 따라, 제1 스페이서(151) 및 제2 스페이서(152)는 'L'형상을 가질 수 있다. 제2 스페이서(152)가 'L'형상을 가짐에 따라, 제1 게이트 스페이서(150)의 하부가 습식 식각에 취약해 질 수 있다. 습식 식각은 본 발명의 제1 실시예에 따른 반도체 소자(1)의 제조 방법에 따라서 리플레이스먼트 금속 게이트를 형성하는 공정 등에 따라 적어도 한번 사용될 수 있다. 이에 따라, 제1 게이트 스페이서(150)의 하부가 손상되어 추후에 형성되는 게이트 전극(도 4의 147)과 상승된 소오스/드레인(161)이 단락(short)되는 경우가 발생할 수 있다.
구체적으로 더미 게이트의 폴리 실리콘 막 및 게이트 전극(도 4의 147)은 도 4에 도시된 것과 같이 수직하게 형성되는 것이 일반적이지만 수직하게 형성되지 않을 수 있다. 즉, 하부의 공간이 상부의 공간보다 더 넓게 형성될 수 있다. 이러한 경우에 하부의 공간에 폴리 테일링(poly tailing)이라고 불리는 추가적인 폴리 실리콘 막의 돌출된 부분이 형성될 수 있다.
상기 폴리 실리콘 막의 하부에 돌출되게 형성되는 폴리 테일링에 의해 상기 더미 게이트의 양 측면에 형성되는 제1 게이트 스페이서(150)의 하부는 제1 게이트 스페이서(150)의 다른 부분보다 상대적으로 두께가 얇아질 수 있다.
이에 따라, 리플레이스먼트 금속 게이트를 형성하는 공정에 의해 폴리 실리콘 막을 제거하는 도중에 제1 게이트 스페이서(150)의 내 측벽이 손상이 될 수 있고, 폴리 테일링에 의해 두께가 얇은 하부의 제1 게이트 스페이서(150)의 하부에 게이트 전극(도 4의 147)과 상승된 소오스/드레인(161)이 만나는 경로(path)가 형성될 수 있다.
따라서, 추후에 게이트 전극(도 4의 147)이 형성되는 상기 경로를 통해서 상승된 소오스/드레인(161)과 단락되는 결함이 발생할 수 있다. 이에 의해, 반도체 장치의 동작 성능은 저하되고, 공정 수율 또한 낮아질 수 있다.
따라서, 이를 방지하기 위해 본 발명의 제1 실시예에 따른 반도체 소자(1)는 제1 스페이서(151)가 제2 스페이서(152)의 내부에 위치하여 습식 식각에도 손상되지 않는 제1 게이트 스페이서(150)를 제공할 수 있다. 즉, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 저유전 상수를 통해서 용량 커플링을 감소시켜줌으로써, 반도체 소자(1)의 AC 성능을 향상시킴과 동시에 건식 및 습식 식각 과정에서의 제1 게이트 스페이서(150)의 상부 및 하부의 의도치 않은 손상을 방지하여 반도체 소자(1)의 수율의 저하를 방지할 수 있다.
다시, 도 4를 참조하면, 제1 스페이서(151)는 제1 폭(W1)으로 형성될 수 있고, 제2 스페이서(152)는 제2 폭(W2)으로 형성될 수 있다. 또한, 제3 스페이서(153)는 제3 폭(W3)으로 형성될 수 있다. 제1 게이트 스페이서(150)는 제4 폭(W4)으로 형성될 수 있다. 이 때, 제1 내지 제4 폭(W1~W4)은 일정하지 않을 수 있고, 이러한 경우에는 평균값 또는 중간값 등 대표값을 의미할 수도 있다. 단, 이에 제한되는 것은 아니다.
예를 들어, 제4 폭(W4)은 110 내지 150Å일 수 있다. 전체 제1 게이트 스페이서(150)의 폭은 복수의 식각 공정으로부터 내부의 구조체를 보호해야 하므로 일정한 폭을 가질 수 있다. 나아가, 제1 게이트 스페이서(150)의 제4 폭(W4)은 전체적인 오버랩 마진등을 고려하여 일정 두께보다 얇아야 한다.
예를 들어, 제1 폭(W1)은 약 20 내지 50Å일 수 있다. 제1 스페이서(151)에는 미세한 핀 홀(pin-hole)이 존재할 수 있다. 이러한 핀 홀은 제1 스페이서(151) 내부에 형성되는 구멍으로서 제1 스페이서(151)가 절연 기능을 하기 위해서는 이러한 핀 홀에 의해 전기적 절연이 방해되지 않도록 일정 두께 이상이 되어야 한다. 또한, 제1 스페이서(151)도 오버랩 마진등을 고려하여 일정 두께보다 얇아야 한다.
예를 들어, 제3 폭(W3)은 약 20 내지 60Å일 수 있다. 제3 스페이서(153)도 역시 핀 홀이 존재하므로 제1 스페이서(151)와 같이 제3 스페이서(153)도 일정 두께 이상이 되어야 한다. 또한, 외부의 식각 공정에서 내부 구조체를 보호하기 위해 제3 폭(W3)은 제1 폭(W1)에 비해 클 수 있다. 단, 이에 제한되는 것은 아니다.
예를 들어, 제2 폭(W2)은 약 30 내지 100Å일 수 있다. 제2 스페이서(152)는 핀 홀의 존재와 함께, 전체적인 제1 게이트 스페이서(150)의 두께 즉, 제4 폭(W4)의 제한에 의해 결정될 수 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 소자(1)는 제1 게이트 스페이서(150)의 저유전 상수를 통해서 용량 커플링을 감소시켜줌으로써, 반도체 소자(1)의 AC 성능을 향상시킬 수 있다. 또한 건식 및 습식 식각 과정에서의 제1 게이트 스페이서(150)의 상부 및 하부의 의도치 않은 손상을 방지하여 반도체 소자(1)의 수율의 저하를 방지할 수 있다.
이어서, 도 1 내지 도 6을 이용하여 설명한 반도체 소자를 이용하는 전자 시스템의 예를 설명한다.
도 7은 본 발명의 제1 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 8 및 도 9는 본 발명의 제1 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 8은 태블릿 PC이고, 도 9는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 소자 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이하에서, 도 10 내지 도 25를 참조하여, 본 발명의 제1 실시예들에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 10 내지 도 25는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 여기에서, 도 16은 도 15의 A - A 따라서 절단한 단면도이다. 도 21은 도 20의 A - A를 따라서 절단한 단면도이다. 도 23은 도 22의 A - A를 따라서 절단한 단면도이다.
도 10을 참고하면, 기판(100) 상에 제1 마스크 패턴(201)이 형성될 수 있다. 제1 마스크 패턴(201)이 형성된 기판(100) 상에 제2 마스크막(205)이 형성될 수 있다.
구체적으로, 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 베이스 기판 상에 형성된 에피층을 이용하여 도 3에서 설명하는 핀형 액티브 패턴(120)을 형성할 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
제2 마스크막(205)는 제1 마스크 패턴(201)이 형성된 기판(100)의 상면을 실질적으로 컨포말하게(conformally) 형성될 수 있다. 제1 마스크 패턴(201)과 제2 마스크막(205)는 서로 간에 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어, 제2 마스크막(205)는 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있다. 제1 마스크 패턴(201)은 상기 물질들 중 제 2 마스크막(205)과 다른 물질로 형성될 수 있다.
제 1 마스크 패턴(201) 및 제 2 마스크막(205)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다.
도 11을 참고하면, 식각 공정에 의해 제2 마스크막(205)으로부터 제2 마스크 패턴(206)이 형성될 수 있다. 제 2 마스크 패턴(206)은 제 1 마스크 패턴(201)을 노출하는 스페이서 형태일 수 있다. 제 2 마스크 패턴(206)에 의하여 노출된 제 1 마스크 패턴(201)이 제거되어, 제2 마스크 패턴(206) 양측에 기판(100)이 노출될 수 있다.
제 1 마스크 패턴(201)의 제거는 제 2 마스크 패턴(206)의 식각을 최소화하며 제 1 마스크 패턴(201)을 제거할 수 있는 선택적 식각 공정을 포함할 수 있다.
도 12를 참고하면, 제2 마스크 패턴(206)을 식각 마스크로 이용하여, 기판(100)이 식각된다. 기판(100)의 일부가 식각됨으로써, 기판(100) 상에 핀형 액티브 패턴(120)이 형성될 수 있다. 핀형 액티브 패턴(120)은 제2 방향(Y)을 따라 연장될 수 있다. 기판(100)의 일부를 제거한 핀형 액티브 패턴(120) 주변에는 리세스가 형성된다.
핀형 액티브 패턴(120)은 수직인 기울기를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 핀형 액티브 패턴(120)의 측면은 기울기를 가질 수 있으므로, 핀형 액티브 패턴(120)은 테이퍼(tapered)진 형상일 수 있음은 물론이다.
도 13을 참고하면, 핀형 액티브 패턴(120) 주변에는 리세스를 채우는 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
평탄화 공정을 통해, 핀형 액티브 패턴(120) 및 필드 절연막(110)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 제2 마스크 패턴(206)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 마스크 패턴(206)은 필드 절연막(110)의 형성 이전에 제거되거나, 도 14를 통해 설명하는 리세스 공정 이후에 제거될 수 있다.
도 14를 참고하면, 필드 절연막(110)의 상부를 리세스하여, 핀형 액티브 패턴(120)의 상부를 노출시킨다. 즉, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)을 형성한다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(110) 형성 후, 리세스 공정 없이 필드 절연막(110)에 의하여 노출된 핀형 액티브 패턴(120)의 상면을 씨드로 하는 에피 공정에 의하여 핀형 액티브 패턴(120)의 일부가 형성될 수 있다.
또한, 핀형 액티브 패턴(120)에 문턱 전압 조절용 도핑이 수행될 수 있다. 핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 15 및 도 16을 참고하면, 핀형 액티브 패턴(120) 상에 핀형 액티브 패턴(120)과 교차하는 더미 게이트 구조체(130)를 형성한다. 더미 게이트 구조체(130)는 제1 방향(X)으로 연장되어 형성될 수 있다.
더미 게이트 구조체(130)는 순차적으로 적층된 더미 실리콘 산화막(131), 폴리 실리콘막(133) 및 하드 마스크(137)를 포함한다. 즉, 더미 게이트 구조체(130)는 제1 방향(X)으로 연장되는 더미 실리콘 산화막(131), 폴리 실리콘막(133) 및 하드 마스크(137)의 적층체일 수 있다.
더미 게이트 구조체(130)는 하드 마스크(137)를 식각 마스크로 이용하여 형성될 수 있다.
더미 실리콘 산화막(131)은 핀형 액티브 패턴(120)의 둘레뿐만 아니라, 필드 절연막(110) 상에도 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)의 측면 및 상면 상에만 형성될 수 있다.
또한, 더미 실리콘 산화막(131)은 더미 게이트 구조체(130)와 오버랩되지 않는 핀형 액티브 패턴(120) 상에는 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)의 측면 및 상면 상에 전체적으로 형성될 수 있음은 물론이다.
더미 실리콘 산화막(131)은 이후에 진행되는 공정에서 채널 영역으로 사용되는 핀형 액티브 패턴(120)을 보호하는 역할을 할 수 있다.
폴리 실리콘막(133)은 더미 실리콘 산화막(131) 상에 형성될 수 있다. 폴리 실리콘막(133)은 더미 게이트 구조체(130)와 오버랩되고, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)을 전체적으로 덮을 수 있다. 다시 말하면, 필드 절연막(110)으로부터 핀형 액티브 패턴(120)의 상면까지의 높이는 필드 절연막(110)으로부터 폴리 실리콘막(133)의 상면까지의 높이보다 작다.
폴리 실리콘막(133)과 더미 실리콘 산화막(131)은 높은 식각 선택비를 가지고 있다. 따라서, 핀형 액티브 패턴(120)의 상면 상에 폴리 실리콘막(133)이 남아 있으면, 이 후에 리플레이스먼트 금속 게이트를 형성하기 위한 트렌치 형성 공정에서, 폴리 실리콘막(133)은 제거되지만 하부의 더미 실리콘 산화막(131)은 식각 없이 남아있게 된다. 이를 통해, 더미 실리콘 산화막(131) 하부의 핀형 액티브 패턴(120)은 보호될 수 있다.
하드 마스크(137)는 폴리 실리콘막(133) 상에 형성된다. 하드 마스크(137)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 하드 마스크(137)는 도 17 내지 도 19를 이용하여 설명될 제1 내지 제3 스페이서막(151p~153p)보다 식각 내성 물질을 포함할 수 있다.
도 17을 참고하면, 핀형 액티브 패턴(120) 및 더미 게이트 구조체(130)를 덮는 제1 스페이서막(151p)을 형성한다.
제1 스페이서막(151p)은 더미 게이트 구조체(130)의 측면 및 바닥면과, 핀형 액티브 패턴(120)의 측면 및 바닥면과, 필드 절연막(110) 상에 컨포말하게 형성될 수 있다.
제1 스페이서막(151p)은 저유전율 물질을 포함할 수 있고, 예를 들어, 탄소가 포함된 SiN, SiCN, SiOCN 및 SiOC 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 스페이서막(151p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 18을 참고하면, 핀형 액티브 패턴(120), 더미 게이트 구조체(130) 및 제1 스페이서막(151p)을 덮는 제2 스페이서막(152p)을 형성한다. 제2 스페이서막(152p)은 제1 스페이서막(151p) 상에 컨포말하게 형성될 수 있다.
제2 스페이서막(152p)은 저유전율 물질을 포함할 수 있고, 예를 들어, 탄소와 산소가 포함된 SiOCN 및 SiOC 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제2 스페이서막(152p)의 탄소 농도는 제1 스페이서막(151p)의 탄소 농도보다 낮고, 제2 스페이서막(152p)의 산소 농도는 제1 스페이서막(151p)의 산소 농도보다 높을 수 있다. 제2 스페이서막(152p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 19를 참고하면, 핀형 액티브 패턴(120), 더미 게이트 구조체(130), 제1 스페이서막(151p) 및 제2 스페이서막(152p)을 덮는 제3 스페이서막(153p)을 형성한다. 제3 스페이서막(153p)은 제2 스페이서막(152p) 상에 컨포말하게 형성될 수 있다.
제3 스페이서막(153p)은 저유전율 물질을 포함할 수 있고, 예를 들어, 탄소와 산소가 포함된 SiOCN 및 SiOC 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제3 스페이서막(153p)의 탄소 농도는 제2 스페이서막(152p)의 탄소 농도보다 높고, 제3 스페이서막(153p)의 산소 농도는 제2 스페이서막(152p)의 산소 농도보다 낮을 수 있다. 제3 스페이서막(153p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다. 제3 스페이서막(153p)은 실질적으로 제1 스페이서막(151p)과 동일할 수 있다.
제1 내지 제3 스페이서막(151p~153p)의 유전 상수는 3.8 이상 5.5 이하의 값을 가질 수 있다. 제2 스페이서막(152p)은 제1 스페이서막(151p) 및 제3 스페이서막(153p)보다 더 낮은 유전 상수를 가질 수 있다.
도 20 및 도 21을 참고하면, 더미 게이트 구조체(130)의 측면에 제1 게이트 스페이서(150)를 형성되고, 하드 마스크(137)는 노출될 수 있다.
또한, 더미 게이트 구조체(130)의 측면에 리세스(162)를 형성한다. 구체적으로, 리세스(162)는 제1 게이트 스페이서(150)의 측면에 형성되고, 핀형 액티브 패턴(120) 내에 형성된다.
더미 게이트 구조체(130)의 측면의 제1 게이트 스페이서(150)와 핀형 액티브 패턴(120) 내의 리세스(162)는 동시에 형성될 수 있다. 즉, 리세스(162)를 형성할 때, 제1 게이트 스페이서(150)도 형성될 수 있다.
제1 게이트 스페이서(150)는 도 17 내지 도 19의 제1 내지 제3 스페이서막(151p~153p)을 식각하여 형성하므로, 제1 게이트 스페이서(150)는 하드 마스크(137)와 다른 물질을 포함한다. 제1 게이트 스페이서(150)는 상기 식각에 의해 제1 내지 제3 스페이서(151~153)를 형성할 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 하드 마스크(137)는 제1 게이트 스페이서(150)보다 식각 내성 물질을 포함한다. 상기 식각은 건식 식각일 수 있고, 상기 하드 마스크(137)는 제1 게이트 스페이서(150)보다 건식 식각 내성 물질을 포함할 수 있다.
도 20 및 도 21에서, 필드 절연막(110)의 상면으로부터 제1 게이트 스페이서(150)의 높이는 필드 절연막(110)의 상면으로부터 더미 게이트 구조체(130)의 상면, 즉 하드 마스크(137)의 상면까지의 높이보다 낮다.
더미 게이트 구조체(130)의 측면에 제1 게이트 스페이서(150)를 형성할 때, 더미 게이트 구조체(130)와 오버랩되지 않는 핀형 액티브 패턴(120)의 측면에도 핀 스페이서가 형성될 수 있다. 하지만, 핀형 액티브 패턴(120) 내에 리세스(162)를 형성하기 위해, 핀형 액티브 패턴(120)의 측면에 형성되는 핀 스페이서는 제거되어야 한다. 핀형 액티브 패턴(120)의 측면에 형성되는 핀 스페이서가 제거되는 동안, 제1 게이트 스페이서(150)의 높이도 낮아지고, 하드 마스크의 일부도 제거되게 된다.
이 때, 하드 마스크(137)는 제1 게이트 스페이서(150)보다 식각 내성 물질을 포함하고 있으므로, 하드 마스크(137)가 제거되는 두께는 제1 게이트 스페이서(150)가 제거되는 높이보다 작게 된다. 이를 통해, 제1 게이트 스페이서(150)의 높이는 더미 게이트 구조체(130)의 높이보다 낮아지게 된다.
도 20 및 도 21에서, 제1 게이트 스페이서(150)는 더미 게이트 구조체(130) 중 더미 실리콘 산화막(131) 및 폴리 실리콘막(133)과 오버랩되고, 하드 마스크(137)와 오버랩되지 않는 것으로 도시된다. 하지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 스페이서(150)를 형성하는 식각 공정 조건에 따라, 제1 게이트 스페이서(150)는 하드 마스크(137)와 오버랩될 수 있음은 물론이다.
도 21에서, 핀형 액티브 패턴(120)은 더미 게이트 구조체(130) 및 제1 게이트 스페이서(150) 하부로 언더컷(undercut)되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 22 및 도 23을 참고하면, 에피택셜 성장(epitaxial growth)을 이용하여, 리세스(162) 내에 상승된 소오스/드레인(161)을 형성한다. 리세스(162) 내에 형성된 상승된 소오스/드레인(161)은 더미 게이트 구조체(130)의 측면에 위치한다.
에피택셜 성장에 의해, 노출된 핀형 액티브 패턴(120) 상에 선택적으로 상승된 소오스/드레인(161)은 성장되지만, 건식 성장에서 숄더 로스를 발생시키지 않는 제1 게이트 스페이서(150)에 의해서 폴리 실리콘막(133)은 에피택셜 성장을 하지 않는다.
만일, 제1 게이트 스페이서(150)의 수직한 높이가 의도보다 많이 줄어드는 숄더 로스의 경우가 발생하면 폴리 실리콘막(133)이 노출되는 경우가 발생할 수 있다. 이 때, 폴리 실리콘막(133)은 단결정 실리콘과 같이 결정면(crystal plane)을 포함하므로, 노출된 폴리 실리콘막에서도 반도체 패턴이 성장하게 된다. 이와 같이, 더미 게이트 구조체의 상부에 기생하여 형성된 반도체 패턴은 결절 결함(nodule defect) 등을 야기한다. 결절 결함에 의해, 반도체 장치의 동작 성능은 저하되고, 공정 수율 또한 낮아지게 된다.
그러나, 본 발명의 제1 게이트 스페이서(150)는 제2 스페이서(152)에 의해서 상기 숄더 로스의 경우를 방지하여 결절 결함을 예방할 수 있으므로 반도체 장치의 동작 성능 및 공정 수율의 저하를 방지할 수 있다.
또한, 제2 스페이서(152)는 습식 식각 공정에 약하므로, 'L'형상의 제2 스페이서(152)의 하부가 습식 식각 공정에 의해서 손상되는 경우가 발생할 수 있으나, 이를 통한 폴리 실리콘막(133)의 노출을 방지하기 위해 습식 식각에 강한 제1 스페이서(151)를 추가로 형성하므로 폴리 테일링(poly tailing)에 따른 게이트 전극(147)과 상승된 소오스/드레인(161)의 단락을 미리 차단할 수 있다. 이에 따라, 반도체 장치의 동작 성능 및 공정 수율의 저하를 방지할 수 있다.
핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 상승된 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 상승된 소오스/드레인(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 상승된 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
상승된 소오스/드레인(161)을 형성할 때, 필요에 따라서, 에피 공정시 불순물을 상승된 소오스/드레인(161) 내에 인시츄 도핑할 수도 있다.
상승된 소오스/드레인(161)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 22에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 24를 참고하면, 상승된 소오스/드레인(161) 및 더미 게이트 구조체(130)를 덮는 층간 절연막(171)을 필드 절연막(110) 상에 형성한다.
층간 절연막(171)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 폴리 실리콘막(133)의 상면이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 그 결과, 하드 마스크(137)가 제거되고 폴리 실리콘막(133)의 상면이 노출될 수 있다.
이어서, 폴리 실리콘막(133) 및 더미 실리콘 산화막(131)을 제거하거나 또는 폴리 실리콘막(133) 및 더미 실리콘 산화막(131)을 제거하여, 핀형 액티브 패턴(120)과 교차하는 트렌치(123)를 형성한다.
즉, 더미 게이트 구조체(130)를 제거하여, 핀형 액티브 패턴(120) 상에 핀형 액티브 패턴(120)과 교차하는 트렌치(123)를 형성한다.
도 25를 참고하면, 트렌치(123) 내에 게이트 절연막(145) 및 리플레이스먼트(replacement) 게이트 전극(147)를 형성한다.
게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(147)는 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다.
이하, 도 1 내지 도 3 및 도 26을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자를 설명한다. 본 실시예는 전술한 실시예와 차이점을 중심으로 설명한다.
도 26은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 26을 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자(2)는 제1 실시예의 제1 게이트 스페이서(150)의 구조만 달리한 제2 게이트 스페이서(150-1)를 포함한다.
도 26을 참조하면, 제2 게이트 스페이서(150-1)는 제4 스페이서(154) 및 제5 스페이서(155)를 포함할 수 있다.
제4 스페이서(154)는 제2 게이트 스페이서(150-1)의 가장 내벽에 게이트 전극(147)과 최인접하게 위치할 수 있다. 단, 이에 제한되는 것은 아니고, 제4 스페이서(154)와 게이트 전극(147) 사이에 다른 막이 형성될 수도 있다. 즉, 제4 스페이서(154)는 제5 스페이서(155)보다 안 쪽 즉, 게이트 전극(147)에 가까운 쪽에 위치할 수 있다.
제4 스페이서(154)는 탄소와 산소를 포함하는 SiOCN 또는 SiOC를 포함할 수 있다. 제4 스페이서(154)는 제5 스페이서(155)와 유사한 물질을 포함하지만, 그 구성 원소의 비율이 서로 다를 수 있다. 구체적으로, 제4 스페이서(154)의 Si, O, C 또는 N의 비율이 제5 스페이서(155)와 서로 다를 수 있다.
예를 들어, 제4 스페이서(154)는 탄소를 약 0%~6%, 산소를 약 35%~50%의 농도로 가질 수 있다.
제4 스페이서(154)는 'L'형상일 수 있다. 즉, 게이트 전극(147)에서 밖으로 나가는 방향으로 수평 방향으로 연장된 부분이 형성될 수 있다.
제5 스페이서(155)는 제2 게이트 스페이서(150-1)의 가장 외벽에 위치할 수 있다. 즉, 제5 스페이서(155)는 제4 스페이서(154)보다 바깥 쪽 즉, 게이트 전극(147)에 먼 쪽에 위치할 수 있다.
제5 스페이서(155)는 탄소를 포함하는 SiN, SiCN, SiOCN 또는 SiOC를 포함할 수 있다.
제5 스페이서(155)는 'I'형상일 수 있다. 즉, 게이트 전극(147)에서 밖으로 나가는 방향으로 수평 방향으로 연장된 부분이 없이 수직한 형상만으로 형성될 수 있다. 제3 스페이서(153)의 측면은 수직한 형상일 수도 있지만, 측면에 기울기를 가질 수도 있다. 즉, 제3 스페이서(153)는 테이퍼(tapered)진 형상일 수 있다.
제5 스페이서(155)는 탄소를 약 6%~21%, 산소를 약 25%~40%의 농도로 가질 수 있다. 단, 이는 예시에 불과하고, 이에 제한되는 것은 아니다. 즉, 제5 스페이서(155)는 제4 스페이서(154)보다 높은 탄소 농도를 가지고, 제4 스페이서(154) 보다 낮은 산소 농도를 가진다.
제5 스페이서(155)는 제4 스페이서(154)에 비해 탄소가 풍부한 막일 수 있다. 또한 제5 스페이서(155)는 제4 스페이서(154)에 비해 산소가 덜 풍부한 막일 수 있다. 즉, 제4 스페이서(154)의 탄소 농도는 제5 스페이서(155)의 탄소 농도보다 낮고, 제4 스페이서(154)의 산소 농도는 제5 스페이서(155)의 산소 농도보다 높을 수 있다.
유전 상수는 내부에 포함된 물질의 조성에 따라 변할 수 있고, 이에 따라서, 제4 스페이서(154)의 유전 상수는 제5 스페이서(155)의 유전 상수보다 작을 수 있다.
본 발명의 제2 실시예에 따른 반도체 소자(2)의 제2 게이트 스페이서(150-1)는 상기의 탄소 및 산소 농도에 의해서 제4 스페이서(154)와 제5 스페이서(155)에서 식각율이 서로 달라질 수 있다.
상대적으로 탄소의 농도가 높은 제5 스페이서(155)의 경우에는 습식 식각율(wet etch rate)이 제4 스페이서(154) 보다 낮을 수 있다. 이에 반해 상대적으로 탄소의 농도가 낮은 제4 스페이서(154)의 경우에는 습식 식각율이 제5 스페이서(155)보다 높을 수 있다.
예를 들어, 600℃에서 증착되어 형성된 제4 스페이서(154)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 32.6±5Å/min일 수 있다. 600℃에서 증착되어 형성된 제5 스페이서(155)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 5.9±2Å/min일 수 있다.
또한, 630℃에서 증착되어 형성된 제4 스페이서(154)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 25.5±5Å/min일 수 있다. 630℃에서 증착되어 형성된 제5 스페이서(155)는 100:1 HF에 의한 습식 식각의 표면에서의 습식 식각율이 약 4.0±2Å/min일 수 있다.
즉, 상기와 같이 제5 스페이서(155)는 습식 식각에 잘 견딜 수 있다.
또한, 상대적으로 산소의 농도가 낮은 제5 스페이서(155)의 경우에는 건식 식각율(dry etch rate)이 제4 스페이서(154) 보다 높을 수 있다. 이에 반해 상대적으로 산소의 농도가 높은 제4 스페이서(154)의 경우에는 건식 식각율이 제5 스페이서(155)보다 낮을 수 있다. 따라서, 제4 스페이서(154)는 건식 식각에 잘 견딜 수 있다.
제2 게이트 스페이서(150-1)는 스페이서막을 먼저 형성하고 이를 건식 식각을 통해서 수직한 부분을 남김으로서 스페이서를 형성할 수 있다. 그런데, 이러한 제2 게이트 스페이서(150-1)를 형성하는 공정에서는 의도치 않게 제2 게이트 스페이서(150-1)의 숄더 로스(shoulder loss) 즉, 제2 게이트 스페이서(150-1)의 수직한 높이가 의도보다 많이 줄어드는 경우가 발생할 수 있다.
제2 게이트 스페이서(150-1)는 게이트 라스트 공정에서 폴리 실리콘막을 포함하는 더미 게이트의 노출을 막는 역할을 한다. 그러나, 상기와 같이 숄더 로스가 발생한 경우에는 더미 게이트의 폴리 실리콘막이 노출되는 경우가 발생할 수 있다.
반도체 소자(2)의 상승된 소오스/드레인(161)은 에피택셜 성장(epitaxial growth)을 이용하여 형성된다. 이 때, 폴리 실리콘막은 단결정 실리콘과 같이 결정면(crystal plane)을 포함하므로, 노출된 폴리 실리콘막에서도 반도체 패턴이 성장하게 된다. 이와 같이, 더미 게이트 구조체의 상부에 기생하여 형성된 반도체 패턴은 결절 결함(nodule defect) 등을 야기한다. 결절 결함에 의해, 반도체 장치의 동작 성능은 저하되고, 공정 수율 또한 낮아지게 된다.
따라서, 본 발명의 제1 실시예에 따른 반도체 소자(2)의 제2 게이트 스페이서(150-1)는 제4 스페이서(154)를 통해서 건식 식각율이 낮은 제2 게이트 스페이서(150-1)를 제공할 수 있다. 즉, 제4 스페이서(154)가 건식 식각율이 낮으므로 전체적으로 제2 게이트 스페이서(150-1)에 형성 공정의 건식 식각에 의한 상기 숄더 로스의 발생을 방지할 수 있다. 이에 따라, 각각의 게이트 전극(147)이 복수개가 있을 때, 서로 단락(short)되는 위험 즉, 결절 결함을 방지할 수 있다.
제2 게이트 스페이서(150-1)는 한번에 2개의 막을 증착하고, 이를 한번에 에칭하여 2중막을 형성할 수 있다. 이러한 방식은 스페이서를 1개씩 형성하는 방법에 비해서 공정의 낭비를 줄이고, 과도한 식각에 의해 다른 패턴이 손상되는 것을 방지할 수 있다.
다시, 도 26을 참조하면, 제4 스페이서(154)는 제5 폭(W5)으로 형성될 수 있고, 제5 스페이서(155)는 제6 폭(W6)으로 형성될 수 있다. 제2 게이트 스페이서(150-1)는 제7 폭(W7)으로 형성될 수 있다. 이 때, 제5 내지 제7 폭(W5~W7)은 일정하지 않을 수 있고, 이러한 경우에는 평균값 또는 중간값 등 대표값을 의미할 수도 있다. 단, 이에 제한되는 것은 아니다.
예를 들어, 제7 폭(W7)은 110 내지 150Å일 수 있다. 전체 제2 게이트 스페이서(150-1)의 폭은 복수의 식각 공정으로부터 내부의 구조체를 보호해야 하므로 일정한 폭을 가질 수 있다. 나아가, 제2 게이트 스페이서(150-1)의 제7 폭(W7)은 전체적인 오버랩 마진등을 고려하여 일정 두께보다 얇아야 한다.
예를 들어, 제6 폭(W6)은 약 20 내지 120Å일 수 있다. 제5 스페이서(155)에는 미세한 핀 홀(pin-hole)이 존재할 수 있다. 이러한 핀 홀은 제5 스페이서(155) 내부에 형성되는 구멍으로서 제5 스페이서(155)가 절연 기능을 하기 위해서는 이러한 핀 홀에 의해 전기적 절연이 방해되지 않도록 일정 두께 이상이 되어야 한다. 또한, 제5 스페이서(155)도 오버랩 마진등을 고려하여 일정 두께보다 얇아야 한다.
예를 들어, 제5 폭(W5)은 약 20 내지 120Å일 수 있다. 제4 스페이서(154)는 핀 홀의 존재와 함께, 전체적인 제2 게이트 스페이서(150-1)의 두께 즉, 제7 폭(W7)의 제한에 의해 결정될 수 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 제2 실시예에 따른 반도체 소자(2)는 제2 게이트 스페이서(150-1)의 저유전 상수를 통해서 용량 커플링을 감소시켜줌으로써, 반도체 소자(2)의 AC 성능을 향상시킬 수 있다. 또한 건식 및 습식 식각 과정에서의 제2 게이트 스페이서(150-1)의 상부 및 하부의 의도치 않은 손상을 방지하여 반도체 소자(2)의 수율의 저하를 방지할 수 있다.
이하에서, 도 10 내지 도 16 및 도 27 내지 도 29를 참조하여, 본 발명의 제2 실시예들에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 전술한 실시예와 차이점을 중심으로 설명한다.
도 27 내지 도 29는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27을 참조하면, 핀형 액티브 패턴(120) 및 더미 게이트 구조체(130)를 덮는 제4 스페이서막(154p)을 형성한다.
제4 스페이서막(154p)은 더미 게이트 구조체(130)의 측면 및 바닥면과, 핀형 액티브 패턴(120)의 측면 및 바닥면과, 필드 절연막(110) 상에 컨포말하게 형성될 수 있다.
제4 스페이서막(154p)은 저유전율 물질을 포함할 수 있고, 예를 들어, 탄소와 산소가 포함된 SiOCN 및 SiOC 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제4 스페이서막(154p)의 탄소 농도는 제5 스페이서막(155p)의 탄소 농도보다 낮고, 제4 스페이서막(154p)의 산소 농도는 제5 스페이서막(155p)의 산소 농도보다 높을 수 있다. 제4 스페이서막(154p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
도 28을 참고하면, 핀형 액티브 패턴(120), 더미 게이트 구조체(130) 및 제4 스페이서막(154p)을 덮는 제5 스페이서막(155p)을 형성한다. 제5 스페이서막(155p)은 제4 스페이서막(154p) 상에 컨포말하게 형성될 수 있다.
제5 스페이서막(155p)은 저유전율 물질을 포함할 수 있고, 예를 들어, 탄소와 산소가 포함된 SiOCN 및 SiOC 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 제5 스페이서막(155p)의 탄소 농도는 제4 스페이서막(154p)의 탄소 농도보다 높고, 제5 스페이서막(155p)의 산소 농도는 제4 스페이서막(154p)의 산소 농도보다 낮을 수 있다. 제5 스페이서막(155p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
제4 및 제5 스페이서막(154p, 153p)의 유전 상수는 3.8 이상 5.5 이하의 값을 가질 수 있다. 제4 스페이서막(154p)은 제5 스페이서막(155p)보다 더 낮은 유전 상수를 가질 수 있다.
도 29를 참고하면, 더미 게이트 구조체(130)의 측면에 제2 게이트 스페이서(150-1)를 형성되고, 하드 마스크(137)는 노출될 수 있다.
또한, 더미 게이트 구조체(130)의 측면에 리세스(162)를 형성한다. 구체적으로, 리세스(162)는 제2 게이트 스페이서(150-1)의 측면에 형성되고, 핀형 액티브 패턴(120) 내에 형성된다.
더미 게이트 구조체(130)의 측면의 제2 게이트 스페이서(150-1)와 핀형 액티브 패턴(120) 내의 리세스(162)는 동시에 형성될 수 있다. 즉, 리세스(162)를 형성할 때, 제2 게이트 스페이서(150-1)도 형성될 수 있다.
제2 게이트 스페이서(150-1)는 도 17 내지 도 19의 제4 및 제5 스페이서막(154p, 155p)을 식각하여 형성하므로, 제2 게이트 스페이서(150-1)는 하드 마스크(137)와 다른 물질을 포함한다. 제2 게이트 스페이서(150-1)는 상기 식각에 의해 제4 및 제5 스페이서(154, 155)를 형성할 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 하드 마스크(137)는 제2 게이트 스페이서(150-1)보다 식각 내성 물질을 포함한다. 상기 식각은 건식 식각일 수 있고, 상기 하드 마스크(137)는 제2 게이트 스페이서(150-1)보다 건식 식각 내성 물질을 포함할 수 있다.
도 29에서, 필드 절연막(110)의 상면으로부터 제2 게이트 스페이서(150-1)의 높이는 필드 절연막(110)의 상면으로부터 더미 게이트 구조체(130)의 상면, 즉 하드 마스크(137)의 상면까지의 높이보다 낮다.
더미 게이트 구조체(130)의 측면에 제2 게이트 스페이서(150-1)를 형성할 때, 더미 게이트 구조체(130)와 오버랩되지 않는 핀형 액티브 패턴(120)의 측면에도 핀 스페이서가 형성될 수 있다. 하지만, 핀형 액티브 패턴(120) 내에 리세스(162)를 형성하기 위해, 핀형 액티브 패턴(120)의 측면에 형성되는 핀 스페이서는 제거되어야 한다. 핀형 액티브 패턴(120)의 측면에 형성되는 핀 스페이서가 제거되는 동안, 제2 게이트 스페이서(150-1)의 높이도 낮아지고, 하드 마스크의 일부도 제거되게 된다.
이 때, 하드 마스크(137)는 제2 게이트 스페이서(150-1)보다 식각 내성 물질을 포함하고 있으므로, 하드 마스크(137)가 제거되는 두께는 제2 게이트 스페이서(150-1)가 제거되는 높이보다 작게 된다. 이를 통해, 제2 게이트 스페이서(150-1)의 높이는 더미 게이트 구조체(130)의 높이보다 낮아지게 된다.
도 29에서, 제2 게이트 스페이서(150-1)는 더미 게이트 구조체(130) 중 더미 실리콘 산화막(131) 및 폴리 실리콘막(133)과 오버랩되고, 하드 마스크(137)와 오버랩되지 않는 것으로 도시된다. 하지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제2 게이트 스페이서(150-1)를 형성하는 식각 공정 조건에 따라, 제2 게이트 스페이서(150-1)는 하드 마스크(137)와 오버랩될 수 있음은 물론이다.
이하, 도 1 내지 도 3 및 도 30을 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자를 설명한다. 본 실시예는 전술한 실시예와 차이점을 중심으로 설명한다.
도 30은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1 내지 도 3 및 도 30을 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 제2 실시예의 제2 게이트 스페이서(150-1)의 구조만 달리한 제3 게이트 스페이서(150-2)를 포함한다.
도 26을 참조하면, 제2 게이트 스페이서(150-1)는 제6 스페이서(154-1) 및 제7 스페이서(155-1)를 포함할 수 있다.
제6 스페이서(154-1)는 제3 게이트 스페이서(150-2)의 가장 내벽에 게이트 전극(147)과 최인접하게 위치할 수 있다. 단, 이에 제한되는 것은 아니고, 제6 스페이서(154-1)와 게이트 전극(147) 사이에 다른 막이 형성될 수도 있다. 즉, 제6 스페이서(154-1)는 제7 스페이서(155-1)보다 안 쪽 즉, 게이트 전극(147)에 가까운 쪽에 위치할 수 있다.
제6 스페이서(154-1)는 탄소와 산소를 포함하는 SiOCN 또는 SiOC를 포함할 수 있다. 제6 스페이서(154-1)는 제7 스페이서(155-1)와 유사한 물질을 포함하지만, 그 구성 원소의 비율이 서로 다를 수 있다. 구체적으로, 제6 스페이서(154-1)의 Si, O, C 또는 N의 비율이 제7 스페이서(155-1)와 서로 다를 수 있다.
제7 스페이서(155-1)는 제3 게이트 스페이서(150-2)의 가장 외벽에 위치할 수 있다. 즉, 제7 스페이서(155-1)는 제6 스페이서(154-1)보다 바깥 쪽 즉, 게이트 전극(147)에 먼 쪽에 위치할 수 있다.
제7 스페이서(155-1)는 탄소를 포함하는 SiN, SiCN, SiOCN 또는 SiOC를 포함할 수 있다.
제6 스페이서(154-1) 및 제7 스페이서(155-1)는 'I'형상일 수 있다. 즉, 게이트 전극(147)에서 밖으로 나가는 방향으로 수평 방향으로 연장된 부분이 없이 수직한 형상만으로 형성될 수 있다. 제6 스페이서(154-1) 및 제7 스페이서(155-1)의 측면은 수직한 형상일 수도 있지만, 측면에 기울기를 가질 수도 있다. 즉, 제3 스페이서(153)는 테이퍼(tapered)진 형상일 수 있다.
본 실시예의 제6 스페이서(154-1) 및 제7 스페이서(155-1)는 각각 제2 실시예의 제4 스페이서(154) 및 제5 스페이서(155)와 동일한 폭을 가질 수 있다. 즉, 제6 스페이서(154-1)는 제5 폭(W5), 제7 스페이서(155-1)는 제6 폭(W6)을 가질 수 있다. 제3 게이트 스페이서(150-2)는 제7 폭(W7)을 가질 수 있다. 즉, 'L'형상이 'I'형상으로 바뀌는 것 외에 본 실시예는 제2 실시예와 동일할 수 있다.
본 발명의 제3 실시예에 따른 반도체 소자(3)는 제3 게이트 스페이서(150-2)가 'I'형상의 제6 스페이서(154-1) 및 제7 스페이서(155-1)를 포함한다. 제6 스페이서(154-1)는 건식 식각에 강하고, 제7 스페이서(155-1)는 습식 식각에 강할 수 있다. 제6 스페이서(154-1)를 통해서, 제3 게이트 스페이서(150-2)는 건식 식각에 대해서 숄더 로스를 일으키지 않아 결절 결함을 방지할 수 있다.
또한, 제6 스페이서(154-1)가 'L'형상이 아닌 'I'형상으로 형성되어 습식 식각에 의해 제3 게이트 스페이서(150-2)의 하부가 손상을 입어 게이트 전극(147)과 상승된 소오스/드레인(161)이 단락될 위험도 줄어들게 된다.
이를 위해 제7 스페이서(155-1)를 위한 스페이서막이 증착되기 전에 제6 스페이서(154-1)를 먼저 형성할 수 있다. 즉, 제6 스페이서(154-1)를 먼저 형성하고, 제7 스페이서(155-1)를 위한 스페이서막을 증착하고, 상기 스페이서막을 식각하여 제7 스페이서(155-1)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
120: 핀형 액티브 패턴
147: 게이트 전극
150: 제1 게이트 스페이서
161: 상승된 소오스/드레인
120: 핀형 액티브 패턴
147: 게이트 전극
150: 제1 게이트 스페이서
161: 상승된 소오스/드레인
Claims (10)
- 기판 상에 돌출되어 형성된 핀형 액티브 패턴;
상기 기판 상에, 상기 핀형 액티브 패턴을 교차하도록 형성된 게이트 전극;
상기 게이트 전극의 측벽에 형성되고, 저유전 상수를 갖는 게이트 스페이서; 및
상기 게이트 전극의 양측에, 상기 핀형 액티브 패턴 상에 형성된 상승된 소오스/드레인(elevated source/drain)을 포함하되,
상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제3 스페이서를 포함하고,
상기 제2 스페이서의 탄소 농도는 상기 제1 및 제3 스페이서의 탄소 농도보다 낮은 반도체 소자. - 제1 항에 있어서,
상기 제1 및 제3 스페이서의 탄소 농도는 실질적으로 동일한 반도체 소자. - 제 1항에 있어서,
상기 제2 스페이서의 산소 농도는 상기 제1 및 제3 스페이서의 산소 농도보다 높은 반도체 소자. - 제 1항에 있어서,
상기 제1 스페이서는 탄소를 포함하는 SiN을 포함하는 반도체 소자. - 제 1항에 있어서,
상기 게이트 스페이서의 유전 상수는 3.8 내지 5.5인 반도체 소자. - 제 1항에 있어서,
상기 제1 내지 제3 스페이서는 SiOCN 또는 SiOC를 포함하는 반도체 소자. - 제 1항에 있어서,
상기 제1 및 제2 스페이서는 'L' 형상이고, 상기 제3 스페이서는 'I' 형상인 반도체 소자. - 제 1항에 있어서,
상기 제2 스페이서의 유전 상수는 상기 제1 및 제3 스페이서의 유전 상수보다 작은 반도체 소자. - 기판 상에 돌출되어 형성된 핀형 액티브 패턴;
상기 기판 상에, 상기 핀형 액티브 패턴을 교차하도록 형성된 게이트 전극;
상기 게이트 전극의 측벽에 형성되고, 저유전 상수를 갖는 게이트 스페이서; 및
상기 게이트 전극의 양측에, 상기 핀형 액티브 패턴 상에 형성된 상승된 소오스/드레인을 포함하되,
상기 게이트 스페이서는, 상기 게이트 전극과 멀어지는 방향으로 순차적으로 접하는 제1 내지 제2 스페이서를 포함하고,
상기 제1 스페이서의 산소 농도는 상기 제2 스페이서의 산소 농도보다 낮은 반도체 소자. - 제 9항에 있어서,
상기 제1 스페이서의 탄소 농도는 상기 제2 스페이서의 탄소 농도보다 낮은 반도체 소자.
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