KR20210098309A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스들에 대한 향상된 내측 스페이서들 및 그 형성 방법들이 개시된다. 실시예에 따르면, 반도체 디바이스는, 기판; 기판 위의 복수의 반도체 채널 구조물들; 복수의 반도체 채널 구조물들 위의 게이트 구조물 - 게이트 구조물은 복수의 반도체 채널 구조물들 중 인접한 반도체 채널 구조물들 사이에서 연장됨 - ; 게이트 구조물에 인접한 소스/드레인 영역 - 소스/드레인 영역은 복수의 반도체 채널 구조물들과 접촉함 - ; 및 소스/드레인 영역과 게이트 구조물 사이에 개재된 내측 스페이서로서, 게이트 구조물 및 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ; 및 제 1 내측 스페이서층 및 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 제 2 내측 스페이서층은 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - 을 포함하는 것인, 내측 스페이서를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 출원은, 2020년 1월 30일에 출원되고 "반도체 디바이스 및 방법"으로 명칭된 미국 가출원 제 62/967,933 호의 이익을 주장하며, 이 가출원은 참조로서 본원에 포함된다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 전도층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 반도체 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 면적 내에 집적되는 것을 가능하게 한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor; NSFET)들을 포함하는 반도체 디바이스의 예를 3차원도로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 및 도 20c는 일부 실시예들에 따른, 반도체 디바이스들의 제조에서의 중간 스테이지들의 단면도들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 반도체 디바이스들 내에 향상된 내측 스페이서(inner spacer)들을 형성하는 방법들 및 상기 방법들에 의해 형성되는 반도체 디바이스들을 제공한다. 내측 스페이서들은 게이트 스택들을 소스/드레인 영역들로부터 격리하기 위해 사용될 수 있다. 내측 스페이서들은 상이한 조성(composition)들을 갖는 다수의 유전체층들을 퇴적함으로써 형성될 수 있다. 예를 들어, 일부 실시예들에서, 내측 스페이서들은 상이한 에칭 선택비(etch selectivity)들 및 유전 상수(dielectric constant)들(k값들)을 갖는 3개의 유전체층들로 형성될 수 있다. 내측 스페이서들은, 높은 에칭 선택비(etch selectivity)를 갖는 제 1 유전체층을 퇴적하고, 이어서 제 1 유전체층 위에 낮은 k값을 갖는 제 2 유전체층을 퇴적하고, 이어서 제 2 유전체층 위에 낮은 k값을 갖는 제 3 유전체층을 퇴적함으로써 형성될 수 있다. 일부 실시예들에서, 제 1 유전체층은 실리콘 탄질화물(silicon carbonitride; SiCN)을 포함할 수 있고, 제 2 유전체층 및 제 3 유전체층은 실리콘 산탄질화물(silicon oxycarbonitride; SiOCN)을 포함할 수 있다. 내측 스페이서들 내에 높은 에칭 선택비를 갖는 제 1 유전체층을 포함하는 것은 내측 스페이서들의 에칭 저항(etch resistance)을 향상시키고, 내측 스페이서들의 프로파일을 향상시킨다. 내측 스페이서들 내에 제 2 유전체층 및 제 3 유전체층을 포함하는 것은 내측 스페이서들을 포함하는 반도체 디바이스들의 유효 캐패시턴스(effective capacitance, Ceff)를 감소시키고, 향상된 디바이스 성능을 초래한다.
도 1은 일부 실시예들에 따른, 나노구조[예를 들어, 나노시트(nanosheet), 나노와이어(nanowire), 게이트 올 어라운드(gate-all-around) 등] 전계 효과 트랜지스터(NSFET)의 예를 예시한다. NSFET들은 기판(50)(예를 들어, 반도체 기판) 위의 나노구조물들(55)을 포함한다. 나노구조물들(55)은, 나노구조물들(55)의 채널 영역들로서 역할하는 제 2 반도체층들(54A 내지 54C)을 포함한다. 기판(50) 내에 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(58)이 배치되고, 이웃하는 STI 영역들(58) 위에 그리고 사이에 나노구조물들(55)이 배치된다. STI 영역들(58)이 기판(50)으로부터 분리되어 있는 것으로서 설명되고/예시되지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판을 단독으로 또는 반도체 기판과 STI 영역들의 조합을 지칭할 수 있다.
게이트 유전체층들(100)이 제 2 반도체층들(54A 내지 54C) 각각의 상면들, 측벽들, 및 하면들과 같은 나노구조물들(55)의 상면들, 측벽들, 및 하면들을 따르고, 기판(50)의 부분들의 상면들 및 측벽들을 따른다. 게이트 유전체층들(100) 위에 게이트 전극들(102)이 있다. 나노구조물들(55), 게이트 유전체층들(100), 및 게이트 전극들(102)의 서로 반대측에 있는 측부(side)들에 에피택셜 소스/드레인 영역들(92)이 배치된다. 도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A')은 게이트 전극(102)의 길이방향 축을 따르며, 예를 들어 방향에 있어서 NSFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직이다. 단면(B-B')은 단면(A-A')에 수직이고, 나노구조물들(55)의 길이방향 축을 따르며, 예를 들어 NSFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 있다. 단면(C-C')은 단면(A-A')에 평행하고 NSFET들의 에피택셜 소스/드레인 영역들(92)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
본원에서 논의되는 일부 실시예들은 게이트 라스트 프로세스(gate-last processe)들을 사용하여 형성되는 NSFET들의 컨텍스트로 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)들 또는 평면형 FET들과 같은 평면형 디바이스들에서 사용되는 양태들을 구상한다.
도 2는 일부 실시예들에 따른, NSFET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 18d, 도 19a, 및 도 20a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 12d, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 18c, 도 19b, 및 도 20b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 13d, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 및 도 20c는 도 1에 예시된 기준 단면(C-C')을 예시한다.
도 2에서, NSFET들을 형성하기 위해 기판(50)이 제공된다. 기판(50)은 [예를 들어, p형(p-type) 또는 n형(n-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료층이다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n형 NSFET들과 같은 n형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p형 NSFET들과 같은 p형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50N)은 [예시된 바와 같이 디바이더(divider)(51)에 의해] 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
기판(50)의 영역(50N) 및 영역(50P) 내에 적절한 웰(well)들(별도로 예시되지는 않음)이 형성될 수 있다. 일부 실시예들에서, 영역(50N) 내에 P 웰들이 형성될 수 있고, 영역(50P) 내에 N 웰들이 형성될 수 있다. 일부 실시예들에서, P 웰들 또는 N 웰들이 영역(50N) 및 영역(50P) 각각에 형성될 수 있다.
상이한 웰 유형들을 포함하는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크들(별도로 예시되지는 않음)을 사용하여 달성될 수 있다. 예를 들어, 영역(50N) 내의 기판(50) 위에 포토레지스트가 형성될 수 있다. 기판(50)의 영역(50P)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술(spin-on technique)을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50P) 내에 n형 불순물 주입이 수행되고, 포토레지스트는, n형 불순물들이 영역(50N) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할할 수 있다. n형 불순물들은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3와 같이, 1x1018 atoms/cm3 이하의 농도로 영역에 주입되는 인화물, 비소, 안티몬(antimony) 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스(ashing process)에 의해 포토레지스트가 제거된다.
영역(50P)의 주입에 이어서, 영역(50D) 내의 기판(50) 위에 포토레지스트가 형성된다. 기판(50)의 영역(50N)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50N) 내에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, p형 불순물들이 영역(50P) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할할 수 있다. p형 불순물들은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3와 같이, 1x1018 atoms/cm3 이하의 농도로 영역에 주입되는 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
안티 펀치 스루(anti-punch-through; APT) 주입이 APT 영역(53)을 형성하기 위해 기판(50)의 상부에 수행될 수 있다. APT 주입 동안, 영역(50N) 및 영역(50P) 내에 도펀트들이 주입될 수 있다. 도펀트들은, 영역(50N) 및 영역(50P) 각각에 형성될 [도 13a 내지 도 13d와 관련하여 아래에서 논의되는 에피택셜 소스/드레인 영역들(92)과 같은] 소스/드레인 영역들의 전도 유형(conductivity type)과 반대인 전도 유형을 가질 수 있다. APT 영역(53)은, 후속 프로세스들에서 형성될, 결과적인 NSFET들에 후속하여 형성되는 소스/드레인 영역들 아래로 연장될 수 있다. APT 영역(53)은 소스/드레인 영역들로부터 기판(50)으로의 누설(leakage)을 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, APT 영역(53) 내의 도핑 농도는 약 1x1018 atoms/cm3 내지 약 1x1019 atoms/cm3일 수 있다. 단순화 및 가독성을 위해, APT 영역(53)은 후속 도면들에 예시되지 않는다. [웰들 및/또는 APT 영역(53)의 형성을 포함하여] 영역(50N) 및 영역(50P)의 주입들 후, 주입 데미지를 리페어(repair)하고 주입된 p형 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다.
또한 도 2에서, 기판(50) 위에 다중층 스택(56)이 형성된다. 다중층 스택(56)은 상이한 반도체 재료들의 교호하는(alternating) 제 1 반도체층들(52) 및 제 2 반도체층들(54)을 포함한다. 제 1 반도체층들(52)은, 예를 들어 실리콘 게르마늄(silicon germanium; SiGe) 등을 포함할 수 있는 제 1 반도체 재료들로 형성될 수 있다. 제 2 반도체층들(54)은, 예를 들어 실리콘(silicon; Si), 실리콘 탄소(silicon carbon; SiC) 등을 포함할 수 있는 제 2 반도체 재료들로 형성될 수 있다. 일부 실시예들에서, 제 1 반도체층들(52)이 제 2 반도체 재료들로 형성될 수 있고 제 2 반도체층들(54)이 제 1 반도체 재료들로 형성될 수 있다. 예시의 목적을 위해, 다중층 스택(56)은 3개의 제 1 반도체층들(52)[예를 들어, 제 1 반도체층들(52A 내지 52C)] 및 3개의 제 2 반도체층들(54)[예를 들어, 제 2 반도체층들(54A 내지 54C)]을 포함한다. 일부 실시예들에서, 다중층 스택은 2쌍 내지 4쌍의 제 1 반도체층(52) 및 제 2 반도체층(54)을 포함할 수 있다. 일부 실시예들에서, 다중층 스택(56)은 임의의 수의 제 1 반도체층(52) 및 제 2 반도체층(54)을 포함할 수 있다. 다중층 스택(56)의 층들 각각은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 기상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE) 등과 같은 프로세스를 사용하여 에피택셜방식으로(epitaxially) 성장될 수 있다. 제 1 반도체층들(52A 내지 52C) 각각은 약 8 nm 내지 약 12 nm 또는 약 9.5 nm 내지 약 10.5 nm의 두께를 가질 수 있다. 제 2 반도체층들(54A 내지 54C) 각각은 약 5 nm 내지 약 15 nm 또는 약 8 nm 내지 약 12 nm의 두께를 가질 수 있다.
예시의 목적을 위해, 제 2 반도체층들(54)은 영역(50N) 및 영역(50P) 내에 채널 영역들을 형성하는 것으로서 설명될 것이다. 제 1 반도체층들(52)은, 후속하여 제거될 수 있는 영역(50N) 및 영역(50P) 내의 희생층들일 수 있다. 일부 실시예들에서, 제 1 반도체층들(52)이 채널 영역들을 형성할 수 있고 제 2 반도체층들(54)이 영역(50N) 및 영역(50P) 내의 희생층들일 수 있다. 일부 실시예들에서, 제 2 반도체층들(54)이 영역(50N) 내에 채널 영역들을, 영역(50P) 내에 희생층들을 형성할 수 있고, 제 1 반도체층들(52)이 영역(50N) 내에 희생층들을, 영역(50P) 내에 채널 영역들을 형성할 수 있거나, 또는 제 1 반도체층들(52)이 영역(50N) 내에 채널 영역들을, 영역(50P) 내에 희생층들을 형성할 수 있고, 제 2 반도체층들(54)이 영역(50N) 내에 희생층들을, 영역(50P) 내에 채널 영역들을 형성할 수 있다.
도 3에서, 다중층 스택(56)에 나노구조물들(55)이 형성되고 기판(50)이 에칭된다. 일부 실시예들에서, 나노구조물들(55)은 다중층 스택(56) 및 기판(50)에 트렌치들을 에칭함으로서 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다.
나노구조물들(55) 및 기판(50)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 나노구조물들(55) 및 기판(50)은 이중 패터닝 프로세스(double-patterning process) 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스 및 자가 정렬 프로세스를 조합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되게 한다. 예를 들어, 일부 실시예들에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 나노구조물들(55) 및 기판(50)을 패터닝하는데 사용될 수 있다. 일부 실시예들에서, 나노구조물들(55) 및 기판(50)을 패터닝한 후 나노구조물들(55) 상에 마스크(또는 다른 층)가 남아있을 수 있다.
도 4에서, 나노구조물들(55) 및 기판(50)의 패터닝된 부분들에 인접하게 얕은 트렌치 격리(STI) 영역들(58)이 형성된다. STI 영역들(58)은 기판(50) 위에 그리고 기판(50)의 이웃하는 나노구조물들(55)/패터닝된 부분들 사이에 절연 재료(별도로 예시되지는 않음)를 형성함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 퇴적된 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링이 있는 리모트 플라즈마 시스템에서의 CVD 기반 재료 퇴적] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일부 실시예들에서, 절연 재료는 과잉 절연 재료가 나노구조물들(55)을 커버하도록 형성된다. 절연 재료는 단일층을 포함할 수 있거나 다중층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서 기판(50) 및 나노구조물들(55)의 표면들을 따라 라이너(liner)(별도로 예시되지는 않음)가 먼저 형성될 수 있다. 그 후, 라이너 위에 위에서 논의된 것과 같은 충전 재료(fill material)가 형성될 수 있다.
이어서 나노구조물들(55) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 제거 프로세스가 적용된다. 일부 실시예들에서, 화학 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 프로세스(etch-back process), 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 재료 및 나노구조물들(55)을 평탄화할 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 나노구조물들(55) 및 절연 재료의 상면들이 평평해지도록 나노구조물들(55)을 노출시킨다.
절연 재료는 이어서 도 4에 예시된 바와 같이 STI 영역들(58)을 형성하기 위해 리세싱된다. 절연 재료는, 나노구조물들(55) 및 기판(50)의 상부들이 이웃하는 STI 영역들(58) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역들(58)의 상면들은 예시된 바와 같은 평면들, 볼록면들, [접시(dishing)와 같은] 오목면들, 또는 이들의 조합을 가질 수 있다. STI 영역들(58)의 상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역들(58)은 절연 재료의 재료에 대해 선택적인 것[예를 들어, 나노구조물들(55) 및 기판(50)의 재료보다 빠른 레이트(rate)로 절연 재료의 재료를 에칭함]과 같은 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들면 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 설명된 프로세스는 나노구조물들(55)을 어떻게 형성하는지의 일례일뿐이다. 일부 실시예들에서, 나노구조물들(55)은 에피택셜 성장 프로세스들에 의해 형성될 수 있다. 예를 들어, 기판(50)의 상면들 위에 유전체층들이 형성될 수 있고, 트렌치들이 그 아래에 있는 기판(50)을 노출시키기 위해 유전체층들을 관통하여 에칭될 수 있다. 트렌치들 내에 에피택셜 구조물들이 에피택셜방식으로 성장될 수 있고, 유전체층들은 나노구조물들(55)을 형성하기 위해 에피택셜 구조물들이 유전체층으로부터 돌출되도록 리세싱될 수 있다. 나노구조물들(55)에서, 에피택셜 구조물들은 제 1 반도체 재료들 및 제 2 반도체 재료들의 교호층(alternating layer)들을 포함할 수 있다. 유전체층들은 후속하여, 나노구조물들(55) 및 기판(50)의 부분들이 유전체층으로부터 돌출되도록 리세싱될 수 있다. 나노구조물들(55) 및 기판(50)의 부분들이 에피택셜방식으로 성장되는 실시예들에서, 인시추(in situ) 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜방식으로 성장되는 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 사전 및 후속 주입들을 생략시킬 수 있다.
도 5에서, 나노구조물들(55) 및 기판(50)의 부분들 상에 더미 유전체층들(60)이 형성되어 (만일 있다면) STI 영역들(58) 위로 연장된다. 더미 유전체층들(60)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 또는 열적으로 성장될 수 있다. 더미 유전체층들(60) 위에 더미 게이트층(62)이 형성되고, 더미 게이트층(62) 위에 마스크층(64)이 형성된다. 더미 유전체층들(60) 위에 더미 게이트층(62)이 퇴적될 수 있고 이어서 CMP과 같은 프로세스에 의해 평탄화될 수 있다. 더미 게이트층(62) 위에 마스크층(64)이 퇴적될 수 있다. 더미 게이트층(62)은 전도성 재료 또는 비전도성 재료일 수 있고, 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline-silicon)[폴리실리콘(polysilicon)], 다결정 실리콘 게르마늄(폴리SiGe), 금속성 질화물들, 금속성 규화물들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 증착(sputter deposition), 또는 선택된 재료를 퇴적시키기 위한 본 기술분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(62)은 STI 영역들(58)의 재료로부터 높은 에칭 선택비를 갖는 다른 재료들로 제조될 수 있다. 마스크층(64)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 예시적 목적만을 위해 더미 유전체층들(60)이 나노구조물들(55) 및 기판(50)만을 커버하는 것으로 도시된 점에 유념한다. 일부 실시예들에서, 더미 유전체층들(60)은, 더미 유전체층들(60)이 STI 영역들(58)을 커버하여, 더미 게이트층(62)과 STI 영역들(58) 사이에서 연장되도록 퇴적될 수 있다.
도 6a 내지 도 20c는 예시적인 디바이스들의 제조에서의 다양한 추가 단계들을 예시한다. 도 6b 내지 도 20c는 영역(50N) 또는 영역(50P) 중 하나 내의 피처들을 예시한다. 예를 들어, 도 6a 내지 도 20c에 예시된 구조물들은 영역(50N) 및 영역(50P) 둘 다에 적용가능할 수 있다. (만일 있다면) 영역(50N) 및 영역(50P)의 구조물들에서의 차이점들은 각각의 도면을 수반하는 텍스트에서 설명된다.
도 6a 내지 도 6c에서, 마스크들(74)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크층(64)(도 5를 보라)이 패터닝될 수 있다. 허용가능한 에칭 기술은, 더미 게이트들(72)을 형성하기 위해 마스크들(74)의 패턴을 더미 게이트층(62)으로 전사(transfer)하기 위해 사용될 수 있다. 일부 실시예들에서, 마스크들(74)의 패턴이 또한 더미 유전체층들(60)로 전사될 수 있다. 더미 게이트들(72)은 나노구조물들(55)의 각각의 채널 영역들을 커버한다. 일부 실시예들에서, 채널 영역들은 영역(50N) 내의 제 2 반도체 재료들을 포함하는 제 2 반도체층들(54A 내지 54C) 내에 형성될 수 있고, 채널 영역들은 영역(50P) 내의 제 1 반도체 재료들을 포함하는 제 1 반도체층들(52A 내지 52C) 내에 형성될 수 있다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들(72)로부터 물리적으로 분리시키기 위해 사용될 수 있다. 더미 게이트들(72)은 각각의 나노구조물들(55)의 길이 방향(lengthwise direction)들에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체층들(60), 더미 게이트들(72), 및 마스크들(74)은 집합적으로 "더미 게이트 스택들"로 지칭될 수 있다. 더미 게이트들(72)은 약 12 nm 내지 약 20 nm 또는 약 14.5 nm 내지 약 17 nm의 게이트 길이들을 가질 수 있다.
도 7a 내지 도 7c에서, 도 6a 내지 도 6c에 예시된 구조물들 위에 제 1 스페이서층(80) 및 제 2 스페이서층(82)이 형성된다. 도 7a 내지 도 7c에서, 제 1 스페이서층(80)은 STI 영역들(58)의 상면들, 나노구조물들(55) 및 마스크들(74)의 상면들과 측벽들, 및 기판(50), 더미 게이트들(72) 및 더미 유전체층들(60)의 측벽들에 형성된다. 제 1 스페이서층(80) 위에 제 2 스페이서층(82)이 퇴적된다. 제 1 스페이서층(80)은 열 산화에 의해 형성될 수 있거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제 1 스페이서층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제 2 스페이서층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제 2 스페이서층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 8a 내지 도 8c에서, 제 1 스페이서들(81) 및 제 2 스페이서들(83)을 형성하기 위해 제 1 스페이서층(80) 및 제 2 스페이서층(82)이 에칭된다. 제 1 스페이서층(80) 및 제 2 스페이서층(82)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 나노구조물들(55), 더미 유전체층들(60), 더미 게이트들(72), 및 마스크들(74)의 측벽들에 제 1 스페이서들(81) 및 제 2 스페이서들(83)이 배치될 수 있다. 제 1 스페이서들(81) 및 제 2 스페이서들(83)은, 제 1 스페이서층(80) 및 제 2 스페이서층(82)을 에칭하기 위해 사용되는 에칭 프로세스들로 인해 나노구조물들(55) 및 더미 게이트 스택들 근방에서 상이한 높이들을 가질 수 있을 뿐만 아니라 나노구조물들(55)과 더미 게이트 스택들 사이에서 상이한 높이들을 가질 수 있다. 특히, 도 8b 및 도 8c에 예시된 바와 같이, 일부 실시예들에서, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 나노구조물들(55)의 측벽들 위로 부분적으로 연장될 수 있고 더미 게이트 스택들의 상면들로 연장될 수 있다. 일부 실시예들에서, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 더미 게이트 스택들의 측벽들 위로 부분적으로 연장될 수 있다. 예를 들어, 제 1 스페이서들(81) 및 제 2 스페이서들(83)의 상면들은 더미 게이트들의 상면들 위에 그리고 마스크들(74)의 상면들 아래에 배치될 수 있다. 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 약 4.1 내지 약 5.5 또는 약 4.6 내지 약 5.0의 유효 유전 상수들(k값들) 및 약 3.5 nm 내지 약 5.0 nm 또는 약 4.1 nm 내지 약 4.4 nm의 두께들(T5)을 가질 수 있다.
도 9a 내지 도 9c에서, 나노구조물들(55) 및 기판(50) 내에 제 1 리세스들(86)이 형성된다. 제 1 리세스들(86)은 제 1 반도체층들(52A 내지 52C) 및 제 2 반도체층들(54A 내지 54C)을 관통하여 연장될 수 있다. 일부 실시예들에서, 제 1 리세스들(86)은 또한 기판(50) 내로 연장될 수 있다. 도 9c에 예시된 바와 같이, STI 영역들(58)의 상면들은 기판(50)의 상면들과 동일한 높이에 있을 수 있다. 일부 실시예들에서, 기판(50)은, 제 1 리세스들(86)의 하면들이 STI 영역들(58) 등의 상면들 아래에 배치되도록 에칭될 수 있다. 제 1 리세스들(86)은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등과 같은 이방성 에칭 프로세스를 사용하여 나노구조물들(55) 및/또는 기판(50)을 에칭함으로써 형성될 수 있다. 제 1 스페이서들(81), 제 2 스페이서들(83), 및 마스크들(74)은 제 1 리세스들(86)을 형성하기 위해 사용되는 에칭 프로세스들 동안 나노구조물들(55) 및 기판(50)의 부분들을 마스킹한다. 단일 에칭 프로세스가 다중층 스택(56)의 각각의 층을 에칭하기 위해 사용될 수 있다. 일부 실시예들에서, 다중 에칭 프로세스가 다중층 스택(56)의 층들을 에칭하기 위해 사용될 수 있다. 제 1 리세스들(86)이 원하는 깊이에 도달한 후 제 1 리세스들(86)의 에칭을 저지하기 위해 시한적 에칭 프로세스(timed etch processe)들이 사용될 수 있다.
도 10a 내지 도 10c에서, 제 1 리세스들(86)에 의해 노출된 제 1 반도체 재료들[예를 들어, 제 1 반도체층들(52A 내지 52C)]로 형성된 다중층 스택(56)의 층들의 측벽들의 부분들이 측벽 리세스들(88)을 형성하기 위해 에칭된다. 측벽들은 습식 에칭 등과 같은 등방성 에칭 프로세스(isotropic etching processe)들을 사용하여 에칭될 수 있다. 제 1 반도체층들(52A 내지 52C)을 에칭하기 위해 사용되는 에천트들은, 제 2 반도체층들(54A 내지 54C) 및 기판(50)이 제 1 반도체층들(52A 내지 52C)과 비교하여 상대적으로 에칭되지 않은 채 남아있도록 제 1 반도체 재료들에 대해 선택적일 수 있다. 제 1 반도체층들(52A 내지 52C)이 예를 들어 SiGe을 포함하고, 제 2 반도체층들(54A 내지 54C)이 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide; TMAH), 암모늄 수산화물(ammonium hydroxide, NH4OH) 등이 다중층 스택(56)의 측벽들을 에칭하기 위해 사용될 수 있다. 추가 실시예들에서, 건식 에칭 프로세스를 사용하여 다중층 스택(56)의 층들이 에칭될 수 있다. 불화 수소(hydrogen fluoride), 다른 불소계 가스 등이 다중층 스택(56)의 측벽들을 에칭하기 위해 사용될 수 있다. 측벽 리세스들(88)은 약 3 nm 내지 약 6 nm 또는 약 4.3 nm 내지 약 4.7 nm의 깊이(D1)로 연장될 수 있고, 약 8 nm 내지 약 12 nm 또는 약 9 nm 내지 약 11 nm의 폭들(W1)을 가질 수 있다.
도 10b에 예시된 바와 같이, 제 1 반도체층들(52A 내지 52C)의 측벽들은 오목할 수 있다. 일부 실시예들에서, 제 1 반도체층들(52A 내지 52C)의 중앙 부분들은 약 1 nm 내지 약 2 nm 또는 약 1.4 nm 내지 약 1.6 nm 범위의 거리만큼 제 1 반도체층들(52A 내지 52C)의 주변 부분들로부터 리세싱될 수 있다. 다른 실시예들에서, 제1 반도체층들(52A 내지 52C)의 측벽들은 실질적으로 수직이거나 볼록할 수 있다.
도 11a 내지 도 11c에서, 내측 스페이서층들[예를 들어, 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)]이 도 10a 내지 도 10c에 예시된 구조물 위에 배치된다. 제 1 내측 스페이서층(90A)은 CVD, ALD 등과 같은 컨포멀 퇴적 프로세스(conformal deposition process)에 의해 퇴적될 수 있다. 제 1 내측 스페이서층(90A)은 약 500 ˚C 내지 약 850 ˚C 또는 약 650 ˚C 내지 약 700 ˚C의 온도로 열 퇴적 프로세스에 의해 퇴적될 수 있다.
제 1 내측 스페이서층(90A)은, 제 1 내측 스페이서층(90A)의 에칭 레이트(etching rate)에 대한 제 1 반도체층들(52A 내지 52C)의 에칭 레이트의 비율인 제 1 에칭 선택비가 높은 재료로 형성될 수 있다. 이와 같이, [도 17a 내지 도 17c와 관련하여 아래에서 논의되는] 제 1 반도체층들(52A 내지 52C)의 후속 제거 동안의 제 1 내측 스페이서층(90)의 에칭이 감소될 수 있다. 제 1 에칭 선택비는 약 100보다 클 수 있거나 약 50 내지 약 500 또는 약 150 내지 약 250의 범위일 수 있다. 제 1 내측 스페이서층(90A)의 재료는 또한, 높은, 제 1 내측 스페이서층(90A)의 에칭 레이트에 대한 제 2 내측 스페이서층(90B)의 에칭 레이트의 비율인 제 2 에칭 선택비를 갖도록 선택될 수 있다. 이와 같이, [도 12a 내지 도 12d와 관련하여 아래에서 논의되는] 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)의 후속 패터닝 동안의 제 1 내측 스페이서층(90A)의 에칭이 또한 감소될 수 있다. 제 2 에칭 선택비는 약 1.5보다 클 수 있거나 약 1.2 내지 약 3.0 또는 약 1.5 내지 약 2.5의 범위일 수 있다. 다양한 실시예들에서, 제 1 내측 스페이서층(90A)은 실리콘 질화물(silicon nitride; SiN), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(silicon oxycarbide; SiOC), 실리콘 산탄질화물(SiOCN) 등을 포함할 수 있다. 제 1 내측 스페이서층(90A)이 탄소를 포함하는 실시예들에서, 제 1 내측 스페이서층(90A) 내의 탄소의 원자 농도는 약 10 퍼센트보다 작을 수 있다.
제 1 내측 스페이서층(90A)이 실리콘 질화물을 포함하는 실시예들에서, 제 1 내측 스페이서층(90A) 내의 질소의 원자 퍼센티지는 약 35 퍼센트 내지 약 50 퍼센트 또는 약 40 퍼센트 내지 약 45 퍼센트의 범위일 수 있다. 제 1 내측 스페이서층(90A)이 실리콘 탄질화물을 포함하는 실시예들에서, 제 1 내측 스페이서층(90A) 내의 질소의 원자 퍼센티지는 약 25 퍼센트 내지 약 45 퍼센트 또는 약 32.5 퍼센트 내지 약 37.5 퍼센트의 범위일 수 있고, 제 1 내측 스페이서층(90A) 내의 탄소의 퍼센티지는 약 5 퍼센트 내지 약 20 퍼센트 또는 약 10 퍼센트 내지 약 15 퍼센트의 범위일 수 있다. 제 1 내측 스페이서층(90A)은 약 2.5 g/cm3 내지 약 2.9 g/cm3의 밀도를 가질 수 있다. 제 1 내측 스페이서층(90A)의 유전 상수(k값)는 약 6.0 내지 약 7.3 또는 약 6.5 내지 약 6.8일 수 있다. 제 1 내측 스페이서층(90A)은 약 0.5 nm 내지 약 1.5 nm 또는 약 0.8 nm 내지 약 1.2 nm의 두께(T1)로 퇴적될 수 있다.
이어서 제 1 내측 스페이서층(90A) 위에 제 2 내측 스페이서층(90B)이 퇴적될 수 있다. 제 2 내측 스페이서층(90B)은 CVD, ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제 2 내측 스페이서층(90B)은 약 500 ˚C 내지 약 850 ˚C 또는 약 650 ˚C 내지 약 700 ˚C의 온도로 열 퇴적 프로세스에 의해 퇴적될 수 있다.
제 2 내측 스페이서층(90B)은 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)으로부터 형성되는 [도 12a 내지 도 12d와 관련하여 아래에서 논의되는 내측 스페이서들(90)과 같은] 내측 스페이서들의 유효 k값을 감소시키기 위해 로우 k 재료(low-k material)로 형성될 수 있다. 예를 들어, 제 2 내측 스페이서층(90B)의 유전 상수(k값)는 약 4.2 내지 약 5.7 또는 약 4.8 내지 약 5.1일 수 있다. 일부 실시예들에서, 제 2 내측 스페이서층(90B)은 실리콘 산탄질화물(SiOCN), 실리콘 산질화물(SiON) 등을 포함할 수 있다.
제 2 내측 스페이서층(90B) 내의 탄소의 원자 퍼센티지는 약 0 퍼센트 내지 약 5 퍼센트일 수 있거나, 약 5 퍼센트보다 작을 수 있거나, 약 2.5 퍼센트일 수 있다. 제 2 내측 스페이서층(90B) 내의 질소의 원자 퍼센티지는 약 10 퍼센트 내지 약 35 퍼센트 또는 약 20 퍼센트 내지 약 25 퍼센트일 수 있다. 제 2 내측 스페이서층(90B) 내의 산소의 원자 퍼센티지는 약 30 퍼센트 내지 약 60 퍼센트 또는 약 42.5 퍼센트 내지 약 47.5 퍼센트의 범위일 수 있다. 제 2 내측 스페이서층(90B)은 약 1 nm 내지 약 3 nm 또는 약 1.8 nm 내지 약 2.2 nm의 두께(T2)로 퇴적될 수 있다.
이어서 제 2 내측 스페이서층(90B) 위에 제 3 내측 스페이서층(90C)이 퇴적될 수 있다. 제 3 내측 스페이서층(90C)은 CVD, ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제 3 내측 스페이서층(90C)은 약 500 ˚C 내지 약 850 ˚C 또는 약 650 ˚C 내지 약 700 ˚C의 온도로 열 퇴적 프로세스에 의해 퇴적될 수 있다.
제 3 내측 스페이서층(90C)은 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)으로부터 형성되는 [도 12a 내지 도 12d와 관련하여 아래에서 논의되는 내측 스페이서들(90)과 같은] 내측 스페이서들의 유효 k값을 감소시키기 위해 로우 k 재료로 형성될 수 있다. 예를 들어, 제 3 내측 스페이서층(90C)의 유전 상수(k값)는 약 4.5 내지 약 6.0 또는 약 5.1 내지 약 5.4일 수 있다. 제 3 내측 스페이서층(90C)의 재료는 또한, 높은, 제 3 내측 스페이서층(90C)의 에칭 레이트에 대한 제 2 내측 스페이서층(90B)의 에칭 레이트의 비율인 제 3 에칭 선택비를 갖도록 선택될 수 있다. 이와 같이, [도 12a 내지 도 12d와 관련하여 아래에서 논의되는] 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)의 후속 패터닝 동안의 제 3 내측 스페이서층(90C)의 에칭이 감소될 수 있다. 제 3 에칭 선택비는 약 1.5보다 클 수 있거나 약 1.2 내지 약 3.0 또는 약 1.5 내지 약 2.5의 범위일 수 있다. 일부 실시예들에서, 제 3 내측 스페이서층(90C)은 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 산질화물(SiON) 등을 포함할 수 있다.
제 3 내측 스페이서층(90C)이 실리콘 질화물을 포함하는 실시예들에서, 제 3 내측 스페이서층(90C) 내의 질소의 원자 퍼센티지는 약 35 퍼센트 내지 약 50 퍼센트 또는 약 40 퍼센트 내지 약 45 퍼센트의 범위일 수 있다. 제 3 내측 스페이서층(90C)이 실리콘 산탄질화물 또는 실리콘 산질화물을 포함하는 실시예들에서, 제 3 내측 스페이서층(90C) 내의 탄소의 원자 퍼센티지는 약 10 퍼센트보다 작을 수 있고, 약 3 퍼센트 내지 약 10 퍼센트 또는 약 5 퍼센트 내지 약 8 퍼센트의 범위일 수 있거나, 약 0 퍼센트일 수 있고; 제 3 내측 스페이서층(90C) 내의 질소의 원자 퍼센티지는 약 30 퍼센트 내지 약 50 퍼센트 또는 약 37.5 퍼센트 내지 약 42.5 퍼센트의 범위일 수 있으며; 제 3 내측 스페이서층(90C) 내의 산소의 원자 퍼센티지는 약 25 퍼센트 내지 약 55 퍼센트 또는 약 37.5 퍼센트 내지 약 42.5 퍼센트의 범위일 수 있다. 제 2 내측 스페이서층(90B)은 제 1 내측 스페이서층(90A) 및 제 3 내측 스페이서층(90C)보다 큰 산소의 원자 퍼센티지를 가질 수 있다. 제 3 내측 스페이서층(90C)은 약 1.5 nm 내지 약 3.5 nm 또는 약 2.3 nm 내지 약 2.7 nm의 두께(T3)로 퇴적될 수 있다. 일부 실시예들에서, 제 3 내측 스페이서층(90C) 및 제 2 내측 스페이서층(90B)은 약 3.5 nm 내지 약 5.5 nm 또는 약 4.3 nm 내지 약 4.7 nm의 조합된 두께를 가질 수 있다.
제 2 내측 스페이서층(90B) 및 제 3 내측 스페이서층(90C)용 로우 k 재료들을 포함하는 것은, 로우 k 재료들이 (도 17a 내지 도 17c와 관련하여 아래에서 논의되는) 제 1 반도체층들(52A 내지 52C)을 제거하기 위해 사용되는 에천트들에 대해 낮은 에칭 선택비를 가질 수 있으므로, 종래의 통념과 상반될 수 있다. 그러나, 제 1 내측 스페이서층(90A)이 제 1 반도체층들(52A 내지 52C)을 제거하기 위해 사용되는 에천트들에 대해 높은 에칭 선택비를 갖는 재료들로 형성될 수 있기 때문에, 제 2 내측 스페이서층(90B) 및 제 3 내측 스페이서층(90C)이 제 1 반도체층들(52A 내지 52C)을 제거하기 위해 사용되는 에천트들로부터 보호될 수 있고, 로우 k 재료들이 제 2 내측 스페이서층(90B) 및 제 3 내측 스페이서층(90C)용으로 사용될 수 있다. 이는, 제 2 내측 스페이서층(90B) 및 제 3 내측 스페이서층(90C)을 포함하는 [도 12a 내지 도 12d와 관련하여 아래에서 논의되는 내측 스페이서들(90)과 같은] 내측 스페이서들에 대한 유효 k값들을 감소시킬 수 있어서, 내측 스페이서들을 포함하는 반도체 디바이스들의 유효 캐패시턴스(Ceff)를 감소시키고 디바이스 성능을 향상시킨다.
제 1 내측 스페이서층(90A)과 제 2 내측 스페이서층(90B) 사이에 그리고 제 2 내측 스페이서층(90B)과 제 3 내측 스페이서층(90C) 사이에 구배 영역(gradient region)들이 형성될 수 있다. 제 1 내측 스페이서층(90A)과 제 2 내측 스페이서층(90B) 사이의 구배 영역은, 약 0.5 nm 내지 약 1.0 nm 또는 약 0.7 nm 내지 약 0.8 nm의 두께 및 약 0 퍼센트 내지 약 60 퍼센트 또는 약 27.5 퍼센트 내지 약 32.5 퍼센트의 산소의 원자 농도를 가질 수 있다. 제 2 내측 스페이서층(90B)과 제 3 내측 스페이서층(90C) 사이의 구배 영역은, 약 0.5 nm 내지 약 1.0 nm 또는 약 0.7 nm 내지 약 0.8 nm의 두께 및 약 25 퍼센트 내지 약 60 퍼센트 또는 약 40 퍼센트 내지 약 45 퍼센트의 산소의 원자 농도를 가질 수 있다.
일부 실시예들에서, 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)은, 제 1 내측 스페이서층(90A)과 제 2 내측 스페이서층(90B) 사이의 계면에 또는 제 2 내측 스페이서층(90B)과 제 3 내측 스페이서층(90C) 사이의 계면에 자연 산화물들이 형성되지 않도록 인 시추(in situ)로 퇴적될 수 있다. 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)은 약 95 퍼센트보다 큰 순응도(conformity)들을 갖는 프로세스들에 의해 퇴적될 수 있고, 약 20보다 큰 애스펙트 비율들[측벽 리세스들(88)의 폭(W1)에 대한 측벽 리세스들(88)의 깊이(D1)의 비율들]을 갖는 측벽 리세스들(88) 내에 퇴적될 수 있다. 제 2 내측 스페이서층(90B)의 두께(T2)에 대한 제 1 내측 스페이서층(90A)의 두께(T1)의 비율은 약 0.3 내지 약 1.0 또는 약 0.4 내지 약 0.6일 수 있다. 제 3 내측 스페이서층(90C)의 두께(T3)에 대한 제 2 내측 스페이서층(90B)의 두께(T2)의 비율은 약 0.5 내지 약 1.5 또는 약 0.4 내지 약 0.6일 수 있다. 제 3 내측 스페이서층(90C)의 두께(T3)에 대한 제 1 내측 스페이서층(90A)의 두께(T1)의 비율은 약 0.3 내지 약 1.0 또는 약 0.4 내지 약 0.6일 수 있다.
3개의 내측 스페이서층들이 형성되는 것으로서 설명되었지만, 더 많거나 적은 내측 스페이서층들이 형성될 수 있다. 예를 들어, 일부 실시예들에서, 2개의 내측 스페이서층들과 같이 3개보다 적은 내측 스페이서층들, 또는 4개 이상의 내측 스페이서층들과 같이 3개보다 많은 내측 스페이서층들이 도 10a 내지 도 10c에 예시된 구조물들 위에 형성될 수 있다. 상이한 개수들의 내측 스페이서층들을 포함하는 실시예들에서 위에서 설명된 것과 동일하거나 유사한 프로세스들이 사용될 수 있다.
2개의 내측 스페이서층들이 형성되는 실시예에서, 제 1 내측 스페이서층은 제 1 내측 스페이서층(90A)과 동일하거나 유사할 수 있고, 제 2 내측 스페이서층은 제 2 내측 스페이서층(90B) 또는 제 3 내측 스페이서층(90C) 중 하나와 동일하거나 유사할 수 있다. 이와 같이, 제 2 내측 스페이서층은 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN), 실리콘 산질화물(SiON) 등을 포함할 수 있다. 제 2 내측 스페이서층이 실리콘 질화물을 포함하는 실시예들에서, 제 2 내측 스페이서층 내의 질소의 원자 퍼센티지는 약 35 퍼센트 내지 약 50 퍼센트 또는 약 40 퍼센트 내지 약 45 퍼센트의 범위일 수 있다. 제 2 내측 스페이서층이 실리콘 산탄질화물 또는 실리콘 산질화물을 포함하는 실시예들에서, 제 2 내측 스페이서층 내의 탄소의 원자 퍼센티지는 약 10 퍼센트보다 작을 수 있고, 약 0 퍼센트 내지 약 10 퍼센트 또는 약 2.5 퍼센트 내지 약 7.5 퍼센트의 범위일 수 있거나, 약 0 퍼센트일 수 있고; 제 2 내측 스페이서층 내의 질소의 원자 퍼센티지는 약 10 퍼센트 내지 약 50 퍼센트 또는 약 27.5 퍼센트 내지 약 32.5 퍼센트의 범위일 수 있으며; 제 2 내측 스페이서층 내의 산소의 원자 퍼센티지는 약 25 퍼센트 내지 약 60 퍼센트 또는 약 40 퍼센트 내지 약 45 퍼센트의 범위일 수 있다. 제 2 내측 스페이서층의 유전 상수(k값)는 약 4.2 내지 약 6.0 또는 약 4.9 내지 약 5.3일 수 있다. 제 2 내측 스페이서층의 두께에 대한 제 1 내측 스페이서층의 두께의 비율은 약 0.3 내지 약 1.0 또는 약 0.4 내지 약 0.5일 수 있다. 미리 정해진 비율의 두께들을 갖는 제 1 내측 스페이서층 및 제 2 내측 스페이서층을 포함하는 것은, (도 17a 내지 도 17c와 관련하여 아래에서 논의되는) 제 1 반도체층들(52A 내지 52C)의 제거 동안의 제 2 내측 스페이서층의 에칭을 방지하면서 제 1 내측 스페이서 및 제 2 내측 스페이서로부터 형성되는 내측 스페이서들의 유효 k값을 최소화할 수 있다.
도 12a 내지 도 12d에서, 내측 스페이서들(90)을 형성하기 위해 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)이 에칭된다. 도 12d는 도 12b의 영역(91)의 상세도를 예시한다. 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)의 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있고 등방성일 수 있다. 습식 에칭 프로세스가 사용될 때, 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)은 황산(H2SO4), 인산(H3PO4), 희석된 불화수소(dilute hydrofluoric; dHF)산, 이들의 조합들 등을 사용하여 에칭될 수 있다.
도 12b 및 도 12d에 예시된 바와 같이, 내측 스페이서들(90) 각각은 단면도에서 D자 형상(D-shaped)일 수 있다. 제 3 내측 스페이서층(90C)이 최내층일 수 있고 단면도에서 D자 형상일 수 있다. 제 2 내측 스페이서층(90B)은 단면도에서 C자 형상일 수 있고, 제 3 내측 스페이서층(90C)의 상면, 하면, 및 측면을 둘러쌀 수 있다. 제 1 내측 스페이서층(90A)은 단면도에서 C자 형상일 수 있고, 제 2 내측 스페이서층(90B)의 상면, 하면, 및 측면을 둘러쌀 수 있다.
이전에 논의된 바와 같이 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)은, 제 2 에칭 선택비 및 제 3 에칭 선택비가 높도록 하는 재료로 형성될 수 있다. 결과적으로, 제 2 내측 스페이서층(90B)은 제 1 내측 스페이서층(90A) 또는 제 3 내측 스페이서층(90C)보다 높은 레이트로 에칭된다. 도 12d에 예시된 바와 같이, 이는 단면도에서 W자 형상 측벽들을 갖는 내측 스페이서들(90)을 초래한다. 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)은, 제 1 내측 스페이서층(90A)의 측벽들이 제 2 반도체층들(54A 내지 54C)의 측벽들로부터 약 0 Å 내지 약 10 Å 범위의 깊이(D2)로 리세싱되도록 에칭될 수 있고, 제 2 내측 스페이서층(90B)의 측벽들은 제 2 반도체층들(54A 내지 54C)의 측벽들로부터 약 5 Å 내지 약 10 Å 범위의 깊이(D3)로 리세싱되며, 제 3 내측 스페이서층(90C)의 측벽들은 제 2 반도체층들(54A 내지 54C)의 측벽들로부터 약 0 Å 내지 약 10 Å 범위의 깊이(D4)로 리세싱된다. 이와 같이, 제 2 반도체층들(54A 내지 54C)의 측벽들로부터의 내측 스페이서들(90)의 측벽들의 깊이는 약 10 Å보다 작을 수 있다. 제 2 반도체층들(54A 내지 54C)의 측벽들로부터의 내측 스페이서들(90)의 측벽들의 깊이를 약 10 Å 아래로 유지하는 것은 내측 스페이서들(90)의 유효 k값을 감소시키는데 도움을 줄 수 있다. D2:D3의 비율은 약 0.2 내지 약 1.0일 수 있고 D3:D4의 비율은 약 0.2 내지 약 1.0일 수 있다. 내측 스페이서들(90)은 약 3 nm 내지 약 6 nm, 약 4.3 nm 내지 약 4.7 nm의 두께(T4), 또는 약 3 nm보다 큰 두께(T4), 및 약 8 nm 내지 약 12 nm 또는 약 9.5 nm 내지 약 10.5 nm의 폭(W2)을 가질 수 있다. 내측 스페이서들(90)의 두께(T4)를 약 3 nm 위로 유지하는 것은 내측 스페이서들(90)의 유효 k값을 감소시키는데 도움을 줄 수 있다. 내측 스페이서들(90)의 폭(W2)에 대한 내측 스페이서들(90)의 두께(T4)의 비율은 약 0.5 내지 약 1.0 또는 약 0.6 내지 약 0.8일 수 있다. 내측 스페이서들(90)은 약 4.0 내지 약 6.0 또는 약 4.8 내지 약 5.2의 유효 k값을 가질 수 있다.
제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)용으로 상이한 유전 상수들 및 에칭 선택비들을 갖는 상이한 재료들을 사용함으로써, 내측 스페이서들(90)의 유효 k값이 감소될 수 있고, 내측 스페이서들(90)의 프로파일들이 향상될 수 있으며, 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)의 과잉 에칭이 회피될 수 있다. 이는, 감소된 유효 캐패시턴스(Ceff), 향상된 성능, 및 감소된 디바이스 결함들을 갖는 내측 스페이서들(90)을 포함하는 NSFET들을 초래한다.
도 13a 내지 도 13d에서, 나노구조물들(55)의 제 2 반도체층들(54A 내지 54C)에 응력(stress)을 가하기 위해 제 1 리세스들(86) 내에 에피택셜 소스/드레인 영역들(92)이 형성되고, 이에 의해 성능을 향상시킨다. 도 13b에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(92)의 각각의 이웃하는 쌍들 사이에 배치되도록 제 1 리세스들(86) 내에 형성된다. 일부 실시예들에서, 제 1 스페이서들(81)은, 에피택셜 소스/드레인 영역들(92)이 결과적인 NSFET들의 후속하여 형성되는 게이트들을 단락시키지 않도록, 에피택셜 소스/드레인 영역들(92)을 더미 게이트들(72)로부터 적절한 측방 거리(lateral distance)만큼 분리시키기 위해 사용된다.
영역(50N), 예를 들어 NMOS 영역 내의 에피택셜 소스/드레인 영역들(92)은 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역들(92)이 제 1 리세스들(86) 내에 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(92)은 가령 n형 NSFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제 2 반도체층들(54A 내지 54C)이 실리콘이면, 에피택셜 소스/드레인 영역들(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 제 2 반도체층들(54A 내지 54C)에 인장 응력(tensile strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 다중층 스택(56)의 각각의 표면들로부터 융기된(raised) 표면들을 가질 수 있고 패싯(facet)들을 가질 수 있다.
영역(50P), 예를 들어 PMOS 영역 내의 에피택셜 소스/드레인 영역들(92)은 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역들(92)이 제 1 리세스들(86) 내에 에피택셜방식으로 성장된다. 에피택셜 소스/드레인 영역들(92)은 가령 p형 NSFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제 2 반도체층들(54A 내지 54C)이 실리콘 게르마늄이면, 에피택셜 소스/드레인 영역들(92)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제 2 반도체층들(54A 내지 54C)에 압축 응력(compressive strain)을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한 다중층 스택(56)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
경도핑된(lightly-doped) 소스/드레인 영역들을 형성하기 위해 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역들을 형성하기 위해 에피택셜 소스/드레인 영역들(92), 제 1 반도체층들(52A 내지 52C), 제 2 반도체층들(54A 내지 54C), 및/또는 기판(50)이 도펀트들로 주입될 수 있고, 어닐링이 이어진다. 소스/드레인 영역들은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n형 및/또는 p형 불순물들은 이전에 논의된 불순물들 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안 인시추 도핑될 수 있다.
영역(50N) 및 영역(50P) 내에 에피택셜 소스/드레인 영역들(92)을 형성하기 위해 사용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(92)의 상면들이 나노구조물들(55)의 측벽들을 넘어 외측으로 측방으로(laterally) 확장된 패싯들을 갖는다. 일부 실시예들에서, 이 패싯들은 도 13c에 예시된 바와 같이 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되게 한다. 일부 실시예들에서, 도 13d에 의해 예시된 바와 같이, 에피택시 프로세스가 완료된 후 인접한 에피택셜 소스/드레인 영역들(92)이 분리된 채 남아있다. 도 13c 및 도 13d에 예시된 실시예들에서, STI 영역들(58) 위로 연장되는 나노구조물들(55) 및/또는 기판(50)의 측벽들의 부분들을 커버하고 이에 의해 에피택셜 성장을 차단하는 제 1 스페이서들(81)이 형성될 수 있다. 일부 실시예들에서, 스페이서 재료를 제거하여 에피택셜방식으로 성장되는 영역을 STI 영역(58)의 표면으로 연장시키기 위해 제 1 스페이서들(81)을 형성하는데 사용되는 스페이서 에칭이 조절될 수 있다.
도 14a 내지 도 14c에서, 각각 도 13a 내지 도 13c에 예시된 구조물 위에 제 1 층간 유전체(interlayer dielectric; ILD)(96)가 퇴적된다. 제 1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 포스포 실리케이트 글래스(phospho-silicate glass; PSG), 보로 실리케이트 글래스(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 제 1 ILD(96)와, 에피택셜 소스/드레인 영역들(92), 마스크들(74), 및 제 1 스페이서들(81) 사이에 접촉 에칭 저지층(contact etch stop layer; CESL)(94)이 배치된다. CESL(94)은 그 위에 있는 제 1 ILD(96)의 재료와는 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 15a 내지 도 15c에서, 제 1 ILD(96)의 상면을 더미 게이트들(72) 또는 마스크들(74)의 상면들과 동일한 높이가 되도록 하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 도 15a 내지 도 15c에 예시된 실시예에 따라, 더미 게이트들(72) 상의 마스크들(74), 및 마스크들(74)의 측벽들을 따르는 제 1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(72), 제 1 스페이서들(81), 및 제 1 ILD(96)의 상면들이 동일한 높이가 된다. 따라서, 더미 게이트들(72)의 상면들이 제 1 ILD(96)를 통해 노출된다. 일부 실시예들에서, 마스크들(74)이 남아있을 수 있고, 이 경우 평탄화 프로세스는 제 1 ILD(96)의 상면들을 마스크들(74) 및 제 1 스페이서들(81)의 상면과 동일한 높이가 되게 한다.
도 16a 내지 도 16c에서, 더미 게이트들(72), 및 존재한다면 마스크들(74)은, 제 2 리세스들(98)이 형성되도록 에칭 단계(들)에서 제거된다. 제 2 리세스들(98)에서 더미 유전체층들(60)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 ILD(96) 또는 제 1 스페이서들(81)보다 빠른 레이트로 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제 2 리세스(98)는, 후속하여 완료되는 NSFET들 내의 채널 영역들로서 역할하는 다중층 스택(56)의 부분들을 노출시키고/노출시키거나 이 부분들 위에 있다. 채널 영역들로서 역할하는 다중층 스택(56)의 부분들은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 유전체층들(60)은 더미 게이트들(72)이 에칭될 때 에칭 저지층들로서 사용될 수 있다. 더미 게이트들(72)의 제거 후 이어서 더미 유전체층들(60)이 제거될 수 있다.
도 17a 내지 도 17c에서, 제 1 반도체층들(52A 내지 52C)이 제거되어 제 2 리세스들(98)을 연장시킨다. 제 1 반도체층들(52A 내지 52C)은 습식 에칭, 건식 에칭 등과 같은 등방성 에칭 프로세스에 의해 제거될 수 있다. 제 1 반도체층들(52A 내지 52C)은 제 1 반도체층들(52A 내지 52C)의 재료들에 대해 선택적인 에천트들을 사용하여 제거될 수 있는 반면, 제 2 반도체층들(54A 내지 54C), 기판(50), STI 영역들(58), 및 제 1 내측 스페이서층(90A)은 제 1 반도체층들(52A 내지 52C)과 비교하여 상대적으로 에칭되지 않은 채 남아있다. 제 1 반도체층들(52A 내지 52C)이 예를 들어 SiGe을 포함하고, 제 2 반도체층들(54A 내지 54C)이 예를 들어 Si을 포함하며 제 1 반도체층들(52A 내지 52C)이 습식 에칭에 의해 제거되는 실시예에서, 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide; TMAH), 암모늄 수산화물(NH4OH), 오존(O3), 암모니아(NH3), 제 1 화학 용액, 제 2 화학 용액, 이들의 조합 등이 제 1 반도체층들(52A 내지 52C)을 제거하기 위해 사용될 수 있다. 제 1 화학 용액[종종 표준 세정 1(standard clean 1; SC1) 용액으로 지칭됨]은 암모늄 수산화물(NH4OH), 과산화 수소(H2O2), 물(H2O)을 포함할 수 있다. 제 2 화학 용액[종종 표준 세정 2(standard clean 2; SC2) 용액으로 지칭됨]은 염산(hydrochloric acid; HCl), 과산화 수소(H2O2), 물(H2O)을 포함할 수 있다. 제 1 반도체층들(52A 내지 52C)이 건식 에칭에 의해 제거되는 실시예에서, 불화 수소(HF), 불소(F2), 다른 불소계 가스들, 염소계 가스들 등이 제 1 반도체층들(52A 내지 52C)을 제거하기 위해 사용될 수 있다.
이전에 논의된 바와 같이, 제 1 내측 스페이서층(90A)은 제 1 반도체층들(52A 내지 52C)의 재료에 비해 높은 제 1 에칭 선택비를 갖는 재료로 형성될 수 있다. 제 1 반도체층들(52A 내지 52C)을 제거하는 것은 제 1 내측 스페이서층(90A)의 일부 에칭을 유발할 수 있다. 예를 들어, 제 1 반도체층들(52A 내지 52C)을 제거하기 위해 사용되는 에칭 프로세스는 제 1 내측 스페이서층(90A)의 노출된 표면들을 약 0.5 nm 내지 약 1.5 nm 또는 약 0.8 nm 내지 약 1.2 nm의 깊이까지 에칭할 수 있다. 제 1 내측 스페이서층(90A)은, 제 2 내측 스페이서층(90B)이 제 1 반도체층들(52A 내지 52C)을 제거한 후 제 1 내측 스페이서층(90A)에 의해 노출되지 않은 채 남아있도록 하는 두께로 퇴적될 수 있다. 높은 제 1 에칭 선택비를 갖는 재료로 형성된 제 1 내측 스페이서층(90A)을 포함하는 것이 (로우 k 유전체 재료들로 형성된) 제 2 내측 스페이서층(90B) 및 제 3 내측 스페이서층(90C)의 에칭을 방지하여, 내측 스페이서들(90)의 유효 k값이 감소될 수 있고, 내측 스페이서들(90)의 프로파일들이 향상될 수 있으며, 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)의 과잉 에칭이 회피될 수 있다. 이는, 감소된 유효 캐패시턴스(Ceff), 향상된 성능, 및 감소된 디바이스 결함들을 갖는 내측 스페이서들(90)을 포함하는 NSFET들을 초래한다.
도 18a 내지 도 18d에서, 대체 게이트들용으로 게이트 유전체층들(100) 및 게이트 전극들(102)이 형성된다. 도 18d는 도 18a의 영역(101)의 상세도를 예시한다. 게이트 유전체층들(100)은 제 2 리세스들(98) 내에, 가령 기판(50)의 상면들 및 측벽들 상에 그리고 제 2 반도체층들(54A 내지 54C)의 상면들, 측벽들, 및 하면들 상에 컨포멀하게(conformally) 퇴적된다. 게이트 유전체층들(100)은 또한 제 1 ILD(96), CESL(94), 및 STI 영역들(58)의 상면들 상에 그리고 제 1 스페이서들(81)의 상면들 및 측벽들 상에 퇴적될 수 있다.
일부 실시예들에 따르면, 게이트 유전체층들(100)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 일부 실시예들에서, 게이트 유전체층들(100)은 하이 k 유전체 재료(high-k dielectric material)를 포함하고, 이 실시예들에서, 게이트 유전체층들(100)은 약 7.0보다 큰 k값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납의 실리케이트, 및 이들의 조합들을 포함할 수 있다. 게이트 유전체층들(100)의 형성 방법들은 분자 빔 증착(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 유전체층들(100) 위에 게이트 전극들(102)이 각각 퇴적되고, 제 2 리세스들(98)의 남아있는 부분들을 충전한다. 게이트 전극들(102)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 도 18a 및 도 18b에 단일층 게이트 전극(102)이 예시되지만, 게이트 전극(102)은 도 18d에 의해 예시된 바와 같이 임의의 수의 라이너층들(102A), 임의의 수의 일함수 튜닝층(work function tuning layer)들(102B), 및 충전 재료(102C)를 포함할 수 있다. 제 2 리세스들(98)의 충전 후, 게이트 유전체층들(100) 및 게이트 전극들(102)의 재료의 과잉 부분들[이 과잉 부분들은 제 1 ILD(96)의 상면 위에 있음]를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 게이트 전극들(102) 및 게이트 유전체층들(100)의 재료의 남아있는 부분들이 따라서 결과적인 NSFET들의 대체 게이트들을 형성한다. 게이트 전극들(102) 및 게이트 유전체층들(100)은 집합적으로 "게이트 스택들"로 지칭될 수 있다. 게이트 전극들(102)은 약 13.0 nm 내지 약 16.0 nm 또는 약 14.0 nm 내지 약 15.0 nm의 게이트 길이들을 가질 수 있다.
영역(50N) 및 영역(50P) 내의 게이트 유전체층들(100)의 형성은, 각각의 영역 내의 게이트 유전체층들(100)이 동일한 재료들로 형성되도록 동시에 일어날 수 있고, 게이트 전극들(102)의 형성은, 각각의 영역 내의 게이트 전극들(102)이 동일한 재료들로 형성되도록 동시에 일어날 수 있다. 일부 실시예들에서, 각각의 영역 내의 게이트 유전체층들(100)은, 게이트 유전체층들(100)이 상이한 재료들일 수 있도록 개별 프로세스들에 의해 형성될 수 있고/있거나 각각의 영역 내의 게이트 전극들(102)은, 게이트 전극들(102)이 상이한 재료들일 수 있도록 개별 프로세스들에 의해 형성될 수 있다. 개별 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 19a 내지 도 19c에서, 제 1 ILD(96) 위에 제 2 ILD(106)가 퇴적된다. 일부 실시예들에서, 제 2 ILD(106)는 FCVD에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, 제 2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예들에서, 제 2 ILD(106)의 형성 전에, [게이트 유전체층들(100) 및 대응하는 그 위에 있는 게이트 전극들(102)을 포함하는] 게이트 스택은, 게이트 스택 바로 위에 그리고 제 1 스페이서들(81)의 서로 반대측에 있는 부분들 사이에 리세스가 형성되도록 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스 내에 충전되고, 제 1 ILD(96) 위로 연장된 유전체 재료의 과잉 부분들을 제거하기 위해 평탄화 프로세스가 이어진다. [도 20a 내지 도 20c와 관련하여 아래에서 논의되는 게이트 접촉부들(112)과 같은] 후속하여 형성되는 게이트 접촉부들이, 리세싱된 게이트 전극들(102)의 상면과 접촉하도록 게이트 마스크(104)를 관통한다.
도 20a 내지 도 20c에서, 제 2 ILD(106) 및 제 1 ILD(96)를 관통하여 게이트 접촉부들(112) 및 소스/드레인 접촉부들(114)이 형성된다. 제 1 ILD(96) 및 제 2 ILD(106)를 관통하여 소스/드레인 접촉부들(114)용 개구부들이 형성되고, 제 2 ILD(106) 및 게이트 마스크(104)를 관통하여 게이트 접촉부들(112)용 개구부들이 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 배리어층(diffusion barrier layer), 접착층, 이들의 조합들 또는 다중층들 등과 같은 하나 이상의 라이너가 개구부들 내에 형성될 수 있고 라이너(들) 위에 전도성 재료가 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD(106)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너(들) 및 전도성 재료가 개구부들 내에 소스/드레인 접촉부들(114) 및 게이트 접촉부들(112)을 형성한다. 에피택셜 소스/드레인 영역들(92)과 소스/드레인 접촉부들(114) 사이의 계면에 규화물을 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 접촉부들(114)은 에피택셜 소스/드레인 영역들(92)에 물리적으로 그리고 전기적으로 결합되고, 게이트 접촉부들(112)은 게이트 전극들(102)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 접촉부들(114) 및 게이트 접촉부들(112)은 상이한 프로세스들로 형성될 수 있거나, 또는 동일한 프로세스로 형성될 수 있다. 동일한 단면들로 형성되어 있는 것으로서 도시되지만, 소스/드레인 접촉부들(114) 및 게이트 접촉부들(112) 각각이 접촉부들의 단락을 피할 수 있는 상이한 단면들로 형성될 수 있다는 점이 이해되어야 한다.
상이한 유전 상수들 및 에칭 선택비들을 갖는 상이한 재료들로 형성된 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)으로 내측 스페이서(90)를 형성하는 것은, 내측 스페이서들(90)의 유효 k값이 감소되는 것, 내측 스페이서들(90)의 프로파일들이 향상되는 것, 제 1 내측 스페이서층(90A), 제 2 내측 스페이서층(90B), 및 제 3 내측 스페이서층(90C)의 과잉 에칭이 회피되는 것을 가능하게 한다. 이는, 감소된 유효 캐패시턴스(Ceff), 향상된 성능, 및 감소된 디바이스 결함들을 갖는 내측 스페이서들(90)을 포함하는 NSFET들을 초래한다.
실시예에 따르면, 반도체 디바이스는, 기판; 기판 위의 복수의 반도체 채널 구조물들; 복수의 반도체 채널 구조물들 위의 게이트 구조물 - 게이트 구조물은 복수의 반도체 채널 구조물들 중 인접한 반도체 채널 구조물들 사이에서 연장됨 - ; 게이트 구조물에 인접한 소스/드레인 영역 - 소스/드레인 영역은 복수의 반도체 채널 구조물들과 접촉함 - ; 및 소스/드레인 영역과 게이트 구조물 사이에 개재된 내측 스페이서로서, 게이트 구조물 및 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ; 및 제 1 내측 스페이서층 및 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 제 2 내측 스페이서층은 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - 을 포함하는 것인, 내측 스페이서를 포함한다. 실시예에서, 내측 스페이서의 제 1 측벽 - 제 1 측벽은 단면도에서 W자 형상을 가짐 - 이 소스/드레인 영역과 접촉한다. 실시예에서, 제 1 내측 스페이서층은 실리콘 탄질화물을 포함하고, 제 1 내측 스페이서층은 5 퍼센트 내지 20 퍼센트의 탄소의 원자 퍼센티지를 가지며, 제 1 내측 스페이서층은 25 퍼센트 내지 45 퍼센트의 질소의 원자 퍼센티지를 갖는다. 실시예에서, 제 1 내측 스페이서층은 실리콘 질화물을 포함하고, 제 1 내측 스페이서층은 35 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는다. 실시예에서, 제 2 내측 스페이서층은 실리콘 산탄질화물을 포함하고, 제 2 내측 스페이서층은 25 퍼센트 내지 60 퍼센트의 산소의 원자 퍼센티지를 갖고, 제 2 내측 스페이서층은 10 퍼센트보다 작은 탄소의 원자 퍼센티지를 가지며, 제 2 내측 스페이서층은 10 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는다. 실시예에서, 제 2 내측 스페이서층은 실리콘 산질화물을 포함하고, 제 2 내측 스페이서층은 25 퍼센트 내지 60 퍼센트의 산소의 원자 퍼센티지를 가지며, 제 2 내측 스페이서층은 10 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는다. 실시예에서, 제 1 내측 스페이서층은 6.0 내지 7.3의 유전 상수를 갖고, 제 2 내측 스페이서층은 4.2 내지 6.0의 유전 상수를 갖는다. 실시예에서, 제 2 내측 스페이서층의 두께에 대한 제 1 내측 스페이서층의 두께의 비율은 4.5이다.
다른 실시예에 따르면, 반도체 디바이스는, 반도체 기판; 반도체 기판 위의 복수의 채널 영역들; 복수의 채널 영역들 위의 게이트 구조물 - 게이트 구조물은 복수의 채널 영역들 중 인접한 채널 영역들 사이에서 연장됨 - ; 게이트 구조물의 측벽들을 따르는 상부 스페이서들; 게이트 구조물에 인접한 소스/드레인 영역; 및 복수의 내측 스페이서들로서, 내측 스페이서들 각각은 복수의 채널 영역들 중 인접한 채널 영역들 사이에 개재되고, 내측 스페이서들 각각은 소스/드레인 영역과 게이트 구조물 사이에 개재되며, 내측 스페이서들 각각은, 게이트 구조물 및 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ; 제 1 내측 스페이서층 및 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 제 2 내측 스페이서층은 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - ; 및 제 2 내측 스페이서층 및 소스/드레인 영역과 접촉하는 제 3 내측 스페이서층 - 제 3 내측 스페이서층은 실리콘 및 질소를 포함하고, 소스/드레인 영역에 인접한 내측 스페이서들의 측벽들이 단면도에서 W자 형상임 - 을 포함하는 것인, 복수의 내측 스페이서들을 포함한다. 실시예에서, 제 3 내측 스페이서층은 실리콘, 질소, 및 산소를 포함하고, 제 2 내측 스페이서층 내의 산소의 원자 퍼센티지는 제 3 내측 스페이서층 내의 산소의 원자 퍼센티지보다 크다. 실시예에서, 제 1 내측 스페이서층, 제 2 내측 스페이서층, 및 제 3 내측 스페이서층은 탄소를 포함하고, 제 1 내측 스페이서층 내의 탄소의 원자 퍼센티지는 제 2 내측 스페이서층 및 제 3 내측 스페이서층 내의 탄소의 원자 퍼센티지보다 크다. 실시예에서, 소스/드레인 영역과 게이트 구조물 사이에서 측정된 복수의 내측 스페이서들의 두께는 3 nm보다 크다. 실시예에서, 복수의 내측 스페이서들의 측벽들은 복수의 채널 영역들의 측벽들로부터 10 Å 리세싱된다. 실시예에서, 제 1 내측 스페이서층의 유전 상수는 6.0 내지 7.3이고, 제 2 내측 스페이서층의 유전 상수는 4.2 내지 5.7이며, 제 3 내측 스페이서층의 유전 상수는 4.5 내지 6.0이다.
또 다른 실시예에 따르면, 방법은, 반도체 기판 위에 다중층 스택을 형성하는 단계 - 다중층 스택은 제 1 반도체 재료 및 제 1 반도체 재료와는 상이한 제 2 반도체 재료의 교호층들을 포함함 - ; 측벽 리세스들을 형성하기 위해 제 1 반도체 재료의 측벽들을 에칭하는 단계; 다중층 스택 위에 그리고 측벽 리세스들 내에 제 1 내측 스페이서층을 퇴적하는 단계; 제 1 내측 스페이서층 위에 제 2 내측 스페이서층을 퇴적하는 단계; 측벽 리세스들을 충전하는 제 3 내측 스페이서를 퇴적하는 단계; 제 1 내측 스페이서층, 제 2 내측 스페이서층, 및 제 3 내측 스페이서층을 에칭하고 측벽 리세스들 내에 제 1 내측 스페이서층, 제 2 내측 스페이서층, 및 제 3 내측 스페이서층의 남아있는 부분들을 포함하는 내측 스페이서들을 형성하기 위해 제 1 에칭 프로세스를 수행하는 단계 - 제 1 에칭 프로세스는 제 3 내측 스페이서층의 에칭 레이트보다 큰 에칭 레이트로 제 2 내측 스페이서층을 에칭함 - ; 제 1 반도체 재료를 제거하고 내측 스페이서들 사이에서 연장되는 제 1 리세스들을 형성하기 위해 제 2 에칭 프로세스를 수행하는 단계 - 제 2 에칭 프로세스는 제 1 반도체 재료의 에칭 레이트보다 작은 에칭 레이트로 제 1 내측 스페이서층을 에칭함 - ; 및 제 1 리세스들 내에 게이트 구조물들을 형성하는 단계를 포함한다. 실시예에서, 제 1 내측 스페이서층, 제 2 내측 스페이서층, 및 제 3 내측 스페이서층은 인시추 퇴적된다. 실시예에서, 제 1 내측 스페이서층, 제 2 내측 스페이서층, 및 제 3 내측 스페이서층은 500 ˚C 내지 680 ˚C의 온도에서 퇴적된다. 실시예에서, 제 2 에칭 프로세스 동안의 제 1 내측 스페이서층의 에칭 레이트에 대한 제 1 반도체 재료의 에칭 레이트의 비율은 50 내지 500이다. 실시예에서, 제 1 에칭 프로세스 동안의 제 3 내측 스페이서층의 에칭 레이트에 대한 제 2 내측 스페이서층의 에칭 레이트의 비율은 1.2 내지 3.0이다. 실시예에서, 제 1 에칭 프로세스 동안의 제 1 내측 스페이서층의 에칭 레이트에 대한 제 2 내측 스페이서층의 에칭 레이트의 비율은 1.2 내지 3.0이다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판;
상기 기판 위의 복수의 반도체 채널 구조물들;
상기 복수의 반도체 채널 구조물들 위의 게이트 구조물 - 상기 게이트 구조물은 상기 복수의 반도체 채널 구조물들 중 인접한 반도체 채널 구조물들 사이에서 연장됨 - ;
상기 게이트 구조물에 인접한 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 복수의 반도체 채널 구조물들과 접촉함 - ; 및
상기 소스/드레인 영역과 상기 게이트 구조물 사이에 개재된 내측 스페이서(inner spacer)로서,
상기 게이트 구조물 및 상기 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 상기 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ; 및
상기 제 1 내측 스페이서층 및 상기 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 상기 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 상기 제 2 내측 스페이서층은 상기 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - 을 포함하는 것인, 상기 내측 스페이서
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 내측 스페이서의 제 1 측벽 - 상기 제 1 측벽은 단면도에서 W자 형상(W-shape)을 가짐 - 이 상기 소스/드레인 영역과 접촉하는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서, 상기 제 1 내측 스페이서층은 실리콘 탄질화물(silicon carbonitride)을 포함하고, 상기 제 1 내측 스페이서층은 5 퍼센트 내지 20 퍼센트의 탄소의 원자 퍼센티지를 가지며, 상기 제 1 내측 스페이서층은 25 퍼센트 내지 45 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제 1 내측 스페이서층은 실리콘 질화물(silicon nitride)을 포함하고, 상기 제 1 내측 스페이서층은 35 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제 2 내측 스페이서층은 실리콘 산탄질화물(silicon oxycarbonitride)을 포함하고, 상기 제 2 내측 스페이서층은 25 퍼센트 내지 60 퍼센트의 산소의 원자 퍼센티지를 갖고, 상기 제 2 내측 스페이서층은 10 퍼센트보다 작은 탄소의 원자 퍼센티지를 가지며, 상기 제 2 내측 스페이서층은 10 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 제 2 내측 스페이서층은 실리콘 산질화물(silicon oxynitride)을 포함하고, 상기 제 2 내측 스페이서층은 25 퍼센트 내지 60 퍼센트의 산소의 원자 퍼센티지를 가지며, 상기 제 2 내측 스페이서층은 10 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제 1 내측 스페이서층은 6.0 내지 7.3의 유전 상수를 갖고, 상기 제 2 내측 스페이서층은 4.2 내지 6.0의 유전 상수를 갖는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 제 2 내측 스페이서층의 두께에 대한 상기 제 1 내측 스페이서층의 두께의 비율(ratio)은 4.5인 것인, 반도체 디바이스.
실시예 9. 반도체 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 복수의 채널 영역들;
상기 복수의 채널 영역들 위의 게이트 구조물 - 상기 게이트 구조물은 상기 복수의 채널 영역들 중 인접한 채널 영역들 사이에서 연장됨 - ;
상기 게이트 구조물의 측벽들을 따르는 상부 스페이서들;
상기 게이트 구조물에 인접한 소스/드레인 영역; 및
복수의 내측 스페이서들로서, 상기 내측 스페이서들 각각은 상기 복수의 채널 영역들 중 인접한 채널 영역들 사이에 개재되고, 상기 내측 스페이서들 각각은 상기 소스/드레인 영역과 상기 게이트 구조물 사이에 개재되며, 상기 내측 스페이서들 각각은,
상기 게이트 구조물 및 상기 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 상기 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ;
상기 제 1 내측 스페이서층 및 상기 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 상기 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 상기 제 2 내측 스페이서층은 상기 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - ; 및
상기 제 2 내측 스페이서층 및 상기 소스/드레인 영역과 접촉하는 제 3 내측 스페이서층 - 상기 제 3 내측 스페이서층은 실리콘 및 질소를 포함하고, 상기 소스/드레인 영역에 인접한 상기 내측 스페이서들의 측벽들이 단면도에서 W자 형상임 - 을 포함하는 것인, 상기 복수의 내측 스페이서들
을 포함하는, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제 3 내측 스페이서층은 실리콘, 질소, 및 산소를 포함하고, 상기 제 2 내측 스페이서층 내의 산소의 원자 퍼센티지는 상기 제 3 내측 스페이서층 내의 산소의 원자 퍼센티지보다 큰 것인, 반도체 디바이스.
실시예 11. 실시예 9에 있어서, 상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층은 탄소를 포함하고, 상기 제 1 내측 스페이서층 내의 탄소의 원자 퍼센티지는 상기 제 2 내측 스페이서층 및 상기 제 3 내측 스페이서층 내의 탄소의 원자 퍼센티지보다 큰 것인, 반도체 디바이스.
실시예 12. 실시예 9에 있어서, 상기 소스/드레인 영역과 상기 게이트 구조물 사이에서 측정된 상기 복수의 내측 스페이서들의 두께는 3 nm보다 큰 것인, 반도체 디바이스.
실시예 13. 실시예 9에 있어서, 상기 복수의 내측 스페이서들의 측벽들은 상기 복수의 채널 영역들의 측벽들로부터 10 Å 리세싱되는 것인, 반도체 디바이스.
실시예 14. 실시예 9에 있어서, 상기 제 1 내측 스페이서층의 유전 상수는 6.0 내지 7.3이고, 상기 제 2 내측 스페이서층의 유전 상수는 4.2 내지 5.7이며, 상기 제 3 내측 스페이서층의 유전 상수는 4.5 내지 6.0인 것인, 반도체 디바이스.
실시예 15. 방법에 있어서,
반도체 기판 위에 다중층 스택(multi-layer stack)을 형성하는 단계 - 상기 다중층 스택은 제 1 반도체 재료 및 상기 제 1 반도체 재료와는 상이한 제 2 반도체 재료의 교호층(alternating layer)들을 포함함 - ;
측벽 리세스들을 형성하기 위해 상기 제 1 반도체 재료의 측벽들을 에칭하는 단계;
상기 다중층 스택 위에 그리고 상기 측벽 리세스들 내에 제 1 내측 스페이서층을 퇴적하는 단계;
상기 제 1 내측 스페이서층 위에 제 2 내측 스페이서층을 퇴적하는 단계;
상기 측벽 리세스들을 충전하는(filling) 제 3 내측 스페이서를 퇴적하는 단계;
상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층을 에칭하고 상기 측벽 리세스들 내에 상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층의 남아있는 부분들을 포함하는 내측 스페이서들을 형성하기 위해 제 1 에칭 프로세스를 수행하는 단계 - 상기 제 1 에칭 프로세스는 상기 제 3 내측 스페이서층의 에칭 레이트(etching rate)보다 큰 에칭 레이트로 상기 제 2 내측 스페이서층을 에칭함 - ;
상기 제 1 반도체 재료를 제거하고 상기 내측 스페이서들 사이에서 연장되는 제 1 리세스들을 형성하기 위해 제 2 에칭 프로세스를 수행하는 단계 - 상기 제 2 에칭 프로세스는 상기 제 1 반도체 재료의 에칭 레이트보다 작은 에칭 레이트로 상기 제 1 내측 스페이서층을 에칭함 - ; 및
상기 제 1 리세스들 내에 게이트 구조물들을 형성하는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층은 인시추(in situ) 퇴적되는 것인, 방법.
실시예 17. 실시예 15에 있어서, 상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층은 500 ˚C 내지 680 ˚C의 온도에서 퇴적되는 것인, 방법.
실시예 18. 실시예 15에 있어서, 상기 제 2 에칭 프로세스 동안의 상기 제 1 내측 스페이서층의 에칭 레이트에 대한 상기 제 1 반도체 재료의 에칭 레이트의 비율은 50 내지 500인 것인, 방법.
실시예 19. 실시예 15에 있어서, 상기 제 1 에칭 프로세스 동안의 상기 제 3 내측 스페이서층의 에칭 레이트에 대한 상기 제 2 내측 스페이서층의 에칭 레이트의 비율은 1.2 내지 3.0인 것인, 방법.
실시예 20. 실시예 19에 있어서, 상기 제 1 에칭 프로세스 동안의 상기 제 1 내측 스페이서층의 에칭 레이트에 대한 상기 제 2 내측 스페이서층의 에칭 레이트의 비율은 1.2 내지 3.0인 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 복수의 반도체 채널 구조물들;
    상기 복수의 반도체 채널 구조물들 위의 게이트 구조물 - 상기 게이트 구조물은 상기 복수의 반도체 채널 구조물들 중 인접한 반도체 채널 구조물들 사이에서 연장됨 - ;
    상기 게이트 구조물에 인접한 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 복수의 반도체 채널 구조물들과 접촉함 - ; 및
    상기 소스/드레인 영역과 상기 게이트 구조물 사이에 개재된 내측 스페이서(inner spacer)로서,
    상기 게이트 구조물 및 상기 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 상기 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ; 및
    상기 제 1 내측 스페이서층 및 상기 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 상기 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 상기 제 2 내측 스페이서층은 상기 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - 을 포함하는 것인, 상기 내측 스페이서
    를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 내측 스페이서의 제 1 측벽 - 상기 제 1 측벽은 단면도에서 W자 형상(W-shape)을 가짐 - 이 상기 소스/드레인 영역과 접촉하는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 내측 스페이서층은 실리콘 탄질화물(silicon carbonitride)을 포함하고, 상기 제 1 내측 스페이서층은 5 퍼센트 내지 20 퍼센트의 탄소의 원자 퍼센티지를 가지며, 상기 제 1 내측 스페이서층은 25 퍼센트 내지 45 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 내측 스페이서층은 실리콘 질화물(silicon nitride)을 포함하고, 상기 제 1 내측 스페이서층은 35 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 2 내측 스페이서층은 실리콘 산탄질화물(silicon oxycarbonitride)을 포함하고, 상기 제 2 내측 스페이서층은 25 퍼센트 내지 60 퍼센트의 산소의 원자 퍼센티지를 갖고, 상기 제 2 내측 스페이서층은 10 퍼센트보다 작은 탄소의 원자 퍼센티지를 가지며, 상기 제 2 내측 스페이서층은 10 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 제 2 내측 스페이서층은 실리콘 산질화물(silicon oxynitride)을 포함하고, 상기 제 2 내측 스페이서층은 25 퍼센트 내지 60 퍼센트의 산소의 원자 퍼센티지를 가지며, 상기 제 2 내측 스페이서층은 10 퍼센트 내지 50 퍼센트의 질소의 원자 퍼센티지를 갖는 것인, 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 제 1 내측 스페이서층은 6.0 내지 7.3의 유전 상수를 갖고, 상기 제 2 내측 스페이서층은 4.2 내지 6.0의 유전 상수를 갖는 것인, 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 제 2 내측 스페이서층의 두께에 대한 상기 제 1 내측 스페이서층의 두께의 비율(ratio)은 4.5인 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 복수의 채널 영역들;
    상기 복수의 채널 영역들 위의 게이트 구조물 - 상기 게이트 구조물은 상기 복수의 채널 영역들 중 인접한 채널 영역들 사이에서 연장됨 - ;
    상기 게이트 구조물의 측벽들을 따르는 상부 스페이서들;
    상기 게이트 구조물에 인접한 소스/드레인 영역; 및
    복수의 내측 스페이서들로서, 상기 내측 스페이서들 각각은 상기 복수의 채널 영역들 중 인접한 채널 영역들 사이에 개재되고, 상기 내측 스페이서들 각각은 상기 소스/드레인 영역과 상기 게이트 구조물 사이에 개재되며, 상기 내측 스페이서들 각각은,
    상기 게이트 구조물 및 상기 소스/드레인 영역과 접촉하는 제 1 내측 스페이서층 - 상기 제 1 내측 스페이서층은 실리콘 및 질소를 포함함 - ;
    상기 제 1 내측 스페이서층 및 상기 소스/드레인 영역과 접촉하는 제 2 내측 스페이서층 - 상기 제 2 내측 스페이서층은 실리콘, 산소, 및 질소를 포함하고, 상기 제 2 내측 스페이서층은 상기 제 1 내측 스페이서층보다 낮은 유전 상수를 가짐 - ; 및
    상기 제 2 내측 스페이서층 및 상기 소스/드레인 영역과 접촉하는 제 3 내측 스페이서층 - 상기 제 3 내측 스페이서층은 실리콘 및 질소를 포함하고, 상기 소스/드레인 영역에 인접한 상기 내측 스페이서들의 측벽들이 단면도에서 W자 형상임 - 을 포함하는 것인, 상기 복수의 내측 스페이서들
    을 포함하는, 반도체 디바이스.
  10. 방법에 있어서,
    반도체 기판 위에 다중층 스택(multi-layer stack)을 형성하는 단계 - 상기 다중층 스택은 제 1 반도체 재료 및 상기 제 1 반도체 재료와는 상이한 제 2 반도체 재료의 교호층(alternating layer)들을 포함함 - ;
    측벽 리세스들을 형성하기 위해 상기 제 1 반도체 재료의 측벽들을 에칭하는 단계;
    상기 다중층 스택 위에 그리고 상기 측벽 리세스들 내에 제 1 내측 스페이서층을 퇴적하는 단계;
    상기 제 1 내측 스페이서층 위에 제 2 내측 스페이서층을 퇴적하는 단계;
    상기 측벽 리세스들을 충전하는(filling) 제 3 내측 스페이서를 퇴적하는 단계;
    상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층을 에칭하고 상기 측벽 리세스들 내에 상기 제 1 내측 스페이서층, 상기 제 2 내측 스페이서층, 및 상기 제 3 내측 스페이서층의 남아있는 부분들을 포함하는 내측 스페이서들을 형성하기 위해 제 1 에칭 프로세스를 수행하는 단계 - 상기 제 1 에칭 프로세스는 상기 제 3 내측 스페이서층의 에칭 레이트(etching rate)보다 큰 에칭 레이트로 상기 제 2 내측 스페이서층을 에칭함 - ;
    상기 제 1 반도체 재료를 제거하고 상기 내측 스페이서들 사이에서 연장되는 제 1 리세스들을 형성하기 위해 제 2 에칭 프로세스를 수행하는 단계 - 상기 제 2 에칭 프로세스는 상기 제 1 반도체 재료의 에칭 레이트보다 작은 에칭 레이트로 상기 제 1 내측 스페이서층을 에칭함 - ; 및
    상기 제 1 리세스들 내에 게이트 구조물들을 형성하는 단계
    를 포함하는, 방법.
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