JP2006324527A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ゲート酸化膜のリーク電流の発生やゲート酸化膜の耐電圧性の低下を抑制するこ
とができる、信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板と前記半導体シリコン基板上にゲート酸化膜を介して設
けられたゲート配線と、を備えた半導体装置であって、
前記ゲート配線は、ゲート電極、前記ゲート電極に接して設けられたゲート配線上部構
造、ならびに側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、窒素含有率が３０〜７０％の範囲で
あるシリコンオキシナイトライドからなることを特徴とする半導体装置。
【選択図】図６
とができる、信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板と前記半導体シリコン基板上にゲート酸化膜を介して設
けられたゲート配線と、を備えた半導体装置であって、
前記ゲート配線は、ゲート電極、前記ゲート電極に接して設けられたゲート配線上部構
造、ならびに側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、窒素含有率が３０〜７０％の範囲で
あるシリコンオキシナイトライドからなることを特徴とする半導体装置。
【選択図】図６
Description
本発明は半導体装置およびその製造方法に関し、さらに詳しくはシリコン酸化膜ゲート
型電界効果トランジスタ（以下、「ＭＯＳＦＥＴトランジスタ」という。）の側壁スペー
サにシリコンオキシナイトライドを含む半導体装置およびその製造方法に関する。
型電界効果トランジスタ（以下、「ＭＯＳＦＥＴトランジスタ」という。）の側壁スペー
サにシリコンオキシナイトライドを含む半導体装置およびその製造方法に関する。
図１は、従来の技術である半導体装置を示すための模式要部断面図である。以下、従来
の技術である半導体装置１００について、ＭＯＳＦＥＴトランジスタを例に挙げて、図１
を参照しつつ説明する。
半導体シリコン基板１の表面領域に、素子間分離絶縁層２および不純物拡散層３が設け
られている。前記不純物拡散層３は、それぞれ前記半導体装置１００のソースおよびドレ
インに対応するものである。
また前記半導体シリコン基板１上には、ゲート酸化膜４を介してゲート電極５が設けら
れている。この前記ゲート電極５には、ゲート電極上部構造９が設けられている。
さらに、前記ゲート酸化膜４の側面および前記ゲート電極５の側面に接して、窒化シリ
コンからなる第一の無機化合物絶縁層８が設けられていて、この無機化合物絶縁層８に接
して、酸化シリコンからなる第二の無機化合物絶縁層６が設けられている。
図１に示す通り、前記半導体装置１００は、前記第一の無機化合物絶縁層８および前記
第二の無機化合物絶縁層６からなる側壁スペーサ６００を有するものであるが、前記側壁
スペーサ６００は、前記半導体シリコン基板１の界面部分（以下、「基板界面部分」とい
う。）に欠落部を有するものである。
の技術である半導体装置１００について、ＭＯＳＦＥＴトランジスタを例に挙げて、図１
を参照しつつ説明する。
半導体シリコン基板１の表面領域に、素子間分離絶縁層２および不純物拡散層３が設け
られている。前記不純物拡散層３は、それぞれ前記半導体装置１００のソースおよびドレ
インに対応するものである。
また前記半導体シリコン基板１上には、ゲート酸化膜４を介してゲート電極５が設けら
れている。この前記ゲート電極５には、ゲート電極上部構造９が設けられている。
さらに、前記ゲート酸化膜４の側面および前記ゲート電極５の側面に接して、窒化シリ
コンからなる第一の無機化合物絶縁層８が設けられていて、この無機化合物絶縁層８に接
して、酸化シリコンからなる第二の無機化合物絶縁層６が設けられている。
図１に示す通り、前記半導体装置１００は、前記第一の無機化合物絶縁層８および前記
第二の無機化合物絶縁層６からなる側壁スペーサ６００を有するものであるが、前記側壁
スペーサ６００は、前記半導体シリコン基板１の界面部分（以下、「基板界面部分」とい
う。）に欠落部を有するものである。
また、前記側壁スペーサ６００に接して、ソースせり上げ構造７０１およびドレインせ
り上げ構造７０２が設けられている。
これらのソースせり上げ構造７０１およびドレインせり上げ構造７０２は、それぞれ、
先の前記側壁スペーサ６００の、基板界面部分の欠落部を埋める様に設けられている。
前記側壁スペーサ６００の基板界面部分の欠落は、ＭＯＳＦＥＴトランジスタの製造過
程におけるエッチング工程等により生じるものである。
この様な欠落が生じると、仮に前記第一の無機化合物絶縁層８が存在しない場合には、
前記ソースせり上げ構造７０１および前記ドレインせり上げ構造７０２の少なくとも一方
と、前記ゲート電極５とが導通する場合があり、正常な半導体装置の動作が妨げられる原
因となる。
り上げ構造７０２が設けられている。
これらのソースせり上げ構造７０１およびドレインせり上げ構造７０２は、それぞれ、
先の前記側壁スペーサ６００の、基板界面部分の欠落部を埋める様に設けられている。
前記側壁スペーサ６００の基板界面部分の欠落は、ＭＯＳＦＥＴトランジスタの製造過
程におけるエッチング工程等により生じるものである。
この様な欠落が生じると、仮に前記第一の無機化合物絶縁層８が存在しない場合には、
前記ソースせり上げ構造７０１および前記ドレインせり上げ構造７０２の少なくとも一方
と、前記ゲート電極５とが導通する場合があり、正常な半導体装置の動作が妨げられる原
因となる。
この様な導通を避けるため、前記半導体装置１００に対し、前記ゲート電極５の側面お
よび前記半導体シリコン基板１の双方に接して、窒化シリコンからなる前記第一の無機化
合物絶縁層８を設けることが提案されている（特許文献１）。
特開２０００−９１５６２号公報
よび前記半導体シリコン基板１の双方に接して、窒化シリコンからなる前記第一の無機化
合物絶縁層８を設けることが提案されている（特許文献１）。
しかしながら、近年の電気・電子機器の小型軽量化、高集積化に伴い、前記半導体装置
１００の様に、前記側壁スペーサ６００の基板界面部分に欠落がある構造の半導体装置で
は、ゲート酸化膜にリーク電流が発生したり、ゲート酸化膜の耐電圧性が低下する等、半
導体装置の信頼性が低下する問題があった。
本発明の目的は、ゲート酸化膜のリーク電流の発生やゲート酸化膜の耐電圧性の低下を
抑制することができる、信頼性の高い半導体装置およびその製造方法を提供することにあ
る。
１００の様に、前記側壁スペーサ６００の基板界面部分に欠落がある構造の半導体装置で
は、ゲート酸化膜にリーク電流が発生したり、ゲート酸化膜の耐電圧性が低下する等、半
導体装置の信頼性が低下する問題があった。
本発明の目的は、ゲート酸化膜のリーク電流の発生やゲート酸化膜の耐電圧性の低下を
抑制することができる、信頼性の高い半導体装置およびその製造方法を提供することにあ
る。
本発明者は上記課題を解決すべく鋭意検討した結果、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライドからなる無機化合物絶縁層、
を含む前記側壁スペーサを備えた半導体装置が上記課題を解決することを見出し、本発
明を完成するに至った。
すなわち、本発明は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライドからなる無機化合物絶縁層、
を含む前記側壁スペーサを備えた半導体装置が上記課題を解決することを見出し、本発
明を完成するに至った。
すなわち、本発明は、
［１］半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた不純物拡散層と、
前記半導体シリコン基板の表面領域に設けられた素子間分離絶縁層と、
前記半導体シリコン基板上にゲート酸化膜を介して設けられたゲート配線と、
を備えた半導体装置であって、
前記ゲート配線は、金属、金属シリサイドおよび不純物を含有する多結晶シリコンから
なる群より選ばれる少なくとも一つからなるゲート電極、前記ゲート電極に接して設けら
れた窒化シリコンからなるゲート配線上部構造、ならびに前記ゲート電極の側面および前
記ゲート配線上部構造の側面に接して設けられた側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライド、
からなることを特徴とする半導体装置を提供するものであり、
前記半導体シリコン基板の表面領域に設けられた不純物拡散層と、
前記半導体シリコン基板の表面領域に設けられた素子間分離絶縁層と、
前記半導体シリコン基板上にゲート酸化膜を介して設けられたゲート配線と、
を備えた半導体装置であって、
前記ゲート配線は、金属、金属シリサイドおよび不純物を含有する多結晶シリコンから
なる群より選ばれる少なくとも一つからなるゲート電極、前記ゲート電極に接して設けら
れた窒化シリコンからなるゲート配線上部構造、ならびに前記ゲート電極の側面および前
記ゲート配線上部構造の側面に接して設けられた側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライド、
からなることを特徴とする半導体装置を提供するものであり、
［２］前記側壁スペーサは、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜７０％の範囲であるシリコンオキシナイトライド
からなる第一の無機化合物絶縁層と、
前記第一の無機化合物絶縁層に接して設けられた窒化シリコンからなる第二の無機化合
物絶縁層と、
からなることを特徴とする上記［１］に記載の半導体装置を提供するものであり、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜７０％の範囲であるシリコンオキシナイトライド
からなる第一の無機化合物絶縁層と、
前記第一の無機化合物絶縁層に接して設けられた窒化シリコンからなる第二の無機化合
物絶縁層と、
からなることを特徴とする上記［１］に記載の半導体装置を提供するものであり、
［３］前記側壁スペーサは、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜５０％の範囲であるシリコンオキシナイトライド
からなる第一の無機化合物絶縁層と、
前記第一の無機化合物絶縁層に接して設けられた前記窒素含有率が５０〜７０％の範囲
であるシリコンオキシナイトライドからなる第二の無機化合物絶縁層と、
前記第二の無機化合物絶縁層に接して設けられた窒化シリコンからなる第三の無機化合
物絶縁層と、
からなることを特徴とする上記［１］に記載の半導体装置を提供するものであり、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜５０％の範囲であるシリコンオキシナイトライド
からなる第一の無機化合物絶縁層と、
前記第一の無機化合物絶縁層に接して設けられた前記窒素含有率が５０〜７０％の範囲
であるシリコンオキシナイトライドからなる第二の無機化合物絶縁層と、
前記第二の無機化合物絶縁層に接して設けられた窒化シリコンからなる第三の無機化合
物絶縁層と、
からなることを特徴とする上記［１］に記載の半導体装置を提供するものであり、
［４］前記側壁スペーサは、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜７０％であるシリコンオキシナイトライドからな
ることを特徴とする上記［１］に記載の半導体装置を提供するものであり、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜７０％であるシリコンオキシナイトライドからな
ることを特徴とする上記［１］に記載の半導体装置を提供するものであり、
［５］前記シリコンオキシナイトライドに対する前記窒素含有率は、前記ゲート電極の側
面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として
、連続的に増加することを特徴とする上記［１］〜［４］に記載の半導体装置を提供する
ものであり、
面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として
、連続的に増加することを特徴とする上記［１］〜［４］に記載の半導体装置を提供する
ものであり、
［６］上記に加えて、前記半導体シリコン基板上の所定の位置に、前記半導体シリコン基
板に接して設けられたソースおよび／またはドレインせり上げ構造を備えることを特徴と
する上記［１］〜［５］のいずれかに記載の半導体装置を提供するものであり、
板に接して設けられたソースおよび／またはドレインせり上げ構造を備えることを特徴と
する上記［１］〜［５］のいずれかに記載の半導体装置を提供するものであり、
［７］（１）半導体シリコン基板の表面領域に不純物拡散層および素子間分離絶縁層を形
成する工程
（２）前記半導体シリコン基板上にゲート酸化膜を形成する工程
（３）前記ゲート酸化膜上に、
金属、金属シリサイドおよび不純物を含有する多結晶シリコンからなる群より選ばれる
少なくとも一つからなるゲート電極、
前記ゲート電極に接して設けられた窒化シリコンからなるゲート配線上部構造、
ならびに前記ゲート電極側面および前記ゲート配線上部構造側面に接して設けられた側
壁スペーサ、
を有するゲート配線を形成する工程
上記（１）〜（３）の工程を有する製造方法であって、
前記側壁スペーサは、一種もしくは二種以上の無機化合物からそれぞれなる一種もしく
は二種以上の無機化合物絶縁層により形成され、
かつ、前記無機化合物絶縁層の少なくとも一種は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライド、
から形成されることを特徴とする半導体装置の製造方法を提供するものであり、
成する工程
（２）前記半導体シリコン基板上にゲート酸化膜を形成する工程
（３）前記ゲート酸化膜上に、
金属、金属シリサイドおよび不純物を含有する多結晶シリコンからなる群より選ばれる
少なくとも一つからなるゲート電極、
前記ゲート電極に接して設けられた窒化シリコンからなるゲート配線上部構造、
ならびに前記ゲート電極側面および前記ゲート配線上部構造側面に接して設けられた側
壁スペーサ、
を有するゲート配線を形成する工程
上記（１）〜（３）の工程を有する製造方法であって、
前記側壁スペーサは、一種もしくは二種以上の無機化合物からそれぞれなる一種もしく
は二種以上の無機化合物絶縁層により形成され、
かつ、前記無機化合物絶縁層の少なくとも一種は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライド、
から形成されることを特徴とする半導体装置の製造方法を提供するものであり、
［８］前記シリコンオキシナイトライドは、６５０〜７５０℃の温度範囲であって、ジク
ロルシランガス、アンモニアガスおよび亜酸化窒素ガスからなる混合ガスの雰囲気下、減
圧ＣＶＤ法により形成されることを特徴とする上記［７］に記載の半導体装置の製造方法
を提供するものであり、
ロルシランガス、アンモニアガスおよび亜酸化窒素ガスからなる混合ガスの雰囲気下、減
圧ＣＶＤ法により形成されることを特徴とする上記［７］に記載の半導体装置の製造方法
を提供するものであり、
［９］上記に加えて、
（４）ウエットエッチング工程
前記工程（４）を必須の工程とし、さらに、
（５）前記半導体シリコン基板上の所定の位置にソースおよび／またはドレインせり上げ
構造を選択エピタキシャル法により形成する工程ならびに前記ソースおよび／またはドレ
インせり上げ構造上にコンタクトプラグを形成する工程
（６）前記半導体シリコン基板上にコンタクトプラグを形成する工程
前記工程（５）および工程（６）からなる群より選ばれる少なくとも一つ、
を有することを特徴とする上記［７］または［８］のいずれかに記載の半導体装置の製
造方法を提供するものであり、
（４）ウエットエッチング工程
前記工程（４）を必須の工程とし、さらに、
（５）前記半導体シリコン基板上の所定の位置にソースおよび／またはドレインせり上げ
構造を選択エピタキシャル法により形成する工程ならびに前記ソースおよび／またはドレ
インせり上げ構造上にコンタクトプラグを形成する工程
（６）前記半導体シリコン基板上にコンタクトプラグを形成する工程
前記工程（５）および工程（６）からなる群より選ばれる少なくとも一つ、
を有することを特徴とする上記［７］または［８］のいずれかに記載の半導体装置の製
造方法を提供するものであり、
［１０］前記ウエットエッチング工程（４）は、フッ酸含有溶液を用いて行われることを
特徴とする上記［９］に記載の半導体装置の製造方法を提供するものであり、
特徴とする上記［９］に記載の半導体装置の製造方法を提供するものであり、
［１１］前記側壁スペーサを構成する無機化合物絶縁層の少なくとも一種は、前記窒素含
有率が５０〜７０％であるシリコンオキシナイトライドを用いて形成され、
かつ、前記ウエットエッチング工程（４）は、希フッ酸水溶液を用いて行われることを
特徴とする上記［９］または［１０］のいずれかに記載の半導体装置の製造方法を提供す
るものであり、
有率が５０〜７０％であるシリコンオキシナイトライドを用いて形成され、
かつ、前記ウエットエッチング工程（４）は、希フッ酸水溶液を用いて行われることを
特徴とする上記［９］または［１０］のいずれかに記載の半導体装置の製造方法を提供す
るものであり、
［１２］前記側壁スペーサを構成する無機化合物絶縁層の少なくとも一種は、前記窒素含
有率が３０〜５０％であるシリコンオキシナイトライドを用いて形成され、
かつ、前記ウエットエッチング工程（４）は、緩衝剤含有希フッ酸水溶液を用いて行わ
れることを特徴とする上記［９］または［１０］のいずれかに記載の半導体装置の製造方
法を提供するものである。
有率が３０〜５０％であるシリコンオキシナイトライドを用いて形成され、
かつ、前記ウエットエッチング工程（４）は、緩衝剤含有希フッ酸水溶液を用いて行わ
れることを特徴とする上記［９］または［１０］のいずれかに記載の半導体装置の製造方
法を提供するものである。
本発明によれば、ゲート酸化膜のリーク電流の発生やゲート酸化膜の耐電圧性の低下を
抑制することができる、信頼性の高い半導体装置およびその製造方法を提供することがで
きる。
抑制することができる、信頼性の高い半導体装置およびその製造方法を提供することがで
きる。
本発明を実施するための最良の形態について、次に図面を参照しながら説明する。
図２は、本発明の半導体装置の第一の実施態様を例示する、模式要部断面図である。
図２における半導体装置１０１は、半導体シリコン基板１を備えるものである。本発明
に使用する前記半導体シリコン基板に特に限定はなく、通常半導体装置に使用するものを
使用することができる。
この様な半導体シリコン基板は公知であり、例えば、ｐ型不純物を含有するシリコンウ
エハを市販品として入手することが可能である。
図２は、本発明の半導体装置の第一の実施態様を例示する、模式要部断面図である。
図２における半導体装置１０１は、半導体シリコン基板１を備えるものである。本発明
に使用する前記半導体シリコン基板に特に限定はなく、通常半導体装置に使用するものを
使用することができる。
この様な半導体シリコン基板は公知であり、例えば、ｐ型不純物を含有するシリコンウ
エハを市販品として入手することが可能である。
次に本発明の半導体装置１０１は、前記半導体シリコン基板１の表面領域に設けられた
不純物拡散層（図示せず）を備えるものである。
この様な不純物拡散層は、通常は、ホウ素等のｐ型不純物や、リン等のｎ型不純物を、
前記半導体シリコン基板１の表面領域に対してイオン打ち込み等の手法を用いて導入した
後、熱によるアニール処理を行うことにより設けることができる。
前記半導体装置１０１の場合には、図２のゲート配線２００のゲート電極に対応するソ
ース領域およびドレイン領域が公知の方法により設けられている（図示せず）。
不純物拡散層（図示せず）を備えるものである。
この様な不純物拡散層は、通常は、ホウ素等のｐ型不純物や、リン等のｎ型不純物を、
前記半導体シリコン基板１の表面領域に対してイオン打ち込み等の手法を用いて導入した
後、熱によるアニール処理を行うことにより設けることができる。
前記半導体装置１０１の場合には、図２のゲート配線２００のゲート電極に対応するソ
ース領域およびドレイン領域が公知の方法により設けられている（図示せず）。
また本発明の半導体装置１０１は、前記半導体シリコン基板の表面領域に設けられた素
子間分離絶縁層２を備えるものである。
かかる素子間分離絶縁層２の形成方法に限定はないが、例えば、前記半導体シリコン基
板１を用いて、高密度プラズマＣＶＤ等の方法を行なうことにより、酸化シリコン等から
なる前記素子間分離絶縁層２を形成することができる。
子間分離絶縁層２を備えるものである。
かかる素子間分離絶縁層２の形成方法に限定はないが、例えば、前記半導体シリコン基
板１を用いて、高密度プラズマＣＶＤ等の方法を行なうことにより、酸化シリコン等から
なる前記素子間分離絶縁層２を形成することができる。
また本発明の半導体装置１０１は、前記半導体シリコン基板１上にゲート酸化膜４を介
して設けられたゲート配線２００を備えるものである。
前記ゲート酸化膜４は、通常酸化シリコンからなるものであるが、この様なゲート酸化
膜４は、例えば、前記半導体シリコン基板１表面のシリコンと、水や酸素等と高温下に反
応させることにより形成することができる。
して設けられたゲート配線２００を備えるものである。
前記ゲート酸化膜４は、通常酸化シリコンからなるものであるが、この様なゲート酸化
膜４は、例えば、前記半導体シリコン基板１表面のシリコンと、水や酸素等と高温下に反
応させることにより形成することができる。
前記ゲート配線２００は、金属、金属シリサイド、不純物を含有する多結晶シリコン等
の一種もしくは二種以上からなるゲート電極５、前記ゲート電極５に接して設けられた窒
化シリコンからなるゲート配線上部構造９０１、ならびに前記ゲート電極５の側面および
前記ゲート配線上部構造９０１の側面に接して設けられた側壁スペーサ６１０を有するも
のである。
なお前記ゲート配線上部構造９０１は、窒化シリコンからなるものに替えて、シリコン
オキシナイトライド等からなるものも使用することができる。
の一種もしくは二種以上からなるゲート電極５、前記ゲート電極５に接して設けられた窒
化シリコンからなるゲート配線上部構造９０１、ならびに前記ゲート電極５の側面および
前記ゲート配線上部構造９０１の側面に接して設けられた側壁スペーサ６１０を有するも
のである。
なお前記ゲート配線上部構造９０１は、窒化シリコンからなるものに替えて、シリコン
オキシナイトライド等からなるものも使用することができる。
図２に示す通り、前記ゲート電極５は、前記不純物を含有する多結晶シリコン５０１と
、タングステン等の金属５０２からなるものである。
前記多結晶シリコン５０１に含まれる不純物としては、例えば、ホウ素等のｐ型不純物
、リン等のｎ型不純物を挙げることができる。
、タングステン等の金属５０２からなるものである。
前記多結晶シリコン５０１に含まれる不純物としては、例えば、ホウ素等のｐ型不純物
、リン等のｎ型不純物を挙げることができる。
前記側壁スペーサは、一種もしくは二種以上の無機化合物絶縁層からなるものである。
この様な前記側壁スペーサ６１０としては、例えば、前記半導体装置１０１の場合の様
に、前記ゲート酸化膜４上面、前記ゲート電極５の側面および前記ゲート配線上部構造９
０１の側面に接して設けられたシリコンオキシナイトライドからなる第一の無機化合物絶
縁層８０１と、
前記第一の無機化合物絶縁層８０１に接して設けられた、窒化シリコンからなる第二の
無機化合物絶縁層６０１と、
からなるものを挙げることができる。
この様な前記側壁スペーサ６１０としては、例えば、前記半導体装置１０１の場合の様
に、前記ゲート酸化膜４上面、前記ゲート電極５の側面および前記ゲート配線上部構造９
０１の側面に接して設けられたシリコンオキシナイトライドからなる第一の無機化合物絶
縁層８０１と、
前記第一の無機化合物絶縁層８０１に接して設けられた、窒化シリコンからなる第二の
無機化合物絶縁層６０１と、
からなるものを挙げることができる。
さらに本発明に使用する前記シリコンオキシナイトライドからなる第一の無機化合物絶
縁層８０１は、前記窒素含有率が３０〜７０％の範囲であることが必要である。
前記窒素含有率が３０％未満であったり、７０％を超えると、得られた半導体装置のゲ
ート酸化膜にリーク電流が発生したり、ゲート酸化膜の耐電圧性が低下する等、前記半導
体装置の信頼性が低下する。
縁層８０１は、前記窒素含有率が３０〜７０％の範囲であることが必要である。
前記窒素含有率が３０％未満であったり、７０％を超えると、得られた半導体装置のゲ
ート酸化膜にリーク電流が発生したり、ゲート酸化膜の耐電圧性が低下する等、前記半導
体装置の信頼性が低下する。
次に図３は、本発明の半導体装置の第二の実施態様のうち、ゲート配線２０１の部分を
例示する模式要部断面図である。
なお、図３のうち、前記半導体装置の側壁スペーサ６１１以外の構成については図２に
より説明した半導体装置１０１の場合と同様である。
例示する模式要部断面図である。
なお、図３のうち、前記半導体装置の側壁スペーサ６１１以外の構成については図２に
より説明した半導体装置１０１の場合と同様である。
前記ゲート配線２０１の側壁スペーサ６１１は、
前記ゲート酸化膜４の上面、前記ゲート電極５の側面および前記ゲート配線上部構造９
０１の側面に接して設けられた、前記窒素含有率が３０〜５０％の範囲であるシリコンオ
キシナイトライドからなる第一の無機化合物絶縁層８０２と、
前記第一の無機化合物絶縁層８０２に接して設けられた、前記窒素含有率が５０〜７０
％の範囲であるシリコンオキシナイトライドからなる第二の無機化合物絶縁層８０３と、
前記第二の無機化合物絶縁層８０３に接して設けられた窒化シリコンからなる第三の無
機化合物絶縁層６０１と、
からなるものである。
前記ゲート酸化膜４の上面、前記ゲート電極５の側面および前記ゲート配線上部構造９
０１の側面に接して設けられた、前記窒素含有率が３０〜５０％の範囲であるシリコンオ
キシナイトライドからなる第一の無機化合物絶縁層８０２と、
前記第一の無機化合物絶縁層８０２に接して設けられた、前記窒素含有率が５０〜７０
％の範囲であるシリコンオキシナイトライドからなる第二の無機化合物絶縁層８０３と、
前記第二の無機化合物絶縁層８０３に接して設けられた窒化シリコンからなる第三の無
機化合物絶縁層６０１と、
からなるものである。
次に図４は、本発明の半導体装置の第三の実施態様のうち、ゲート配線２０２の部分を
例示する模式要部断面図である。
なお、図４のうち、前記半導体装置の側壁スペーサ６１２以外の構成については図２に
より説明した半導体装置１０１の場合と同様である。
例示する模式要部断面図である。
なお、図４のうち、前記半導体装置の側壁スペーサ６１２以外の構成については図２に
より説明した半導体装置１０１の場合と同様である。
図４における前記半導体装置の第三の実施態様は、図３における前記半導体装置の第二
の実施態様の場合とほぼ同様であるが、先の図３における前記第一の無機化合物絶縁層８
０２および前記第二の無機化合物絶縁層８０３の双方に含まれる前記窒素含有率が、図４
の側壁スペーサ６１２の場合では連続的に変化する点が異なる。
の実施態様の場合とほぼ同様であるが、先の図３における前記第一の無機化合物絶縁層８
０２および前記第二の無機化合物絶縁層８０３の双方に含まれる前記窒素含有率が、図４
の側壁スペーサ６１２の場合では連続的に変化する点が異なる。
図４の第一の無機化合物絶縁層８０４および前記第二の無機化合物絶縁層８０５の双方
のシリコンオキシナイトライドに対する前記窒素含有率は、前記ゲート電極の側面、前記
ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として、連続的に
増加するものである。
のシリコンオキシナイトライドに対する前記窒素含有率は、前記ゲート電極の側面、前記
ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として、連続的に
増加するものである。
次に図５は、本発明の半導体装置の第四の実施態様のうち、ゲート配線２０３の部分を
例示する模式要部断面図である。
なお、図５のうち、前記半導体装置の側壁スペーサ８０６以外の構成については図２に
より説明した半導体装置１０１の場合と同様である。
例示する模式要部断面図である。
なお、図５のうち、前記半導体装置の側壁スペーサ８０６以外の構成については図２に
より説明した半導体装置１０１の場合と同様である。
図５における前記半導体装置の第四の実施態様は、図２における前記半導体装置１０１
の第一の実施態様の場合とほぼ同様であるが、図５の側壁スペーサ８０６は、図２の側壁
スペーサ６１０のうち、前記第二の無機化合物絶縁層６０１の替わりに第一の無機化合物
絶縁層８０１が使用されている点が異なる。
の第一の実施態様の場合とほぼ同様であるが、図５の側壁スペーサ８０６は、図２の側壁
スペーサ６１０のうち、前記第二の無機化合物絶縁層６０１の替わりに第一の無機化合物
絶縁層８０１が使用されている点が異なる。
すなわち、図５の第四の実施態様における前記側壁スペーサ８０６は、前記ゲート電極
５の側面、前記ゲート配線上部構造９０１の側面および前記ゲート酸化膜４に接して設け
られた、前記窒素含有率が３０〜７０％であるシリコンオキシナイトライド８０６からな
るものである。
前記シリコンオキシナイトライドに対する前記窒素含有率は、前記ゲート電極の側面、
前記ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として、連続
的に増加する様に調整することもできる。
５の側面、前記ゲート配線上部構造９０１の側面および前記ゲート酸化膜４に接して設け
られた、前記窒素含有率が３０〜７０％であるシリコンオキシナイトライド８０６からな
るものである。
前記シリコンオキシナイトライドに対する前記窒素含有率は、前記ゲート電極の側面、
前記ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として、連続
的に増加する様に調整することもできる。
さらに本発明の半導体装置は、上記に説明した構成に加えて、前記半導体シリコン基板
１の所定の位置にソースおよび／またはドレインせり上げ構造を有するものであってもよ
い。
１の所定の位置にソースおよび／またはドレインせり上げ構造を有するものであってもよ
い。
次に図６はソースおよび／またはドレインせり上げ構造を備えた本発明の半導体装置１
０２を例示した模式要部断面図である。
図６では、本発明の第一の実施態様である、図２に示した半導体装置１０１の半導体シ
リコン基板１の表面およびゲート配線２００の双方に接してソースおよび／またはドレイ
ンせり上げ構造７００が設けられた様子が示されている。
０２を例示した模式要部断面図である。
図６では、本発明の第一の実施態様である、図２に示した半導体装置１０１の半導体シ
リコン基板１の表面およびゲート配線２００の双方に接してソースおよび／またはドレイ
ンせり上げ構造７００が設けられた様子が示されている。
なお特に図示していないが、図３〜図５に示した本発明の第二から第四の実施態様であ
る前記半導体装置の場合にも、同様に前記ソースおよび／またはドレインせり上げ構造を
設けることができる。
る前記半導体装置の場合にも、同様に前記ソースおよび／またはドレインせり上げ構造を
設けることができる。
この様にして得られた前記半導体装置は、例えば、ＭＯＳＦＥＴトランジスタ構造を備
えたＤＲＡＭ等の用途に好適に用いることができる。
えたＤＲＡＭ等の用途に好適に用いることができる。
次に本発明の半導体装置およびその製造方法について実施例によりさらに詳細に説明す
る。なお、本発明の内容は下記に示す実施例により何ら限定されるものではない。
る。なお、本発明の内容は下記に示す実施例により何ら限定されるものではない。
まず本発明の製造装置の第一の実施態様について図面を参照しつつ説明する。
図７は、前記半導体シリコン基板１の表面領域に不純物拡散層（図示せず）および素子
間分離絶縁層２を形成する工程と、前記半導体シリコン基板１上にゲート酸化膜４を形成
する工程を説明するための模式要部断面図である。
なお、本発明に使用した半導体シリコン基板１には、あらかじめｐ型不純物が含まれて
いるものを使用した。
図７は、前記半導体シリコン基板１の表面領域に不純物拡散層（図示せず）および素子
間分離絶縁層２を形成する工程と、前記半導体シリコン基板１上にゲート酸化膜４を形成
する工程を説明するための模式要部断面図である。
なお、本発明に使用した半導体シリコン基板１には、あらかじめｐ型不純物が含まれて
いるものを使用した。
まず、前記半導体シリコン基板１に対し、高密度プラズマＣＶＤ法により酸化シリコン
からなる前記素子間分離絶縁層２を形成した。
また、前記不純物拡散層（図示せず）は、後述するゲート配線２００を形成した後に、
前記ゲート配線２００を保護マスクとして、ｎ型不純物をイオン注入することにより形成
した。前記不純物拡散層は、前記ゲート配線２００に対応するソースおよびドレインに対
応するものである。
なお、前記不純物拡散層の形成方法は公知であり、前記不純物拡散層の構造は目的とす
る半導体装置の機能等応じて適宜決定することができる。
からなる前記素子間分離絶縁層２を形成した。
また、前記不純物拡散層（図示せず）は、後述するゲート配線２００を形成した後に、
前記ゲート配線２００を保護マスクとして、ｎ型不純物をイオン注入することにより形成
した。前記不純物拡散層は、前記ゲート配線２００に対応するソースおよびドレインに対
応するものである。
なお、前記不純物拡散層の形成方法は公知であり、前記不純物拡散層の構造は目的とす
る半導体装置の機能等応じて適宜決定することができる。
次に前記半導体シリコン基板１表面のシリコンと、水蒸気とを高温下に反応させること
により、前記半導体シリコン基板１の表面に前記ゲート酸化膜４を形成した。前記ゲート
酸化膜４の厚みは４〜７ｎｍの範囲であった。
により、前記半導体シリコン基板１の表面に前記ゲート酸化膜４を形成した。前記ゲート
酸化膜４の厚みは４〜７ｎｍの範囲であった。
図８は、前記ゲート酸化膜４上に、ｎ型不純物を含有する多結晶シリコン５０１および
タングステン５０２からなるゲート電極、前記ゲート電極に接して設けられた窒化シリコ
ンかなるゲート配線上部構造９０１を形成する工程を説明するための模式要部断面図であ
る。
タングステン５０２からなるゲート電極、前記ゲート電極に接して設けられた窒化シリコ
ンかなるゲート配線上部構造９０１を形成する工程を説明するための模式要部断面図であ
る。
前記ゲート酸化膜４上に、ｎ型不純物を含有する多結晶シリコンからなる層５０１およ
びタングステンからなる層５０２を、ＣＶＤ、スパッタリング等の手法により形成した。
続いて、窒化シリコンからなる層９０１をさらに前記タングステンからなる層５０２の上
に形成した。
続いてレジストを保護マスクとして（図示せず）、公知のエッチング操作により、前記
ｎ型不純物を含有する多結晶シリコンからなる層５０１、前記タングステンからなる層５
０２および前記窒化シリコンからなる層９０１の所定の場所の層を取り除いた後、前記レ
ジストを除去することにより、図８に示される構造を得ることができる。
びタングステンからなる層５０２を、ＣＶＤ、スパッタリング等の手法により形成した。
続いて、窒化シリコンからなる層９０１をさらに前記タングステンからなる層５０２の上
に形成した。
続いてレジストを保護マスクとして（図示せず）、公知のエッチング操作により、前記
ｎ型不純物を含有する多結晶シリコンからなる層５０１、前記タングステンからなる層５
０２および前記窒化シリコンからなる層９０１の所定の場所の層を取り除いた後、前記レ
ジストを除去することにより、図８に示される構造を得ることができる。
図９は、前記側壁スペーサを形成するための、第一の無機化合物絶縁層８０１を形成す
る工程を説明するための模式要部断面図である。
る工程を説明するための模式要部断面図である。
図８の前記ｎ型不純物を含有する多結晶シリコン５０１およびタングステン５０２から
なるゲート電極の側面、ならびに前記窒化シリコンからなるゲート配線上部構造９０１の
側面および上面、ならびに前記ゲート酸化膜４の上面に、図９に示す様に、前記窒素含有
率が３１．５％であるシリコンオキシナイトライドからなる第一の無機化合物絶縁層８０
１を形成した。
なるゲート電極の側面、ならびに前記窒化シリコンからなるゲート配線上部構造９０１の
側面および上面、ならびに前記ゲート酸化膜４の上面に、図９に示す様に、前記窒素含有
率が３１．５％であるシリコンオキシナイトライドからなる第一の無機化合物絶縁層８０
１を形成した。
第一の無機化合物絶縁層８０１の形成に際しては、シリコンオキシナイトライド形成炉
内部を減圧、すなわち１．５１Ｔｏｒｒとし、前記形成炉内部の酸素濃度を１０ｐｐｍ以
下とした。
続いて、窒素ガスを２５０ｍｌ／分、亜酸化窒素（Ｎ２Ｏ）ガスを８００ｍｌ／分、ア
ンモニア（ＮＨ３）ガスを１０ｍｌ／分およびジクロルシラン（ＤＣＳ）ガスを７５ｍｌ
／分の流量にてそれぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶＤ法を実施し
た。
内部を減圧、すなわち１．５１Ｔｏｒｒとし、前記形成炉内部の酸素濃度を１０ｐｐｍ以
下とした。
続いて、窒素ガスを２５０ｍｌ／分、亜酸化窒素（Ｎ２Ｏ）ガスを８００ｍｌ／分、ア
ンモニア（ＮＨ３）ガスを１０ｍｌ／分およびジクロルシラン（ＤＣＳ）ガスを７５ｍｌ
／分の流量にてそれぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶＤ法を実施し
た。
続いて、ＤＣＳガス、ＮＨ３ガスおよびＮ２Ｏガスの順番にこれらのガスの供給を止め
て前記減圧ＣＶＤ法を終了した。このときの前記第一の無機化合物絶縁層８０１の厚みは
５〜１０ｎｍの範囲であった。
て前記減圧ＣＶＤ法を終了した。このときの前記第一の無機化合物絶縁層８０１の厚みは
５〜１０ｎｍの範囲であった。
前記減圧ＣＶＤ法を実施するときの前記形成炉内温度は６８０℃であった。
前記シリコンオキシナイトライドの前記窒素含有率は、６５０〜７５０℃の温度範囲内
で、前記ＤＣＳガス、ＮＨ３ガスおよびＮ２Ｏガスの流量を適宜調整することにより、所
望の値に調整することが可能である。
前記シリコンオキシナイトライドの前記窒素含有率は、６５０〜７５０℃の温度範囲内
で、前記ＤＣＳガス、ＮＨ３ガスおよびＮ２Ｏガスの流量を適宜調整することにより、所
望の値に調整することが可能である。
例えば、前記ＤＣＳガス、ＮＨ３ガスおよびＮ２Ｏガスの流量を適宜変化させ、生成す
る前記シリコンオキシナイトライドの前記窒素含有率を予め調べておけば、この知見に従
い、前記窒素含有率が所望の値に調整されたシリコンオキシナイトライドを形成すること
ができる。
る前記シリコンオキシナイトライドの前記窒素含有率を予め調べておけば、この知見に従
い、前記窒素含有率が所望の値に調整されたシリコンオキシナイトライドを形成すること
ができる。
次に、前記形成炉内を窒素ガスにより十分置換した後、窒素雰囲気下に常圧まで戻し、
シリコンオキシナイトライド形成済みウエハを取り出した。
シリコンオキシナイトライド形成済みウエハを取り出した。
このときの前記シリコンオキシナイトライドの成長速度は０．１５ｎｍ／分、前記シリ
コンオキシナイトライドの屈折率は１．６３、前記シリコンオキシナイトライドの前記窒
素含有率は、３１．５％であった。
コンオキシナイトライドの屈折率は１．６３、前記シリコンオキシナイトライドの前記窒
素含有率は、３１．５％であった。
図１０は、前記シリコンオキシナイトライド形成済みウエハ上に、窒化シリコン層６０
１を形成する工程を説明するための模式要部断面図である。
前記シリコンオキシナイトライド形成済みウエハを、窒化シリコン形成炉に導入し、Ｃ
ＶＤ法により、前記シリコンオキシナイトライド形成済みウエハ上に窒化シリコン層６０
１を設けた。
なお、前記窒化シリコン層の形成は、前記シリコンオキシナイトライド形成炉を用いて
も実施することができる。以下の実施例においても同様である。
１を形成する工程を説明するための模式要部断面図である。
前記シリコンオキシナイトライド形成済みウエハを、窒化シリコン形成炉に導入し、Ｃ
ＶＤ法により、前記シリコンオキシナイトライド形成済みウエハ上に窒化シリコン層６０
１を設けた。
なお、前記窒化シリコン層の形成は、前記シリコンオキシナイトライド形成炉を用いて
も実施することができる。以下の実施例においても同様である。
続いて、前記窒化シリコン層６０１を異方性エッチングにより処理することにより、図
２に示す前記側壁スペーサ６１０を有するゲート配線２００を含む構造を得ることができ
る。前記側壁スペーサ６１０の幅は、前記ゲート電極５の側面から最大で１５〜２５ｎｍ
の範囲である。
２に示す前記側壁スペーサ６１０を有するゲート配線２００を含む構造を得ることができ
る。前記側壁スペーサ６１０の幅は、前記ゲート電極５の側面から最大で１５〜２５ｎｍ
の範囲である。
なお、前記側壁スペーサを形成することにより前記半導体シリコン基板１に及ぼす応力
は、０．４５Ｇｐａであった。
は、０．４５Ｇｐａであった。
さらに、図２に示す、前記半導体シリコン基板１の表面１０に存在する酸化シリコンを
、フッ酸含有溶液により除去することができる。
かかるフッ酸含有溶液としては、例えば、緩衝剤入りのフッ酸水溶液（バッファードフ
ッ酸。以下、「ＢＨＦ」と略す。）、希フッ酸水溶液（以下、「ＤＨＦ」と略す。）等を
挙げることができる。
本実施例においては、ＢＨＦを用いてウエットエッチング操作を行なうことにより、前
記半導体シリコン基板１の表面１０に存在する酸化シリコンを除去した。
、フッ酸含有溶液により除去することができる。
かかるフッ酸含有溶液としては、例えば、緩衝剤入りのフッ酸水溶液（バッファードフ
ッ酸。以下、「ＢＨＦ」と略す。）、希フッ酸水溶液（以下、「ＤＨＦ」と略す。）等を
挙げることができる。
本実施例においては、ＢＨＦを用いてウエットエッチング操作を行なうことにより、前
記半導体シリコン基板１の表面１０に存在する酸化シリコンを除去した。
前記シリコンオキシナイトライドの前記窒素含有率が３０〜５０％の範囲では、前記シ
リコンオキシナイトライドと前記ゲート酸化膜４とに対するＢＨＦのエッチング速度はほ
ぼ同等である。このため、前記側壁スペーサ６１０の基板界面部分に欠落はほとんど生じ
なかった。
リコンオキシナイトライドと前記ゲート酸化膜４とに対するＢＨＦのエッチング速度はほ
ぼ同等である。このため、前記側壁スペーサ６１０の基板界面部分に欠落はほとんど生じ
なかった。
続いて選択エピタキシャル成長法により、図６に示す様に、ソースおよび／またはドレ
インせり上げ構造７００を形成した。
インせり上げ構造７００を形成した。
上記の工程により、図２に示す構造を有する半導体装置を製造することができ、さらに
図６に示す構造を有する半導体装置を製造することができる。
図６に示す構造を有する半導体装置を製造することができる。
前記シリコンオキシナイトライド形成炉中の圧力を１．１Ｔｏｒｒとし、Ｎ２Ｏガスを
４００ｍｌ／分、ＮＨ３ガスを１００ｍｌ／分およびＤＣＳガスを７５ｍｌ／分の流量に
てそれぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶＤ法を実施した他は、実施
例１の場合と全く同様にして図２に示す構造を有する半導体装置を製造した。
４００ｍｌ／分、ＮＨ３ガスを１００ｍｌ／分およびＤＣＳガスを７５ｍｌ／分の流量に
てそれぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶＤ法を実施した他は、実施
例１の場合と全く同様にして図２に示す構造を有する半導体装置を製造した。
さらに、図２に示される前記半導体シリコン基板１の表面１０に存在する酸化シリコン
を、ＤＨＦを用いてウエットエッチング操作を行なうことにより除去した。
を、ＤＨＦを用いてウエットエッチング操作を行なうことにより除去した。
前記シリコンオキシナイトライドに含まれる窒化シリコン含有率の範囲が５０〜７０％
の範囲では、前記シリコンオキシナイトライドと前記ゲート酸化膜４とに対するＤＨＦの
エッチング速度はほぼ同等である。このため、前記側壁スペーサの下部に欠落部はほとん
ど生じなかった。
の範囲では、前記シリコンオキシナイトライドと前記ゲート酸化膜４とに対するＤＨＦの
エッチング速度はほぼ同等である。このため、前記側壁スペーサの下部に欠落部はほとん
ど生じなかった。
続いて選択エピタキシャル成長法により、図６に示す様に、ソースおよび／またはドレ
インせり上げ構造７００を有する半導体装置を製造した。
結果を表１に示す。
インせり上げ構造７００を有する半導体装置を製造した。
結果を表１に示す。
前記シリコンオキシナイトライド形成炉中の圧力を１Ｔｏｒｒとし、Ｎ２Ｏガスを４０
０ｍｌ／分、ＮＨ３ガスを２５ｍｌ／分およびＤＣＳガスを７５ｍｌ／分の流量にてそれ
ぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶＤ法を実施した他は、実施例１の
場合と全く同様にして図２に示す構造を有する半導体装置を製造した。
０ｍｌ／分、ＮＨ３ガスを２５ｍｌ／分およびＤＣＳガスを７５ｍｌ／分の流量にてそれ
ぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶＤ法を実施した他は、実施例１の
場合と全く同様にして図２に示す構造を有する半導体装置を製造した。
さらに、図２に示される前記半導体シリコン基板１の表面１０に存在する酸化シリコン
を、ＤＨＦを用いてウエットエッチング操作を行なうことにより除去した。
を、ＤＨＦを用いてウエットエッチング操作を行なうことにより除去した。
前記シリコンオキシナイトライドの窒素含有率が５０〜７０％の範囲では、前記シリコ
ンオキシナイトライドと前記ゲート酸化膜４とに対するＤＨＦのエッチング速度はほぼ同
等である。このため、前記側壁スペーサの下部に欠落部はほとんど生じなかった。
ンオキシナイトライドと前記ゲート酸化膜４とに対するＤＨＦのエッチング速度はほぼ同
等である。このため、前記側壁スペーサの下部に欠落部はほとんど生じなかった。
続いて選択エピタキシャル成長法により、図６に示す様に、ソースおよび／またはドレ
インせり上げ構造７００を有する半導体装置を製造した。
結果を表１に示す。
インせり上げ構造７００を有する半導体装置を製造した。
結果を表１に示す。
実施例１の場合において、図９に示す前記シリコンオキシナイトライドからなる第一の
無機化合物絶縁層８０１を形成する操作に替えて、図１１に示す様に、まず前記窒素含有
率が３０〜５０％の範囲であるシリコンオキシナイトライドからなる第一の無機化合物絶
縁層８０２を形成し、次いで前記第一の無機化合物絶縁層８０２の上に、前記窒素含有率
が５０〜７０％の範囲であるシリコンオキシナイトライドからなる第二の無機化合物絶縁
層８０３を形成する。
ここで図１２は、前記第一の無機化合物絶縁層８０２および第二の無機化合物絶縁層８
０３を形成したウエハ上に、窒化シリコン層を形成する工程を説明するための模式要部断
面図である。
無機化合物絶縁層８０１を形成する操作に替えて、図１１に示す様に、まず前記窒素含有
率が３０〜５０％の範囲であるシリコンオキシナイトライドからなる第一の無機化合物絶
縁層８０２を形成し、次いで前記第一の無機化合物絶縁層８０２の上に、前記窒素含有率
が５０〜７０％の範囲であるシリコンオキシナイトライドからなる第二の無機化合物絶縁
層８０３を形成する。
ここで図１２は、前記第一の無機化合物絶縁層８０２および第二の無機化合物絶縁層８
０３を形成したウエハ上に、窒化シリコン層を形成する工程を説明するための模式要部断
面図である。
前記第一の無機化合物絶縁層８０２および第二の無機化合物絶縁層８０３を形成したウ
エハを窒化シリコン形成炉に導入し、ＣＶＤ法により、前記第一の無機化合物絶縁層８０
２および第二の無機化合物絶縁層８０３を形成したウエハ上に、図１２に示す様に、窒化
シリコン層６０１を設けることができる。
エハを窒化シリコン形成炉に導入し、ＣＶＤ法により、前記第一の無機化合物絶縁層８０
２および第二の無機化合物絶縁層８０３を形成したウエハ上に、図１２に示す様に、窒化
シリコン層６０１を設けることができる。
続いて、前記窒化シリコン層６０１を異方性エッチングにより処理することにより、図
１３に示す前記側壁スペーサ６１１を有するゲート配線２０１を含む構造を有する半導体
装置１０３を得ることができる。
１３に示す前記側壁スペーサ６１１を有するゲート配線２０１を含む構造を有する半導体
装置１０３を得ることができる。
続いて選択エピタキシャル成長法により、図１４に示す様に、ソースおよび／またはド
レインせり上げ構造７００を有する半導体装置１０４を製造することができる。
レインせり上げ構造７００を有する半導体装置１０４を製造することができる。
この半導体装置１０４は、前記側壁スペーサ６１１の基板界面部分が、酸化シリコンか
らなる前記ゲート酸化膜４、前記窒素含有率が小さい第一の無機化合物層８０２、前記窒
素含有率が大きい第二の無機化合物絶縁層８０３と順次、それぞれの層の前記窒素含有率
が増加するため、図１４における前記ソースおよび／またはドレインせり上げ構造７００
は、上記実施例１〜３の場合に比べてその内部にシリコンの結晶欠陥がさらに発生しにく
いという特徴がある。
らなる前記ゲート酸化膜４、前記窒素含有率が小さい第一の無機化合物層８０２、前記窒
素含有率が大きい第二の無機化合物絶縁層８０３と順次、それぞれの層の前記窒素含有率
が増加するため、図１４における前記ソースおよび／またはドレインせり上げ構造７００
は、上記実施例１〜３の場合に比べてその内部にシリコンの結晶欠陥がさらに発生しにく
いという特徴がある。
実施例４の場合において、前記第一の無機化合物絶縁層および第二の無機化合物絶縁層
を形成する際に、前記ＤＣＳガス、ＮＨ３ガスおよびＮ２Ｏガスの流量を連続的に変化さ
せることにより、図１５に示す前記第一の無機化合物絶縁層８０４および第二の無機化合
物絶縁層８０５のシリコンオキシナイトライドの前記窒素含有率が連続的に変化する様に
調整し、図１５に示す構造を有する半導体装置１０５を得ることができる。
を形成する際に、前記ＤＣＳガス、ＮＨ３ガスおよびＮ２Ｏガスの流量を連続的に変化さ
せることにより、図１５に示す前記第一の無機化合物絶縁層８０４および第二の無機化合
物絶縁層８０５のシリコンオキシナイトライドの前記窒素含有率が連続的に変化する様に
調整し、図１５に示す構造を有する半導体装置１０５を得ることができる。
続いて選択エピタキシャル成長法により、図１６に示す様に、ソースおよび／またはド
レインせり上げ構造７００を有する半導体装置１０６を製造することができる。
レインせり上げ構造７００を有する半導体装置１０６を製造することができる。
この半導体装置は、前記側壁スペーサ下部が、酸化シリコンからなる前記ゲート酸化膜
４、前記窒素含有率が小さい第一の無機化合物絶縁層８０４、前記窒素含有率が大きい第
二の無機化合物絶縁層８０５と、それぞれの層の前記窒素含有率が連続的に増加するため
、図１６における前記ソースおよび／またはドレインせり上げ構造７００は、上記実施例
１〜４の場合に比べてその内部にシリコンの結晶欠陥がさらに発生しにくいという特徴が
ある。
４、前記窒素含有率が小さい第一の無機化合物絶縁層８０４、前記窒素含有率が大きい第
二の無機化合物絶縁層８０５と、それぞれの層の前記窒素含有率が連続的に増加するため
、図１６における前記ソースおよび／またはドレインせり上げ構造７００は、上記実施例
１〜４の場合に比べてその内部にシリコンの結晶欠陥がさらに発生しにくいという特徴が
ある。
実施例１の場合において、図８の前記ｎ型不純物を含有する多結晶シリコン５０１およ
びタングステン５０２からなるゲート電極の側面、ならびに前記窒化シリコンからなるゲ
ート配線上部構造の側面および上面、ならびに前記ゲート酸化膜４の上面に、図１７に示
す様に、前記窒素含有率が３０〜７０％の範囲であるシリコンオキシナイトライドからな
る層８０６を形成する。
続いて異方性エッチングの手法により、図１８に示す構造を有する半導体装置１０７を
得ることができる。
びタングステン５０２からなるゲート電極の側面、ならびに前記窒化シリコンからなるゲ
ート配線上部構造の側面および上面、ならびに前記ゲート酸化膜４の上面に、図１７に示
す様に、前記窒素含有率が３０〜７０％の範囲であるシリコンオキシナイトライドからな
る層８０６を形成する。
続いて異方性エッチングの手法により、図１８に示す構造を有する半導体装置１０７を
得ることができる。
前記シリコンオキシナイトライドからなる層の前記窒素含有率は、半導体シリコン基板
上の酸化シリコンを除去する際に前記ＢＨＦを用いてウエットエッチングを行なう場合に
は、３０〜５０％の範囲であり、
前記ＤＨＦを用いてウエットエッチングを行なう場合には、５０〜７０％の範囲である
。
上の酸化シリコンを除去する際に前記ＢＨＦを用いてウエットエッチングを行なう場合に
は、３０〜５０％の範囲であり、
前記ＤＨＦを用いてウエットエッチングを行なう場合には、５０〜７０％の範囲である
。
続いて選択エピタキシャル成長法により、図１９に示す様に、ソースおよび／またはド
レインせり上げ構造７００を有する半導体装置を製造することができる。
レインせり上げ構造７００を有する半導体装置を製造することができる。
この様にして得られた前記半導体装置は、前記半導体装置における前記側壁スペーサの
基板界面部分に欠落部は全く生じない。
基板界面部分に欠落部は全く生じない。
なお、表１における各項目の意味は次の通りである。
・成長速度：減圧ＣＶＤ法によるシリコンオキシナイトライドの成長割合を示したもので
ある。
・屈折率：６３３ｎｍの光により測定した値である。
・ＳｉＮ比率：前記シリコンオキシナイトライドの前記窒素含有率（％）を示したもので
ある。なお、前記窒素含有率は、Ｘ線電子分光法（XPS、X-ray Photoelectron Spectrosc
opy）により測定したものである。
・ストレス：前記側壁スペーサが前記半導体シリコン基板に及ぼす応力を示したものであ
る。
・ＤＨＦエッチング割合：前記ゲート酸化膜に対するＤＨＦによるウエットエッチングの
速度を１とした場合の、前記シリコンオキシナイトライドに対するＤＨＦによるウエット
エッチングの速度の割合を示したものである。
・ＢＨＦエッチング割合：前記ゲート酸化膜に対するＢＨＦによるウエットエッチングの
速度を１とした場合の、前記シリコンオキシナイトライドに対するＤＨＦによるウエット
エッチングの速度の割合を示したものである。
・成長速度：減圧ＣＶＤ法によるシリコンオキシナイトライドの成長割合を示したもので
ある。
・屈折率：６３３ｎｍの光により測定した値である。
・ＳｉＮ比率：前記シリコンオキシナイトライドの前記窒素含有率（％）を示したもので
ある。なお、前記窒素含有率は、Ｘ線電子分光法（XPS、X-ray Photoelectron Spectrosc
opy）により測定したものである。
・ストレス：前記側壁スペーサが前記半導体シリコン基板に及ぼす応力を示したものであ
る。
・ＤＨＦエッチング割合：前記ゲート酸化膜に対するＤＨＦによるウエットエッチングの
速度を１とした場合の、前記シリコンオキシナイトライドに対するＤＨＦによるウエット
エッチングの速度の割合を示したものである。
・ＢＨＦエッチング割合：前記ゲート酸化膜に対するＢＨＦによるウエットエッチングの
速度を１とした場合の、前記シリコンオキシナイトライドに対するＤＨＦによるウエット
エッチングの速度の割合を示したものである。
［比較例１］
実施例１の場合において、前記シリコンオキシナイトライド形成炉中の圧力を０．７Ｔ
ｏｒｒとし、Ｎ２Ｏガスを１００ｍｌ／分、ＮＨ３ガスを１００ｍｌ／分およびＤＣＳガ
スを７５ｍｌ／分の流量にてそれぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶ
Ｄ法を実施した他は、実施例１の場合と全く同様にして図２に示す構造を有する半導体装
置および図６に示す構造を有する半導体装置を製造した。
表１に示される通り、比較例１にて得られた前記シリコンオキシナイトライドの前記Ｄ
ＨＦエッチングレシオおよび前記ＢＨＦエッチングレシオはそれぞれ０．６９および０．
３５であり、前記ＤＨＦや前記ＢＨＦによりウエットエッチング操作を行った場合には、
前記ゲート酸化膜は、前記シリコンオキシナイトライドよりも速やかにエッチングされる
ことが分かる。
比較例１の場合では、前記側壁スペーサ下部に欠落部が生じることになり、得られた半
導体装置の信頼性は低下した。
実施例１の場合において、前記シリコンオキシナイトライド形成炉中の圧力を０．７Ｔ
ｏｒｒとし、Ｎ２Ｏガスを１００ｍｌ／分、ＮＨ３ガスを１００ｍｌ／分およびＤＣＳガ
スを７５ｍｌ／分の流量にてそれぞれこの順番の通りに前記形成炉中に導入し、減圧ＣＶ
Ｄ法を実施した他は、実施例１の場合と全く同様にして図２に示す構造を有する半導体装
置および図６に示す構造を有する半導体装置を製造した。
表１に示される通り、比較例１にて得られた前記シリコンオキシナイトライドの前記Ｄ
ＨＦエッチングレシオおよび前記ＢＨＦエッチングレシオはそれぞれ０．６９および０．
３５であり、前記ＤＨＦや前記ＢＨＦによりウエットエッチング操作を行った場合には、
前記ゲート酸化膜は、前記シリコンオキシナイトライドよりも速やかにエッチングされる
ことが分かる。
比較例１の場合では、前記側壁スペーサ下部に欠落部が生じることになり、得られた半
導体装置の信頼性は低下した。
［比較例２］
実施例１の場合において、図８の前記ｎ型不純物を含有する多結晶シリコン５０１およ
びタングステン５０２からなるゲート電極５の側面、ならびに前記窒化シリコンからなる
ゲート配線上部構造９０１の側面および上面に、窒化シリコンからなる層６０１を形成し
た後、異方性エッチングの手法により、図２０に示す構造を有する半導体装置１０９を得
た。
比較例２により得られた半導体装置１０９は、側壁スペーサ下部に前記ゲート酸化膜が
存在しないため、前記側壁スペーサ下部に欠落部は生じない。
しかしながら前記側壁スペーサは、前記半導体シリコン基板１に対して強い応力を及ぼ
すことから、比較例２により得られた半導体装置１０９は、実施例１により得られた図２
に示す半導体装置に比較して、オン電流の時間経過に伴う低下が大きく、また、ジャンク
ションリーク電流も増大した。
実施例１の場合において、図８の前記ｎ型不純物を含有する多結晶シリコン５０１およ
びタングステン５０２からなるゲート電極５の側面、ならびに前記窒化シリコンからなる
ゲート配線上部構造９０１の側面および上面に、窒化シリコンからなる層６０１を形成し
た後、異方性エッチングの手法により、図２０に示す構造を有する半導体装置１０９を得
た。
比較例２により得られた半導体装置１０９は、側壁スペーサ下部に前記ゲート酸化膜が
存在しないため、前記側壁スペーサ下部に欠落部は生じない。
しかしながら前記側壁スペーサは、前記半導体シリコン基板１に対して強い応力を及ぼ
すことから、比較例２により得られた半導体装置１０９は、実施例１により得られた図２
に示す半導体装置に比較して、オン電流の時間経過に伴う低下が大きく、また、ジャンク
ションリーク電流も増大した。
これらの結果を図２１および図２２のグラフに示した。
なお、オン電流およびジャンクション電流の測定に際しては、前記半導体装置１０９に
係るＴＥＧ（Test Element Group）を別途作製し、このＴＥＧを測定に使用した。以下の測定についても同様である。
図２１の実線１５は実施例１の場合を示し、破線１６は本比較例２の場合を示す。
また図２２の実線１７は実施例１の場合を示し、破線１８は本比較例２の場合を示す。
なお、オン電流およびジャンクション電流の測定に際しては、前記半導体装置１０９に
係るＴＥＧ（Test Element Group）を別途作製し、このＴＥＧを測定に使用した。以下の測定についても同様である。
図２１の実線１５は実施例１の場合を示し、破線１６は本比較例２の場合を示す。
また図２２の実線１７は実施例１の場合を示し、破線１８は本比較例２の場合を示す。
［比較例３］
実施例１の場合において、図６における、シリコンオキシナイトライドからなる無機化
合物絶縁層８０１に替えて、図２３におけるＣＶＤ法により形成した酸化シリコンからな
る層４０１を設けた半導体装置を作成した。
図２３に示される半導体装置において、前記半導体シリコン基板１の上にソースおよび
／またはドレインせり上げ構造７００を形成する前の、対応する前記半導体シリコン基板
１の表面１０に存在する酸化シリコンを、ＢＨＦまたはＤＨＦによりウエットエッチング
操作により除去した。すると、ＢＨＦおよびＤＨＦを用いた双方の場合において、図２３
における前記側壁スペーサ基板界面部分に欠落部を生じた。
また、前記半導体シリコン基板１の上にソースおよび／またはドレインせり上げ構造７
００を選択エピタキシャル成長法により形成したところ、前記ソースおよび／またはドレ
インせり上げ構造７００に＜１１１＞面方位の積層欠陥１２が生じた。
実施例１、実施例４および比較例３の前記半導体装置について、それぞれジャンクションリーク電流について測定した。
結果を図２４のグラフに示す。
図２４の実線１９は実施例６の場合を示し、実線２０は実施例１の場合を示し、破線２
１は本比較例３の場合を示す。
なお、図２４に示した実施例１、実施例６および比較例３は、それぞれ前記ソースおよ
び／またはドレインせり上げ構造を有するものについて比較したものである。
実施例１の場合において、図６における、シリコンオキシナイトライドからなる無機化
合物絶縁層８０１に替えて、図２３におけるＣＶＤ法により形成した酸化シリコンからな
る層４０１を設けた半導体装置を作成した。
図２３に示される半導体装置において、前記半導体シリコン基板１の上にソースおよび
／またはドレインせり上げ構造７００を形成する前の、対応する前記半導体シリコン基板
１の表面１０に存在する酸化シリコンを、ＢＨＦまたはＤＨＦによりウエットエッチング
操作により除去した。すると、ＢＨＦおよびＤＨＦを用いた双方の場合において、図２３
における前記側壁スペーサ基板界面部分に欠落部を生じた。
また、前記半導体シリコン基板１の上にソースおよび／またはドレインせり上げ構造７
００を選択エピタキシャル成長法により形成したところ、前記ソースおよび／またはドレ
インせり上げ構造７００に＜１１１＞面方位の積層欠陥１２が生じた。
実施例１、実施例４および比較例３の前記半導体装置について、それぞれジャンクションリーク電流について測定した。
結果を図２４のグラフに示す。
図２４の実線１９は実施例６の場合を示し、実線２０は実施例１の場合を示し、破線２
１は本比較例３の場合を示す。
なお、図２４に示した実施例１、実施例６および比較例３は、それぞれ前記ソースおよ
び／またはドレインせり上げ構造を有するものについて比較したものである。
［比較例４］
図２５は、比較例３の半導体装置を前記ゲート配線２０４の上から見た平面図を示して
いる。なお、図２５は前記ソースおよび／またはドレインせり上げ構造７００を形成する
前の構造を示したものである。
図２５は、比較例３の半導体装置を前記ゲート配線２０４の上から見た平面図を示して
いる。なお、図２５は前記ソースおよび／またはドレインせり上げ構造７００を形成する
前の構造を示したものである。
図２６は、前記図２５の不純物拡散領域３の上面にコンタクトプラグ１３となる、不純
物を含むポリシリコンを形成した構造を示したものである。
物を含むポリシリコンを形成した構造を示したものである。
比較例３に示した図２３の様に、前記ゲート配線の前記側壁スペーサ下部に欠落部１１
が生じると、図２７に示した様に、前記側壁スペーサ下部の欠落部１１に前記不純物を含
むポリシリコン１４が形成される。これにより、各前記コンタクトプラグ１３は互いに電
気的に短絡した状態となり、得られた半導体装置の信頼性は低下する。
が生じると、図２７に示した様に、前記側壁スペーサ下部の欠落部１１に前記不純物を含
むポリシリコン１４が形成される。これにより、各前記コンタクトプラグ１３は互いに電
気的に短絡した状態となり、得られた半導体装置の信頼性は低下する。
１ 半導体シリコン基板
２ 素子間分離絶縁層
３ 不純物拡散層
４ ゲート酸化膜
５ ゲート電極
６ 酸化シリコンからなる無機化合物絶縁層
８、６０１ 窒化シリコンからなる無機化合物絶縁層
９、９０１ ゲート電極上部構造
１０ 半導体シリコン基板表面
１１ 欠落部
１２ 積層欠陥
１３ コンタクトプラグ
１４ 不純物を含むポリシリコンによる短絡部
１５、１７、２０ 実施例１
１６、１８ 比較例２
１９ 実施例６
２１ 比較例３
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９
半導体装置
２００、２０１、２０２、２０３、２０４ ゲート配線
４０１ 酸化シリコンからなる無機化合物絶縁層
５０１ 不純物を含有する多結晶シリコン
５０２ タングステン等の金属
６００、６１０、６１１、６１２ 側壁スペーサ
７００、７０１、７０２ ソースおよび／またはドレインせり上げ構造
８０１、８０２、８０３、８０４、８０５、８０６ シリコンオキシナイトライドか
らなる無機化合物絶縁層
２ 素子間分離絶縁層
３ 不純物拡散層
４ ゲート酸化膜
５ ゲート電極
６ 酸化シリコンからなる無機化合物絶縁層
８、６０１ 窒化シリコンからなる無機化合物絶縁層
９、９０１ ゲート電極上部構造
１０ 半導体シリコン基板表面
１１ 欠落部
１２ 積層欠陥
１３ コンタクトプラグ
１４ 不純物を含むポリシリコンによる短絡部
１５、１７、２０ 実施例１
１６、１８ 比較例２
１９ 実施例６
２１ 比較例３
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９
半導体装置
２００、２０１、２０２、２０３、２０４ ゲート配線
４０１ 酸化シリコンからなる無機化合物絶縁層
５０１ 不純物を含有する多結晶シリコン
５０２ タングステン等の金属
６００、６１０、６１１、６１２ 側壁スペーサ
７００、７０１、７０２ ソースおよび／またはドレインせり上げ構造
８０１、８０２、８０３、８０４、８０５、８０６ シリコンオキシナイトライドか
らなる無機化合物絶縁層
Claims (12)
- 半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた不純物拡散層と、
前記半導体シリコン基板の表面領域に設けられた素子間分離絶縁層と、
前記半導体シリコン基板上にゲート酸化膜を介して設けられたゲート配線と、
を備えた半導体装置であって、
前記ゲート配線は、金属、金属シリサイドおよび不純物を含有する多結晶シリコンから
なる群より選ばれる少なくとも一つからなるゲート電極、前記ゲート電極に接して設けら
れた窒化シリコンからなるゲート配線上部構造、ならびに前記ゲート電極の側面および前
記ゲート配線上部構造の側面に接して設けられた側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライド、
からなることを特徴とする半導体装置。 - 前記側壁スペーサは、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜７０％の範囲であるシリコンオキシナイトライド
からなる第一の無機化合物絶縁層と、
前記第一の無機化合物絶縁層に接して設けられた窒化シリコンからなる第二の無機化合
物絶縁層と、
からなることを特徴とする請求項１に記載の半導体装置。 - 前記側壁スペーサは、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜５０％の範囲であるシリコンオキシナイトライド
からなる第一の無機化合物絶縁層と、
前記第一の無機化合物絶縁層に接して設けられた前記窒素含有率が５０〜７０％の範囲
であるシリコンオキシナイトライドからなる第二の無機化合物絶縁層と、
前記第二の無機化合物絶縁層に接して設けられた窒化シリコンからなる第三の無機化合
物絶縁層と、
からなることを特徴とする請求項１に記載の半導体装置。 - 前記側壁スペーサは、
前記ゲート電極の側面、前記ゲート配線上部構造の側面および前記ゲート酸化膜に接し
て設けられた、前記窒素含有率が３０〜７０％であるシリコンオキシナイトライドからな
ることを特徴とする請求項１に記載の半導体装置。 - 前記シリコンオキシナイトライドに対する前記窒素含有率は、前記ゲート電極の側面、
前記ゲート配線上部構造の側面および前記ゲート酸化膜に接する位置を基準として、連続
的に増加することを特徴とする請求項１〜４のいずれかに記載の半導体装置。 - 上記に加えて、前記半導体シリコン基板上の所定の位置に、前記半導体シリコン基板に
接して設けられたソースおよび／またはドレインせり上げ構造を備えることを特徴とする
請求項１〜５のいずれかに記載の半導体装置。 - （１）半導体シリコン基板の表面領域に不純物拡散層および素子間分離絶縁層を形成する
工程
（２）前記半導体シリコン基板上にゲート酸化膜を形成する工程
（３）前記ゲート酸化膜上に、
金属、金属シリサイドおよび不純物を含有する多結晶シリコンからなる群より選ばれる
少なくとも一つからなるゲート電極、
前記ゲート電極に接して設けられた窒化シリコンからなるゲート配線上部構造、
ならびに前記ゲート電極側面および前記ゲート配線上部構造側面に接して設けられた側
壁スペーサ、
を有するゲート配線を形成する工程
上記（１）〜（３）の工程を有する製造方法であって、
前記側壁スペーサは、一種もしくは二種以上の無機化合物からそれぞれなる一種もしく
は二種以上の無機化合物絶縁層により形成され、
かつ、前記無機化合物絶縁層の少なくとも一種は、
シリコン、酸素および窒素からなるものであって、その窒素含有率が、酸素原子数およ
び窒素原子数の合計に対する窒素原子数の割合を基準として、３０〜７０％の範囲である
シリコンオキシナイトライド、
から形成されることを特徴とする半導体装置の製造方法。 - 前記シリコンオキシナイトライドは、６５０〜７５０℃の温度範囲であって、ジクロル
シランガス、アンモニアガスおよび亜酸化窒素ガスからなる混合ガスの雰囲気下、減圧Ｃ
ＶＤ法により形成されることを特徴とする請求項７に記載の半導体装置の製造方法。 - 上記に加えて、
（４）ウエットエッチング工程
前記工程（４）を必須の工程とし、さらに、
（５）前記半導体シリコン基板上の所定の位置にソースおよび／またはドレインせり上げ
構造を選択エピタキシャル法により形成する工程ならびに前記ソースおよび／またはドレ
インせり上げ構造上にコンタクトプラグを形成する工程
（６）前記半導体シリコン基板上にコンタクトプラグを形成する工程
前記工程（５）および工程（６）からなる群より選ばれる少なくとも一つ、
を有することを特徴とする請求項７または８のいずれかに記載の半導体装置の製造方法
。 - 前記ウエットエッチング工程（４）は、フッ酸含有溶液を用いて行われることを特徴と
する請求項９に記載の半導体装置の製造方法。 - 前記側壁スペーサを構成する無機化合物絶縁層の少なくとも一種は、前記窒素含有率が
５０〜７０％であるシリコンオキシナイトライドを用いて形成され、
かつ、前記ウエットエッチング工程（４）は、希フッ酸水溶液を用いて行われることを
特徴とする請求項９または１０のいずれかに記載の半導体装置の製造方法。 - 前記側壁スペーサを構成する無機化合物絶縁層の少なくとも一種は、窒素含有率が３０
〜５０％であるシリコンオキシナイトライドを用いて形成され、
かつ、前記ウエットエッチング工程（４）は、緩衝剤含有希フッ酸水溶液を用いて行わ
れることを特徴とする請求項９または１０のいずれかに記載の半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014146816A (ja) * | 2006-12-08 | 2014-08-14 | Micron Technology Inc | 珪化コバルトを含むトランジスタゲートを有する半導体デバイス、及び、メモリデバイスのトランジスタゲートを製造する方法 |
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|---|---|---|---|---|
| KR100729366B1 (ko) * | 2006-05-19 | 2007-06-15 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| KR20160059861A (ko) * | 2014-11-19 | 2016-05-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US11075298B2 (en) * | 2019-06-27 | 2021-07-27 | Globalfoundries U.S. Inc. | LDMOS integrated circuit product |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316476A (ja) * | 1987-06-18 | 1988-12-23 | Seiko Instr & Electronics Ltd | 半導体装置およびその製造方法 |
| JPS6447055A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Manufacture of semiconductor device |
| JP2000091444A (ja) * | 1998-09-16 | 2000-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002026310A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002164355A (ja) * | 2000-09-18 | 2002-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003318391A (ja) * | 2002-04-26 | 2003-11-07 | Mitsubishi Electric Corp | ダミーゲート電極の形成方法およびそのダミーゲート電極を利用した半導体装置の製造方法 |
| JP2003340676A (ja) * | 2002-05-29 | 2003-12-02 | Jfe Steel Kk | 鋼管内面ビートの除去方法及び除去装置 |
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|---|---|---|---|---|
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| US6255698B1 (en) * | 1999-04-28 | 2001-07-03 | Advanced Micro Devices, Inc. | Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit |
| US6744084B2 (en) * | 2002-08-29 | 2004-06-01 | Micro Technology, Inc. | Two-transistor pixel with buried reset channel and method of formation |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316476A (ja) * | 1987-06-18 | 1988-12-23 | Seiko Instr & Electronics Ltd | 半導体装置およびその製造方法 |
| JPS6447055A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Manufacture of semiconductor device |
| JP2000091444A (ja) * | 1998-09-16 | 2000-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002026310A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002164355A (ja) * | 2000-09-18 | 2002-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003318391A (ja) * | 2002-04-26 | 2003-11-07 | Mitsubishi Electric Corp | ダミーゲート電極の形成方法およびそのダミーゲート電極を利用した半導体装置の製造方法 |
| JP2003340676A (ja) * | 2002-05-29 | 2003-12-02 | Jfe Steel Kk | 鋼管内面ビートの除去方法及び除去装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014146816A (ja) * | 2006-12-08 | 2014-08-14 | Micron Technology Inc | 珪化コバルトを含むトランジスタゲートを有する半導体デバイス、及び、メモリデバイスのトランジスタゲートを製造する方法 |
| US9882015B2 (en) | 2006-12-08 | 2018-01-30 | Micron Technology, Inc. | Transistors, semiconductor devices, and electronic devices including transistor gates with conductive elements including cobalt silicide |
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