JP2000091562A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極とソース／ドレイン電極間のショ
ートを防止することができるように改良された半導体装
置を提供することを主要な目的とする。 【解決手段】 サイドウォールスペーサは、ゲート電極
５の側壁に直接接触する最も内側の内側絶縁膜８ａと、
内側絶縁膜８ａとエッチング速度の異なるものであり、
内側絶縁膜８ａを覆う、外側絶縁膜６ａとからなる。外
側絶縁膜６ａの、半導体基板１と接触する部分は除去さ
れている。半導体基板１の上に、ソース／ドレイン領域
３に接触し、かつ外側絶縁膜６ａの上記除去されてでき
た空間部分に嵌まり込む電極７ａが設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的にはゲート電極とソ
ース／ドレイン電極間の寄生容量を低減させることがで
きるように改良された半導体装置に関する。この発明
は、また、そのような半導体装置の製造方法に関する。

【０００２】

【従来の技術】図２１は、従来の半導体装置の断面図で
ある。図２１を参照して、シリコン基板１の主表面中
に、活性領域を他の活性領域から分離するための、トレ
ンチ分離型の素子分離絶縁膜２が形成されている。シリ
コン基板１の上に、ゲート絶縁膜４を介在させてゲート
電極５が形成されている。シリコン基板１の主表面中で
あって、ゲート電極５の両側に、１対の、ソース／ドレ
イン領域３が形成されている。ゲート電極５の側壁にサ
イドウォールスペーサ６ａが形成されている。サイドウ
ォールスペーサ６ａの、シリコン基板１と接触する部分
（以下、基板界面部分という）は除去されている。シリ
コン基板１の上に、ソース／ドレイン領域３と接触する
ソース／ドレイン電極７ａが設けられている。ソース／
ドレイン電極７ａの一部は、サイドウォールスペーサ６
ａの基板界面部分が除去されてできた空間部分に嵌まり
込んでいる。ゲート電極５の上にも、電極７ｂが設けら
れている。

【０００３】サイドウォールスペーサ６ａの基板界面部
分が除去され、その除去された部分にソース／ドレイン
電極７ａが嵌まり込んでいるので、ゲート電極５とソー
ス／ドレイン電極７ａ間の寄生容量を低減させることが
できる。

【０００４】このような従来のトランジスタは、以下の
ようにして作られる。図２２を参照して、Ｐ型シリコン
基板１を準備する。

【０００５】図２３を参照して、Ｐ型シリコン基板１の
表面中に、素子分離酸化膜２をトレンチ分離で形成す
る。

【０００６】図２４を参照して、シリコン基板１を酸化
雰囲気中でアニールすることにより、ゲート酸化膜４を
形成する。

【０００７】図２５を参照して、シリコン基板１上にポ
リシリコン膜を堆積し、これをパターニングすることに
よってゲート電極５を形成する。

【０００８】図２６を参照して、ゲート電極５を覆うよ
うに、シリコン基板１の上に酸化膜６をデポジションす
る。

【０００９】図２６と図２７を参照して、酸化膜６を異
方性エッチングし、ゲート電極５の周囲にのみ、サイド
ウォールスペーサ６ｂを残す。

【００１０】図２７と図２８を参照して、温度９００
℃、圧力１０^-8Ｔｏｒｒ以下の条件でアニールする。サ
イドウォールスペーサ６ｂとシリコン基板１との接触部
分は、異方性エッチングによるダメージが残っており、
その部分には、エッチャントが残っている。したがっ
て、上記アニールを行なうと、サイドウォールスペーサ
６ｂ基板界面部分は、図のように除去される。このアニ
ールは、ゲート電極５の側壁面が露出しない時間に設定
される。

【００１１】図２９を参照して、シリコン基板１の表面
に、ｎ型の不純物イオンを注入し、ソース／ドレイン拡
散層３を形成する。

【００１２】図３０を参照して、ソース／ドレインと同
じ導電型の不純物をドーピングしながら、シリコン選択
エピタキシャル成長を行ない、ソース／ドレイン電極７
ａおよびゲート電極５の上の電極７ｂを形成する。

【００１３】

【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように構成されていたので、図２８を参
照して、サイドウォールスペーサ６ａの基板界面部を除
去するときに、絶縁膜のエッチング速度のばらつきによ
り、ゲート電極５の側壁が露出し、後の工程で、ゲート
電極５とソース／ドレイン電極７ａがショートするとい
う問題点があった。

【００１４】また、素子の微細化に伴い、ソース／ドレ
インの面積が縮小し、ゲート電極に対する、ソース／ド
レインコンタクトの重ね合わせ余裕が小さくなってい
る。これの対策として、ゲートサイドウォールを窒化膜
で形成し、コンタクト開口時のエッチングにおいて、酸
化シリコンの層間絶縁膜とシリコン窒化膜とのエッチン
グ速度の差を利用した、セルフアラインによる開口方法
が用いられている。しかし、得られた構造では、比誘電
率の大きい窒化膜でゲート電極を覆うため、ソース／ド
レインとゲート電極間の寄生容量が大きくなり、素子の
高速動作に対して問題になるという問題点があった。

【００１５】この発明は、上記のような問題点を解決す
るためになされたもので、ゲート電極とソース／ドレイ
ン電極がショートしないように改良された半導体装置を
提供することにある。

【００１６】この発明の他の目的は、ソース／ドレイン
とゲート電極間の寄生容量を低減することができるよう
に改良された半導体装置を提供することにある。

【００１７】この発明の他の目的は、そのような半導体
装置の製造方法を提供することにある。

【００１８】

【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板を備える。上記半導体基板の上にゲー
ト電極が設けられている。上記半導体基板の表面中であ
って、上記ゲート電極の両側に１対のソース／ドレイン
領域が設けられている。上記ゲート電極の側壁に、サイ
ドウォールスペーサが設けられている。上記サイドウォ
ールスペーサは、上記ゲート電極の側壁に直接接触する
最も内側の内側絶縁膜と、該内側絶縁膜とエッチング速
度が異なるものであり、該内側絶縁膜を覆う、外側絶縁
膜とからなる。上記サイドウォールスペーサの上記外側
絶縁膜の、上記半導体基板と接触する基板界面部分は除
去されている。当該装置は、さらに、上記半導体基板の
上に設けられ、上記ソース／ドレイン領域に接触し、か
つ上記外側絶縁膜の上記基板界面部分が除去されてでき
た空間部分に嵌まり込む電極を備える。

【００１９】この発明によれば、サイドウォールスペー
サが、エッチング速度の異なる、内側絶縁膜と外側絶縁
膜とから構成されているので、外側絶縁膜の基板界面部
分をエッチング除去するとき、ゲート電極の側壁は内側
絶縁膜で守られているので、ゲート電極の側壁は露出し
ない。

【００２０】請求項２に係る半導体装置においては、サ
イドウォールスペーサは、ＳｉＯ₂膜、ＳｉＮ膜および
ＳｉＯＮ膜からなる群より選ばれた絶縁膜の、２以上の
組合せで形成されている。

【００２１】このような構成にしても、ゲート電極の側
壁は、内側絶縁膜により守られる。請求項３に係る発明
は、ゲート電極の側壁に多層構造のサイドウォールスペ
ーサを有する半導体装置の製造方法にかかる。半導体基
板の上に、ゲート電極を形成する。上記ゲート電極の側
壁に、１層目の内側サイドウォールスペーサを形成する
（第１工程）。上記ゲート電極の側壁に、上記内側サイ
ドウォールスペーサを介在させて、上記内側サイドウォ
ールスペーサとエッチング速度の異なる、２層目の外側
サイドウォールスペーサを形成する（第２工程）。上記
外側サイドウォールスペーサの、上記半導体基板と接触
する部分を、真空中のアニールを行なうことにより、選
択的に除去する（第３工程）。上記半導体基板の上であ
って、上記ゲート電極の両側に、その一部分が上記外側
サイドウォールスペーサの上記除去された部分に嵌まり
込む電極を形成する（第４工程）。

【００２２】この発明によれば、ゲート電極の側壁が、
１層目の内側サイドウォールスペーサで守られているの
で、外側サイドウォールスペーサの基板界面部分をエッ
チング除去するときに、ゲート電極の側壁は露出しな
い。

【００２３】請求項４に係る半導体装置の製造方法にお
いては、上記電極の形成が、シリコン表面上にのみ電極
材料が形成される選択エピタキシャル成長法によって行
なわれる。この方法によれば、外側サイドウォールスペ
ーサの除去された部分に嵌まり込む電極を容易に形成す
ることができる。

【００２４】請求項５に係る半導体装置においては、上
記電極の形成は、上記第３工程の後、上記ゲート電極を
被覆するように上記半導体基板の上に電極材料を堆積す
る工程と、上記堆積された電極材料を部分的にエッチン
グする工程と、を含む。この方法によれば、汎用の方法
で、電極が形成される。

【００２５】請求項６に係る半導体装置の製造方法によ
れば、上記電極をシリコンで形成する。この方法によれ
ば、電極が汎用の材料で形成され得る。

【００２６】請求項７に係る半導体装置の製造方法によ
れば、上記電極をシリコンゲルマニウムで形成する。こ
の方法によって得た電極は、電気的特性が優れるように
なる。

【００２７】請求項８に係る半導体装置の製造方法によ
れば、上記電極をシリコンおよびシリコンゲルマニウム
の積層膜で形成する。これによっても、電気的特性の優
れた電極が形成される。

【００２８】請求項９に係る半導体装置の製造方法にお
いては、上記電極材料の形成を、ＣＶＤ法によって行な
う。この発明によれば、電極材料を、汎用の方法によっ
て形成できる。

【００２９】請求項１０に係る半導体装置の製造方法に
よれば、上記電極材料を形成するときに、上記電極材料
中にソース／ドレインと同じ導電型の不純物をその場ド
ーピング法によって含ませる。この方法によると、改め
て不純物を注入する工程が不要となり、工程を簡略化す
ることができる。

【００３０】請求項１１に係る半導体装置の製造方法に
おいては、上記電極材料に不純物を含ませ、該不純物を
上記半導体基板内に、アニールにより、拡散させる工程
をさらに備える。この方法によれば、ソース／ドレイン
を形成するための、不純物注入工程が不要となる。

【００３１】請求項１２に係る半導体装置の製造方法に
おいては、上記第３工程の後、上記第４工程に先立ち、
上記外側サイドウォールスペーサの上記除去された部分
の直下の、上記半導体基板の表面中に、不純物を注入す
る。この方法によると、ソースドレインのエキステンシ
ョン部の寄生容量の増加を防止することができる。

【００３２】

【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。

【００３３】実施の形態１ 図１は、実施の形態１に係るトランジスタの断面図であ
る。

【００３４】図１を参照して、シリコン基板１の主表面
中に、活性領域を他の活性領域から分離する素子分離絶
縁膜２が設けられている。シリコン基板１の上に、ゲー
ト絶縁膜４を介在させてゲート電極５が設けられてい
る。シリコン基板１の表面中であって、ゲート電極５の
両側に１対のソース／ドレイン領域３が設けられてい
る。ゲート電極５の側壁に、サイドウォールスペーサ６
ａが設けられている。

【００３５】サイドウォールスペーサは、ゲート電極５
の側壁に直接接触する最も内側の内側絶縁膜８ａと、内
側絶縁膜８ａとエッチング速度が異なる、内側絶縁膜８
ａを覆う、外側絶縁膜６ａとからなる。サイドウォール
スペーサの外側絶縁膜６ａの、シリコン基板１と接触す
る基板界面部分は除去されている。シリコン基板１の上
に、ソース／ドレイン領域３と接触するソース／ドレイ
ン電極７ａが設けられている。ソース／ドレイン電極７
ａの一部は、外側絶縁膜６ａの基板界面部分が除去され
てできた空間部分に嵌まり込んでいる。ゲート電極５の
上に、電極７ｂが形成されている。

【００３６】内側絶縁膜８ａが存在するので、ソース／
ドレイン電極７ａとゲート電極５とはショートしない。
また、ソース／ドレイン領域３を浅く形成できるので、
ショートチャネル特性の劣化が防止される。また、外側
絶縁膜６ａの基板界面部分が除去されているので、ソー
ス／ドレイン電極７ａとゲート電極５間の寄生容量を下
げることができる。また、内側絶縁膜８ａとして、窒化
シリコン膜を用いた場合でも、その膜厚が薄いので、ゲ
ート電極５とソース／ドレイン電極７ａ間の寄生容量を
低減することができる。

【００３７】実施の形態２ 実施の形態２は、図１に示すトランジスタの製造方法に
係る。図２を参照して、Ｐ型シリコン基板１を準備す
る。

【００３８】図３を参照して、シリコン基板１の主表面
中に、素子分離酸化膜２をトレンチ分離で形成する。

【００３９】図４を参照して、シリコン基板１を酸化雰
囲気中でアニールすることにより、ゲート酸化膜４を形
成する。

【００４０】図５を参照して、シリコン基板１の上にポ
リシリコン膜を堆積し、これをパターニングし、ゲート
電極５を形成する。シリコン基板１の表面中に、ｎ型不
純物をイオン注入し、ソース／ドレイン拡散層３を形成
する。

【００４１】図６を参照して、シリコン基板１の上に、
ゲート電極５を覆うように、窒化シリコン膜８を堆積す
る。

【００４２】図６と図７を参照して、窒化シリコン膜８
の異方性エッチングを行ない、窒化シリコン膜８を、ゲ
ート電極５の周囲にのみ残すように加工し、内側サイド
ウォールスペーサ８ａを形成する。

【００４３】図８を参照して、ゲート電極５を覆うよう
に、シリコン基板１の上に、酸化膜６ほデポジションす
る。

【００４４】図８と図９を参照して、酸化膜６の異方性
エッチングを行ない、酸化膜６をゲート電極５の周囲に
のみ残し、外側サイドウォールスペーサ６ｂを形成す
る。

【００４５】図９と図１０を参照して、温度９００℃、
圧力１０^-8Ｔｏｒｒ以下の条件でアニールする。外側絶
縁膜６ｂとシリコン基板１の界面部分に、異方性エッチ
ングのエッチャントが残っているため、このアニールに
より、外側サイドウォールスペーサ６ａの、シリコン基
板１と接触する部分（基板界面部分）が、エッチング除
去される。

【００４６】しかし、窒化シリコン膜８ａのエッチング
速度は酸化シリコン膜（６ａ）に比べて小さいので、内
側サイドウォールスペーサ８ａはエッチングされず、ス
トッパになる。したがって、ゲート電極５の側壁表面は
露出しない。

【００４７】外側サイドウォールスペーサ６ａの除去さ
れた部分の直下の、シリコン基板１の表面中に、ｎ型不
純物イオンを注入すると、ソースドレインのエキステン
ション部の寄生容量の増加を防止することができる。

【００４８】図１１を参照して、シリコン基板１の上
に、ソース／ドレインと同じ導電型の不純物をドーピン
グしながら、シリコン選択エピタキシャル成長を行な
い、ソース／ドレイン電極７ａとゲート電極５の上に形
成される電極７ｂを形成する。

【００４９】実施の形態３ 実施の形態２では、サイドウォールスペーサを、窒化シ
リコン膜と酸化シリコン膜の組合せで形成する場合を例
示したが、この発明はこれに限られるものでない。すな
わち、サイドウォールスペーサを、酸化シリコン、窒化
シリコン、酸化窒化シリコン膜等の絶縁膜のいずれの組
合せの多層膜で形成してもよい。また、２層に限らず、
何層重ねてもよい。

【００５０】実施の形態４ 実施の形態２および３では、選択エピタキシャル成長法
を用いて電極を形成する場合について述べたが、この発
明はこれに限られるものでなく、電極をデポジションと
パターニングにより形成してもよい。以下、これについ
て説明する。

【００５１】まず、実施の形態１で述べた図２および図
３に示す工程と、同様の工程を経由する。

【００５２】その後、図１２を参照して、シリコン基板
１の表面にゲート酸化膜４を形成する。

【００５３】図１３を参照して、シリコン基板１の上
に、酸化膜１０がその上に残ったゲート電極５を形成す
る。

【００５４】図１４を参照して、ゲート電極５の側壁を
被覆するように、窒化シリコン膜８を、シリコン基板１
の上にデポジションする。

【００５５】次に、図１５と図１６を参照して、窒化シ
リコン膜８の異方性エッチングを行ない、窒化シリコン
膜８をゲート電極５の周囲にのみ残るよう加工し、内側
サイドウォールスペーサ８ａを形成する。

【００５６】図１６を参照して、ゲート電極５を被覆す
るように、シリコン基板１の上に酸化膜６をデポジショ
ンする。

【００５７】図１６と図１７を参照して、酸化膜６の異
方性エッチングを行ない、酸化膜６をゲート電極５の周
囲にのみ残るように加工し、外側サイドウォールスペー
サ６ｂを形成する。

【００５８】図１８を参照して、温度９００℃、圧力１
０^-8Ｔｏｒｒ以下の条件でアニールすると、外側サイド
ウォールスペーサ６ｂの基板界面部分が、エッチング除
去される。このとき、窒化シリコン膜８ａのエッチング
速度は酸化シリコン膜（６ａ）のそれに比べて小さいの
で、内側サイドウォールスペーサ８ａはエッチングされ
ず、ストッパになる。

【００５９】図１９を参照して、ソース／ドレインと同
じ導電型のシリコン膜９を、ＣＶＤ法により、シリコン
基板１の上にデポジションする。図２０を参照して、シ
リコン膜９をパターニングし、シリコンソース電極９ａ
と、ゲート電極５上の電極１０を形成する。アニールす
ることにより、ソース／ドレイン電極９ａから不純物を
シリコン基板１内に拡散し、ソース／ドレイン拡散層３
を形成する。

【００６０】実施の形態５ 実施の形態２と４では、ソース／ドレイン電極をシリコ
ンによって形成する場合について述べたが、この発明は
これに限られるものでなく、シリコンゲルマニウム、シ
リコンゲルマニウムとシリコンの積層膜でソース／ドレ
イン電極を形成してもよい。また、チタン、タングステ
ン、銅、アルミ、コバルト、ニッケル、タンタル、モリ
ブデン、アルミニウム等の金属あるいはシリサイド膜を
用いてもよい。

【００６１】実施の形態６ 実施の形態４では、ソース／ドレイン電極をＣＶＤ法に
より形成する場合を例示したが、この発明はこれに限ら
れるものではなく、スパッタ法、ＭＢＥ法、ＩＣＢ法、
プラズマＣＶＤ法を用いてもよい。

【００６２】実施の形態７ 実施の形態２と４では、ソース／ドレイン電極を、ソー
ス／ドレインと同じ導電型になる不純物をドーピングし
ながら形成する場合を例示したが、この発明はこれに限
られるものでなく、電極形成後のイオン注入により不純
物をドーピングしてもよい。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
サイドウォールスペーサを、少なくとも２層にし、内側
のサイドウォールスペーサで、ゲート電極を保護するよ
うにしたので、ソース／ドレインとゲート電極のショー
トを防ぐことができる。また、ソース／ドレインのエキ
ステンション部の寄生抵抗を下げることができる。ま
た、セルフアライン構造を用いた場合でも、寄生容量の
増加を防止することができる。

【図面の簡単な説明】

【図１】 実施の形態１に係る半導体装置の断面図であ
る。

【図２】 実施の形態２に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。

【図３】 実施の形態２に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。

【図４】 実施の形態２に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。

【図５】 実施の形態２に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。

【図６】 実施の形態２に係る半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。

【図７】 実施の形態２に係る半導体装置の製造方法の
順序の第６の工程における半導体装置の断面図である。

【図８】 実施の形態２に係る半導体装置の製造方法の
順序の第７の工程における半導体装置の断面図である。

【図９】 実施の形態２に係る半導体装置の製造方法の
順序の第８の工程における半導体装置の断面図である。

【図１０】 実施の形態２に係る半導体装置の製造方法
の順序の第９の工程における半導体装置の断面図であ
る。

【図１１】 実施の形態２に係る半導体装置の製造方法
の順序の第１０の工程における半導体装置の断面図であ
る。

【図１２】 実施の形態４に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図１３】 実施の形態４に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図１４】 実施の形態４に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。

【図１５】 実施の形態４に係る半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。

【図１６】 実施の形態４に係る半導体装置の製造方法
の順序の第５の工程における半導体装置の断面図であ
る。

【図１７】 実施の形態４に係る半導体装置の製造方法
の順序の第６の工程における半導体装置の断面図であ
る。

【図１８】 実施の形態４に係る半導体装置の製造方法
の順序の第７の工程における半導体装置の断面図であ
る。

【図１９】 実施の形態４に係る半導体装置の製造方法
の順序の第８の工程における半導体装置の断面図であ
る。

【図２０】 実施の形態４に係る半導体装置の製造方法
の順序の第９の工程における半導体装置の断面図であ
る。

【図２１】 従来の半導体装置の断面図である。

【図２２】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。

【図２３】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。

【図２４】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。

【図２５】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。

【図２６】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。

【図２７】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図である。

【図２８】 従来の半導体装置の製造方法の順序の第７
の工程における半導体装置の断面図である。

【図２９】 従来の半導体装置の製造方法の順序の第８
の工程における半導体装置の断面図である。

【図３０】 従来の半導体装置の製造方法の順序の第９
の工程における半導体装置の断面図である。

【符号の説明】

１ シリコン基板、２ 素子分離絶縁膜、３ ソース／
ドレイン領域、４ ゲート絶縁膜、６ａ 外側絶縁膜、
７ａ ソース／ドレイン電極、８ａ 内側絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA14 DC01 EC07 EK05 FA03 FA05 FA07 FC06

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上に設けられたゲート電極と、 前記半導体基板の表面中であって、前記ゲート電極の両
   側に設けられた１対のソース／ドレイン領域と、 前記ゲート電極の側壁に設けられたサイドウォールスペ
   ーサと、を備え、 前記サイドウォールスペーサは、前記ゲート電極の側壁
   に直接接触する最も内側の内側絶縁膜と、該内側絶縁膜
   とエッチング速度が異なるものであり、該内側絶縁膜を
   覆う外側絶縁膜とからなり、 前記サイドウォールスペーサの前記外側絶縁膜の、前記
   半導体基板と接触する部分は除去されており、 当該装置は、さらに、 前記半導体基板の上に設けられ、前記ソース／ドレイン
   領域に接触し、かつ前記外側絶縁膜の前記基板界面部分
   が除去されてできた空間部分に嵌まり込む電極を備える
   半導体装置。
2. 【請求項２】 前記サイドウォールスペーサは、ＳｉＯ
   ₂ 膜、ＳｉＮ膜およびＳｉＯＮ膜からなる群より選ばれ
   た絶縁膜の、２以上の組合せで形成されている、請求項
   １に記載の半導体装置。
3. 【請求項３】 ゲート電極の側壁に多層構造のサイドウ
   ォールスペーサを有する半導体装置の製造方法であっ
   て、 半導体基板の上にゲート電極を形成する工程と、 前記ゲート電極の側壁に、１層目の内側サイドウォール
   スペーサを形成する第１工程と、 前記ゲート電極の側壁に、前記内側サイドウォールスペ
   ーサを介在させて、２層目の外側サイドウォールスペー
   サを形成する第２工程と、 前記外側サイドウォールスペーサの、前記半導体基板と
   接触する部分を、真空中のアニールを行なうことによ
   り、選択的に除去する第３工程と、 前記半導体基板の上であって、前記ゲート電極の両側
   に、その一部分が前記外側サイドウォールスペーサの前
   記除去された部分に嵌まり込む電極を形成する第４工程
   と、を備えた半導体装置の製造方法。
4. 【請求項４】 前記電極の形成は、シリコン表面上にの
   み電極材料が形成される選択エピタキシャル成長法によ
   って行なわれる、請求項３に記載の半導体装置の製造方
   法。
5. 【請求項５】 前記電極の形成は、前記第３工程の後、
   前記ゲート電極を被覆するように前記半導体基板の上に
   電極材料を堆積する工程と、 前記堆積された電極材料を部分的にエッチングする工程
   と、を含む請求項３に記載の半導体装置の製造方法。
6. 【請求項６】 前記電極をシリコンで形成する、請求項
   ４または５に記載の半導体装置の製造方法。
7. 【請求項７】 前記電極をシリコンゲルマニウムで形成
   する、請求項４または５に記載の半導体装置の製造方
   法。
8. 【請求項８】 前記電極をシリコンおよびシリコンゲル
   マニウムの積層膜で形成する、請求項４または５に記載
   の半導体装置の製造方法。
9. 【請求項９】 前記電極材料の形成は、ＣＶＤ法によっ
   て行なわれる、請求項５に記載の半導体装置の製造方
   法。
10. 【請求項１０】 前記電極材料を形成するときに、該電
    極材料中にソース／ドレインと同一導電型の不純物をそ
    の場ドーピング法により含ませる、請求項４または５に
    記載の半導体装置の製造方法。
11. 【請求項１１】 前記電極材料に不純物を含ませ、アニ
    ールにより、該不純物を前記半導体基板内に拡散させる
    工程をさらに備える、請求項４または５に記載の半導体
    装置の製造方法。
12. 【請求項１２】 前記第３工程の後、前記第４工程に先
    立ち、 前記外側サイドウォールスペーサの前記除去された部分
    の直下の、前記半導体基板の表面中に、不純物を注入す
    る工程をさらに備える、請求項３に記載の半導体装置の
    製造方法。