KR20040018806A - 금속실리사이드막을 갖는 반도체 소자의 형성방법 - Google Patents

금속실리사이드막을 갖는 반도체 소자의 형성방법 Download PDF

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KR20040018806A
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Abstract

금속실리사이드막을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 단계를 구비한다. 활성영역 상을 가로지르되, 차례로 적층된 게이트 절연막, 게이트 전극 및 적층방지막으로 구성된 게이트 패턴을 형성하고, 게이트 전극의 양 측벽에 게이트 열산화막을 형성한다. 게이트 열산화막을 갖는 게이트 패턴의 양측벽에 스페이서를 형성한다. 스페이서를 갖는 게이트 패턴 양측의 활성영역 상에 적어도 적층방지막 상부면의 높이를 갖는 에피택시얼층(epitaxial layer)을 형성한다. 적층방지막을 식각하여 상기 게이트 전극의 상부면을 노출시키고, 노출된 게이트 전극 및 에피택시얼층에 금속실리사이드막을 형성한다. 이때, 적층방지막은 게이트 전극 상에 에피택시얼층이 형성되는 것을 방지하고, 게이트 전극에 대하여 식각선택비를 갖는 물질막으로 형성한다. 그 결과, 게이트 열산화공정에 의해 열화되지 않는 금속실리사이드막을 게이트 전극 상에 형성할 수 있고, 게이트 전극 및 에피택시얼층 상에 동시에 금속실리사이드막을 형성할 수 있다.

Description

금속실리사이드막을 갖는 반도체 소자의 형성방법{Method of forming semiconductor device having metal silicide layer}
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히, 금속실리사이드막을 갖는 반도체 소자의 형성방법에 관한 것이다.
일반적으로, 반도체 소자 중 모스 트랜지스터는 반도체기판에 형성된 소오스/드레인 영역, 상기 소오스영역 및 드레인 영역 사이의 채널영역 및 상기 채널 영역 상의 게이트 전극으로 구성된다. 상기 게이트 전극의 저항은 모스 트랜지스터의 동작속도와 밀접한 관계가 있다. 즉, 상기 게이트 전극의 저항이 낮을수록 모스 트랜지스터의 동작속도는 빨라진다. 상기 게이트 전극으로 널리 사용되고 있는 것은 차례로 적층된 도핑된 폴리실리콘막 및 텅스텐실리사이드막이다. 도핑된폴리실리콘막 보다 낮은 저항을 갖는 텅스텐실리사이드막을 적층함으로써, 상기 게이트 전극의 저항을 낮출수 있다. 그러나, 반도체소자의 고집적화 경향에 따라, 상기 텅스텐실리사이드막 보다 낮은 저항을 갖는 물질막이 요구되고 있다. 이를 해결하기 위한 방안으로, 텅스텐실리사이드막에 비하여 비저항이 낮은 새로운 금속실리사이드막이 제안된 바 있다. 코발트실리사이드막, 티타늄실리사이드막 또는 니켈실리사이드막이 그 것이다. 하지만, 이 경우, 상기 게이트 전극을 형성한 후에 진행되는 게이트 열산화 공정에 의하여 상기 새로운 금속실리사이드막이 열화되는 현상이 발생할 수 있다. 상기 게이트 열산화 공정은 게이트 전극을 형성하기 위한 식각공정으로 인하여 손상된 상기 게이트 전극의 양측벽(특히, 기판과 인접한 하부측벽) 및 활설영역의 표면을 치유하기 위한 열공정이다. 이 게이트 열산화 공정에 의하여 상기 새로운 금속실리사이드막의 특성이 열화되어 저항이 증가하는 현상이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 열산화 공정에 의하여 열화되지 않는 금속실리사이드막을 갖는 반도체 소자의 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극 및 소오스/드레인 영역 상에 형성된 패드 상에 동시에 금속실리사이드막을 형성하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 셀 영역내의 게이트 전극 및 소오스/드레인 영역 상에 형성된 패드의 상부면들 및 주변영역 내의 게이트 전극의 상부면에 동시에 금속실리사이드막을 형성하는 방법을 제공하는 데 있다.
도 1 내지 도 8은 본 발명에 따른 바람직한 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 실시예에 따른 에피택시얼층 및 제1 및 제2 게이트 전극들의 상부면들을 노출시키는 다른 방법을 설명하기 위한 단면도들이다.
상술한 기술적 과제를 해결하기 위한 금속실리사이드막을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역 상을 가로지르되, 차례로 적층된 게이트 절연막, 게이트 전극 및 적층방지막으로 구성된 게이트 패턴을 형성하고, 상기 게이트 전극의 양 측벽에 열산화막을 형성한다. 상기 게이트 열산화막을 갖는 상기 게이트 패턴의 양측벽에 스페이서를 형성한다. 상기 스페이서를 갖는 상기 게이트 패턴 양측의 상기 활성영역 상에 적어도 상기 적층방지막 상부면의 높이를 갖는 에피택시얼층(epitaxial layer)을 형성한다. 상기 적층방지막을 식각하여 상기 게이트 전극의 상부면을 노출시키고, 상기 노출된 게이트 전극 및 상기 에피택시얼층에 금속실리사이드막을 형성한다. 이때, 상기 적층방지막은 게이트 전극 상에 상기 에피택시얼층이 형성되는 것을 방지하고, 상기 게이트 전극에 대하여 식각선택비를 갖는 물질막으로 형성한다.
구제적으로, 상기 금속실리사이드막을 형성하는 방법은 상기 에피택시얼층 및 상기 노출된 게이트 전극의 상부면들을 포함하는 반도체기판 전면에 금속막을 형성한다. 상기 금속막을 갖는 반도체기판에 실리사이드화 공정을 진행하여 상기 에피택시얼층 및 상기 노출된 게이트 전극 상에 금속실리사이드막을 형성하고, 상기 금속막을 식각하여 제거한다. 상기 금속막은 코발트(Co), 티타늄(Ti) 및 니켈(Ni)로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다.
본 발명에 따른 금속실리사이드막을 갖는 반도체 소자의 형성방법은 셀 영역 및 주변회로 영역 내에 동시에 형성할 수 있다. 이 방법은 제1 활성영역을 포함하는 셀 영역 및 제2 활성영역을 포함하는 주변회로 영역을 갖는 반도체기판을 준비하는 단계를 포함한다. 상기 제1 및 제2 활성영역들 상을 각각 가로지르되, 차례로 적층된 제1 게이트 절연막, 제1 게이트 전극 및 제1 적층방지막으로 구성된 제1 게이트 패턴 및 차례로 적층된 제2 게이트 절연막, 제2 게이트 전극 및 제2 적층방지막으로 구성된 제2 게이트 패턴을 형성한다. 상기 제1 및 제2 게이트 전극들 양측벽에 게이트 열산화막을 형성하고, 상기 게이트 열산화막을 갖는 상기 제1 및 제2 게이트 패턴들 양 측벽에 스페이서를 형성한다. 상기 스페이서를 갖는 상기 제1 게이트 패턴 양측의 제1 활성영역 상에 적어도 상기 제1 적층방지막의 상부면의 높이를 갖는 에피택시얼층을 형성하고, 상기 에피택시얼층을 갖는 반도체기판 전면에 층간절연막을 형성한다. 상기 층간절연막 및 상기 제1 및 제2 적층방지막들을 식각하여 상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들의 상부면들을 노출시킨다. 상기 노출된 에피택시얼층 및 상기 제1 및 제2 게이트 전극들에 금속실리사이드막을 형성한다. 이때, 상기 제1 및 제2 적층방지막들은 각각 상기 제1 및 제2 게이트 전극들 상에 상기 에피택시얼층이 형성되는 것을 방지하고, 상기 제1 및 제2 게이트 전극들에 대하여 식각선택비를 갖는 물질막으로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 도면에 있어서, 참조부호 "a" 및 "b"는 각각 셀 영역 및 주변회로 영역을 나타낸다.
도 1을 참조하면, 셀 영역(a) 및 주변회로 영역(b)을 갖는 반도체기판(100)에 소자분리막(101)을 형성하여, 상기 셀 영역(a) 내의 제1 활성영역 및 상기 주변회로 영역(b) 내의 제2 활성영역을 한정한다. 상기 셀 영역(a)은 일반적인 디렘 셀들이 어레이 되어 있는 셀 영역일 수 있다. 상기 소자분리막(101)은 트렌치 소자분리막으로 형성할 수 있다. 상기 제1 및 제2 활성영역들 상을 각각 가로지르는 제1 및 제2 게이트 패턴들(105,205)을 형성한다. 상기 제1 게이트 패턴(105)은 반도체기판(100) 상에 차례로 적층된 제1 게이트 절연막(102), 제1 게이트 전극(103) 및 제1 적층방지막(104)으로 구성되고, 상기 제2 게이트 패턴(205)은 반도체기판(100) 상에 차례로 적층된 제2 게이트 절연막(202), 제2 게이트 전극(203) 및 제2 적층 방지막(204)으로 구성된다. 상기 제1 및 제2 게이트 절연막들(102,202)은 열산화막으로 형성할 수 있다. 상기 제1 및 제2 게이트 전극들(103,203)은 도전막, 예컨대,도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 도핑된 폴리실리콘막은 인시츄(in-situ) 방식, POCl3도핑 방식 또는 이온 주입 방식 등으로 형성할 수 있다. 상기 제1 및 제2 적층 방지막들(104,204)은 상기 제1 및 제2 게이트 전극들(103,203)에 대하여 식각선택비를 갖는 물질막으로 형성한다.
상기 제1 및 제2 게이트 패턴들(105,205)을 갖는 반도체기판(100)에 게이트 열산화 공정을 진행하여 상기 제1 및 제2 게이트 전극들(103,203)의 양 측벽에 게이트 열산화막(106)을 형성한다. 이때, 상기 제1 및 제2 게이트 패턴들(105,205) 양측의 상기 제1 및 제2 활성영역들의 표면에도 상기 게이트 열산화막(106)이 형성될 수 있다. 이와는 달리, 상기 게이트 패턴들(105,205) 양측의 상기 제1 및 제2 활성영역들의 표면에는 상기 제1 및 제2 게이트 절연막들(102,202)의 연장부가 형성될 수 있다.
도 2, 도 3 및 도 4를 참조하면, 상기 게이트 열산화막(106)을 갖는 상기 제1 게이트 패턴들(105)을 마스크로 사용하여 불순물 이온주입을 실시하여 상기 제1 게이트 패턴(105) 양측의 제1 활성영역에 제1 불순물확산층(107)을 형성한다. 상기 제1 및 제2 게이트 패턴들(105,205) 양측벽에 스페이서(108)를 형성하고, 상기 제2 게이트 패턴(205) 양측의 상기 제2 활성영역에 제2 불순물확산층(207)을 형성한다. 상기 제2 불순물확산층(207)은 엘디디 구조일 수 있다. 도시하지 않았지만, 상기 제1 불순물확산층(107)은 상기 스페이서(108) 형성 후, 엘디디 구조를 갖도록 이온 주입공정을 더 진행할 수 있다. 상기 제1 및 제2불순물확산층들(107,207)은 각각 셀 트랜지스터의 소오스/드레인 영역 및 주변회로 트랜지스터의 소오스/드레인 영역에 해당한다.
상기 제1 및 제2 불순물확산층들(107,207)이 형성된 상기 제1 및 제2 활성영역들 표면의 상기 게이트 열산화막(106)들을 식각하여 제거한다. 이와는 달리, 상기 제1 및 제2 활성영역들 표면의 상기 게이트 열산화막(106)은 상기 제1 및 제2 불순물확산층(107,207)이 형성되기 전에 식각될 수 있다.
상기 제1 및 제2 불순물확산층들(107,207)을 갖는 반도체기판(100) 전면에 콘포말한 실리사이드 방지막(109)을 형성한다. 상기 실리사이드 방지막(109)은 상기 제1 및 제2 활성영역 표면에 일반적인 금속실리사이드막의 형성을 방지하고, 상기 제1 및 제2 적층방지막들(104,204) 및 상기 스페이서(108)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 실리사이드 방지막(109)을 선택적으로 식각하여 상기 주변회로 영역(b)에 형성된 상기 실리사이드 방지막(109)을 제거한다. 이때, 상기 제2 불순물확산층(207)의 표면이 노출된다. 상기 노출된 제2 불순물확산층(207) 표면에 오믹층(210)을 형성한다. 상기 오믹층(210)은 금속실리사이드막으로 형성하는 것이 바람직하다. 상기 금속실리사이드막은 코발트실리사이드막(CoSix), 티타늄실리사이드막(TiSix) 및 니켈실리사이드막(NiSix)으로 이루어진 일군에서 선택된 하나로 형성하는 것이 바람직하다. 이때, 상기 셀 영역(a)의 상기 제1 불순물확산층(107) 표면에는 상기 실리사이드 방지막(109)으로 인하여 상기 오믹층(210)이 형성되지 않는다.
상기 셀 영역(a)에 형성된 상기 실리사이드 방지막(109)을 식각하여 제거한다. 이때, 상기 제1 불순물확산층(107)의 표면이 노출된다. 상기 노출된 제1 불순물확산층(107) 상에 패드(115)를 형성한다. 상기 패드(115)는 상기 제1 불순물확산층(107)의 표면과 상기 제1 게이트 패턴(105)의 표면 간의 단차를 줄이는 버퍼 역활을 한다. 상기 패드(115)는 에피택시얼층(epitaxial layer)으로 형성한다. 즉, 상기 제1 불순물확산층(107)의 표면으로 부터 에피택시얼 성장 공정으로 상기 에피택시얼층(115)을 형성한다. 상기 에피택시얼층(115)은 상기 반도체기판(100)과 같은 단결정 실리콘 에피택시얼층으로 형성한다. 상기 에피택시얼층(115)은 적어도 상기 제1 적층방지막(104)의 상부면 높이로 형성하는 것이 바람직하다. 상기 에피택시얼층(115)은 불순물에 의해 도핑된다. 상기 에피택시얼층(115)은 이온주입방식으로 불순물들이 도핑될 수 있다. 상기 에피택시얼층(115) 내의 불순물들은 상기 제1 불순물확산층(107)내의 불순물들과 같은 타입으로 형성한다. 예를 들면, 상기 제1 불순물확산층(107)내의 불순물들이 n형이면, 상기 에피택시얼층(115) 내의 불순물들도 n형이다.
상기 제1 및 제2 적층방지막들(104,204) 및 상기 스페이서(108)는 상기 에피택시얼층(115)이 형성되는 것을 방지하는 물질막으로 형성한다. 다시 말해서, 상기 제1 및 제2 적층방지막들(104,204)은 상기 제1 및 제2 게이트 전극들(103,203)에 대하여 식각선택비를 가지고, 상기 에피택시얼층(115)이 형성되는 것을 방지하는 물질막, 예컨대, 실리콘질화막 및 실리콘산화막 중 선택된 하나로 형성하는 것이 바람직하다. 상기 스페이서(108)는 상기 에피택시얼층(115)이 상기 제1 게이트 전극(103)의 측벽에 형성되는 것을 방지할 수 있는 물질막으로 형성한다. 상기 스페이서(108)는 상기 제1 및 제2 적층방지막들(104,204)과 같은 물질막으로 형성하는 것이 바람직하다.
이때, 상기 제1 및 제2 적층 방지막들(104,204) 및 상기 스페이서(108)가 실리콘질화막으로 형성될 경우, 상기 실리사이드 방지막(109)은 실리콘산화막으로 형성하는 것이 바람직하다. 이와는 달리, 상기 제1 및 제2 적층방지막들(104,204) 및 상기 스페이서(108)가 실리콘산화막으로 형성될 경우, 상기 실리사이드 방지막(109)은 실리콘질화막으로 형성할 수 있다.
상기 에피택시얼층(115)은 상기 오믹층(210)으로 인하여 상기 제2 불순물확산층(207) 상에는 형성되지 않는다. 즉, 상기 오믹층(210)은 상기 제2 불순물확산층(207) 상에 상기 에피택시얼층(115)이 형성되는 것을 방지한다. 이와는 다르게, 상기 오믹층(210)을 형성하지 않고, 상기 에피택시얼층(115)을 상기 제2 불순물확산층(207) 상에 형성되는 것을 방지할 수 있다. 이때에는, 반도체기판 전면에 에피택시얼 방지층(미도시함)을 형성하고, 상기 에피택시얼 방지층을 선택적으로 식각하여 상기 셀 영역(a)을 노출시킨다. 상기 노출된 제1 불순물확산층(107) 상에 상기 에피택시얼층(115)을 형성하고, 상기 주변회로 영역(b)에 형성된 상기 에피택시얼층 방지막을 식각하여 제거한다. 상기 에피택시얼 방지층은 상기 제1 및 제2 적층 방지막들(104,204) 및 상기 스페이서(108)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기 에피택시얼층(115)을 갖는 반도체기판(100) 전면에 층간절연막(120)을 형성한다. 상기 층간절연막(120)은 일반적인 층간절연막으로 형성하는 실리콘산화막으로 형성할 수 있다.
도 5 및 도 6을 참조하면, 상기 층간절연막(120)을 상기 에피택시얼층(115) 및 상기 제1 및 제2 적층 방지막들(104,204)의 상부면들이 노출될때까지 평탄화시킨다. 노출된 상기 제1 및 제2 적층 방지막들(104,204)을 이방성 식각하여 상기 제1 및 제2 게이트 전극들(103,203)의 상부면들을 노출시킨다. 상기 노출된 제1 및 제2 게이트 전극들(103,203) 및 상기 에피택시얼층(115)을 갖는 반도체기판 전면에 금속막(122)을 형성한다. 상기 금속막(122)은 코발트(Co), 티타늄(Ti) 및 니켈(Ni)로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 금속막(122)을 갖는 반도체기판(100)에 실리사이드화 공정을 진행한다. 상기 실리사이드화 공정으로 인하여, 상기 에피택시얼층(115) 및 상기 제1 및 제2 게이트 전극들(103,203)의 상부에 금속실리사이드막(125)을 형성한다. 상기 금속실리사이드막(125)은 상기 금속막(122)에 기인하여, 코발트실리사이드막(CoSix), 티타늄실리사이드막(TiSix) 또는 니켈실리사이드막(NiSix)으로 형성될 수 있다.
결과적으로, 게이트 열산화 공정에 열화되지 않는 금속실리사이드막을 형성할 수 있다. 다시 말해서, 게이트 열산화 공정을 먼저 진행하고, 금속실리사이드막을 나중에 형성함으로써, 게이트 열산화 공정으로 인하여 금속실리사이드막이 열화되어 저항이 증가하는 현상을 방지할 수 있다. 또한, 셀 영역(a)의 게이트 전극(103) 및 패드(115) 및 주변회로 영역(b)의 게이트 전극(203) 상에 동시에 상기 금속실리사이드막(125)을 형성할 수 있다.
도 7 및 도 8을 참조하면, 상기 금속실리사이드막(125) 상의 상기금속막(122)을 식각으로 제거하여 상기 금속실리사이드막(125) 및 상기 층간절연막(120)을 노출시킨다. 상기 노출된 금속실리사이드막(125)을 갖는 반도체기판(100) 전면에 캐핑막(130)을 형성한다. 상기 캐핑막(130)은 실리콘질화막으로 형성할 수 있다. 상기 캐핑막(130)을 상기 에피택시얼층(115)이 노출될때까지 평탄화시키어 캐핑막 패턴(130a)을 형성한다. 상기 캐핑막 패턴(130a)은 상기 제1 및 제2 게이트 전극들(103,203) 상에 위치한다.
상술한 반도체 소자의 형성방법에서, 상기 에피택시얼층(115) 및 상기 제1 및 제2 게이트 전극들(103,203)의 상부면을 노출시키는 단계를 다른 방법으로 구현할 수 있다. 이때에는, 화학적기계적 연마 공정이 적용된다.
도 9 및 도 10은 실시예에 따른 에피택시얼층 및 제1 및 제2 게이트 전극들의 상부면들을 노출시키는 다른 방법을 설명하기 위한 단면도들이다.
도 4, 도 9 및 도 10을 참조하면, 층간절연막(120), 에피택시얼층(115), 제1 및 제2 적층 방지막들(104,204) 및 스페이서(108)를 화학적기계적 연마공정으로 제1 및 제2 게이트 전극들(103,203)의 상부면이 노출될때까지 평탄화시킨다. 이로 인하여, 평탄화된 에피택시얼층(115a) 및 평탄화된 스페이서(108a)가 형성된다. 결과적으로, 상기 평탄화된 에피택시얼층(115a) 및 상기 제1 및 제2 게이트 전극들(103,203)의 상부면들이 노출된다.
상기 노출된 평탄화된 에피택시얼층(115a) 및 상기 제1 및 제2 게이트 전극들(103,203)의 상부면들을 갖는 반도체 기판에 열적 식각(Thermal Desorption silicon etching)하여 리세스된 제1 및 제2 게이트 전극들(103a,203a)을 형성한다.상기 열적 식각 방법은 단결정 실리콘층에 대한 식각율과 다결정 실리콘층에 대한 식각율이 다르다. 다시 말해서, 상기 열적 식각 방법은 상기 평탄화된 에피택시얼층(115a)에 대한 식각율보다 상기 제1 및 제2 게이트 전극들(103,203)에 대한 식각율이 높다. 이로 인하여, 상기 리세스된 제1 및 제2 게이트 전극들(103a,203a)의 상부면들의 상기 반도체기판(100)의 표면으로 부터의 높이가 상기 평탄화된 에피택시얼층(115a)의 그 것보다 낮게 된다.
상기 평탄화된 에피택시얼층(115a) 및 상기 리세스된 제1 및 제2 게이트 전극들(103a,203a) 상에 도 6에서 상술한 방법으로 금속실리사이드막(125)을 형성한다. 이후 공정은 도 7 및 도 8에서 상술한 방법과 동일하게 진행한다.
상술한 바와 같이, 본 발명에 따르면, 게이트 열산화 공정을 진행한 후에, 게이트 전극 상의 금속실리사이드막을 형성한다. 이로 인하여, 게이트 열산화 공정으로 인한 금속실리사이드막이 열화되는 현상을 방지할 수 있다. 또한, 에피택시얼층 및 제1 및 제2 게이트 전극들을 동시에 노출시킴으로써, 상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들 상에 금속실리사이드막을 동시에 형성할 수 있다.

Claims (20)

  1. 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역을 가로지르되, 차례로 적층된 게이트 절연막, 게이트 전극 및 적층방지막으로 구성된 게이트 패턴을 형성하는 단계;
    상기 게이트 전극의 양 측벽에 게이트 열산화막을 형성하는 단계;
    상기 게이트 열산화막을 갖는 상기 게이트 패턴의 양 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 갖는 상기 게이트 패턴 양측의 활성영역 상에 적어도 상기 적층방지막의 상부면의 높이를 갖는 에피택시얼층을 형성하는 단계;
    상기 적층방지막을 식각하여 상기 게이트 전극의 상부면을 노출시키는 단계; 및
    상기 노출된 게이트 전극 및 상기 에피택시얼층에 금속실리사이드막을 형성하는 단계를 포함하되, 상기 적층방지막은 상기 게이트 전극 상에 상기 에피택시얼층이 형성되는 것을 방지하고, 상기 게이트 전극에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 적층방지막은 실리콘산화막 및 실리콘질화막 중 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극의 상부면을 노출시키는 단계는,
    상기 적층방지막을 이방성 식각하여 상기 게이트 전극의 상부면을 노출시키는 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극의 상부면을 노출시키는 단계는,
    상기 에피택시얼층, 상기 스페이서 및 상기 적층방지막을 화학적기계적 연마공정으로 평탄화시키어 상기 게이트 전극의 상부면을 노출시키는 단계; 및
    상기 노출된 게이트 전극을 리세스 하는 단계를 포함하되, 상기 금속실리사이드막은 상기 평탄화된 에피택시얼층 및 상기 리세스된 게이트 전극 상에 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  6. 제 6 항에 있어서,
    상기 노출된 게이트 전극은 열적 식각 방법(Thermal Desorption siliconetchiing method)으로 리세스 하되, 상기 열적 식각 방법은 상기 에피택시얼층에 비하여 상기 게이트 전극에 대한 식각율이 높은 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 금속실리사이드막을 형성하는 단계는,
    상기 게이트 전극의 노출된 상부면을 포함하는 반도체기판 전면에 콘포말한 금속막을 형성하는 단계;
    상기 금속막을 갖는 반도체기판에 실리사이드화 공정을 진행하여 상기 게이트 전극 및 상기 에피택시얼층 상에 금속실리사이드막을 형성하는 단계; 및
    상기 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 제 7 항에 있어서,
    상기 금속막은 코발트(Co), 티타늄(Ti) 및 니켈(Ni)로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것을 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 제 1 항에 있어서,
    상기 금속실리사이드막을 형성한 후에,
    상기 금속실리사이드막을 갖는 반도체기판 전면에 캐핑막을 형성하는 단계;및
    상기 캐핑막을 상기 에피택시얼층 상의 상기 금속실리사이드막이 노출될때까지 평탄화시키어 상기 게이트 전극 상의 상기 금속실리사이드막 상에 캐핑막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 제1 활성영역을 포함하는 셀 영역 및 제2 활성영역을 포함하는 주변회로 영역을 갖는 반도체기판을 준비하는 단계;
    상기 제1 및 제2 활성영역들을 각각 가로지르되, 차례로 적층된 제1 게이트 절연막, 제1 게이트 전극 및 제1 적층방지막으로 구성된 제1 게이트 패턴 및 차례로 적층된 제2 게이트 절연막, 제2 게이트 전극 및 제2 적층방지막으로 구성된 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 전극들 양측벽에 게이트 열산화막을 형성하는 단계;
    상기 게이트 열산화막을 갖는 상기 제1 및 제2 게이트 패턴들 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 갖는 상기 제1 게이트 패턴 양측의 제1 활성영역 상에 적어도 상기 제1 적층방지막의 상부면의 높이를 갖는 에피택시얼층을 형성하는 단계;
    상기 에피택시얼층을 갖는 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 제1 및 제2 적층방지막들을 식각하여 상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들의 상부면들을 노출시키는 단계; 및
    상기 노출된 에피택시얼층 및 상기 제1 및 제2 게이트 전극들에 금속실리사이드막을 형성하는 단계를 포함하되, 상기 제1 및 제2 적층방지막은 상기 제1 및 제2 게이트 전극들 상에 상기 에피택시얼층이 형성되는 것을 방지하고, 상기 제1 및 제2 게이트 전극들에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 제 10 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 제 10 항에 있어서,
    상기 제1 및 제2 적층방지막들은 실리콘질화막 및 실리콘산화막으로 이루어진 일군에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 제 10 항에 있어서,
    상기 에피택시얼층을 형성하기 전에,
    상기 스페이서를 갖는 반도체기판 전면에 실리사이드 방지막을 형성하는 단계;
    상기 주변회로 영역에 형성된 상기 실리사이드 방지막을 제거하는 단계; 및
    상기 실리사이드 방지막이 제거된 상기 제2 게이트 패턴 양측의 상기 제2 활성영역 표면에 오믹층을 형성하는 단계를 더 포함하되, 상기 실리사이드 방지막은상기 제1 및 제2 적층방지막들 및 상기 스페이서에 대하여 식각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 제 13 항에 있어서,
    상기 오믹층은 코발트실리사이드막(CoSix), 티타늄실리사이드막(TiSix) 및 니켈실리사이드막(NiSix)으로 이루어진 일군에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 제 10 항에 있어서,
    상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들의 상부면들을 노출시키는 단계는,
    상기 층간절연막을 상기 에피택시얼층 및 상기 제1 및 제2 적층방지막들이 노출될때까지 평탄화시키는 단계; 및
    상기 제1 및 제2 적층방지막을 이방성 식각하여 상기 제1 및 제2 게이트 전극들의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 제 10 항에 있어서,
    상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들의 상부면들을 노출시키는 단계는,
    상기 층간절연막, 상기 에피택시얼층, 상기 스페이서 및 상기 제1 및 제2 적층방지막을 화학적기계적 연마공정으로 평탄화시키어 상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들의 상부면들을 노출시키는 단계; 및
    상기 노출된 제1 및 제2 게이트 전극들을 리세스 하는 단계를 포함하되, 상기 금속실리사이드막은 상기 평탄화된 에피택시얼층 및 상기 리세스된 제1 및 제2 게이트 전극들 상에 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 게이트 전극들은 열적 식각 방법으로 리세스 하되, 상기 열적 식각 방법은 상기 에피택시얼층에 비하여 상기 제1 및 제2 게이트 전극들에 대한 식각율이 높은 것을 특징으로 하는 반도체 소자의 형성방법.
  18. 제 10 항에 있어서,
    상기 금속실리사이드막을 형성하는 단계는,
    상기 노출된 에피택시얼층 및 제1 및 제2 게이트 전극들의 상부면들을 포함하는 반도체기판 전면에 콘포말한 금속막을 형성하는 단계;
    상기 금속막을 갖는 반도체기판에 실리사이드화 공정을 진행하여 상기 에피택시얼층 및 상기 제1 및 제2 게이트 전극들 상에 금속실리사이드막을 형성하는 단계; 및
    상기 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의형성방법.
  19. 제 18 항에 있어서,
    상기 금속막은 코발트(Co), 티타늄(Ti) 및 니켈(Ni)로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  20. 제 10 항에 있어서,
    상기 금속실리사이드막을 형성한 후에,
    상기 금속실리사이드막을 갖는 반도체기판 전면에 캐핑막을 형성하는 단계; 및
    상기 캐핑막을 상기 에피택시얼층 상의 상기 금속실리사이드막이 노출될때까지 평탄화시키어 상기 제1 및 제2 게이트 전극들 상의 상기 금속실리사이드막들 상에 각각 제1 및 제2 캐핑막 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
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