KR100605511B1 - 반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들 - Google Patents

반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들 Download PDF

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Abstract

반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공한다. 이 형성방법들은 반도체 제조공정의 영향으로부터 트랜지스터의 문턱전압의 변화를 최소화시킬 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 활성영역을 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮는 매립 층간절연막을 형성한다. 상기 도전막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 일부분에 디스포저불(Disposable) 금속 실리사이드 막을 형성한다. 상기 디스포저불 금속 실리사이드 막을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 나머지 부분에 구속된(Confined) 금속 실리사이드 막을 연이어 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행하여 금속 게이트 패턴을 형성한다.
트랜지스터, 문턱전압, 정렬패턴, 스페이서 패턴, 층간절연막, 금속 실리사이드 막.

Description

반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들{METHODS OF FORMING AT LEAST ONE METAL GATE PATTERN IN A SEMICONDUCTOR DEVICE}
도 1 은 본 발명에 따른 금속 게이트 패턴들의 배치도이다.
도 2, 4, 6, 8, 10, 12, 13, 14, 15, 19 및 21 은 각각이 본 발명의 일 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 3, 5, 7, 9, 11, 16, 17, 18, 20 및 22 는 각각이 본 발명의 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 23 내지 도 25 는 각각이 본 발명에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
삭제
본 발명은 반도체 장치의 형성방법들에 관한 것으로서, 상세하게는, 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들에 관한 것이다.
일반적으로, 반도체 장치는 사용자의 욕구에 대처하기 위해서 개별 소자들을 구비하여 그 장치의 전기적 특성을 사용자에게 나타낸다. 상기 개별 소자들은 커패시터 및 트랜지스터 등을 일컫는다. 이때에, 상기 트랜지스터는 게이트 패턴 및 그 패턴과 중첩하도록 반도체 기판에 배치된 불순물 영역들을 적어도 포함한다. 상기 불순물 영역들 및 게이트 패턴은 반도체 장치의 구동을 통해서 트랜지스터의 전기적 특성을 나타낸다. 상기 불순물 영역들은 각각이 트랜지스터의 소오스 및 드레인 영역들을 일컫는다. 상기 게이트 패턴은 적어도 하나의 도전막을 사용해서 형성한 다. 상기 도전막은 도핑된 폴리 실리콘 막을 단독으로 사용해서 형성할 수 있다.
그러나, 상기 도전막은 트랜지스터의 구동 동안 반도체 기판과 기생(Parasitic) 커패시터를 형성한다. 상기 기생 커패시터는 도전막 내 불순물 이온들의 확산을 유도한다. 이를 통해서, 상기 기생 커패시터는 소정의 정전용량을 갖는다. 상기 기생 커패시터의 정전용량은 게이트 패턴에 인가된 전압을 원하는 시간에 반도체 기판에 즉시 전달하지 못하게 한다. 상기 기생 커패시터는 정전용량에 해당하는 전압 강하를 만들기 때문에 트랜지스터의 구동 능력을 떨어뜨린다. 따라서, 상기 게이트 패턴은 트랜지스터의 구동 동안 도전막 내 불순물 이온들의 확산을 억제할 수 있는 방안이 적용되어지는 것이 필요하다.
한편, "씨이 모스 기술을 위한 컴플리멘터리 실리사이드 메탈 게이트들을 제조하는 공정(Process To Make Complementary Silicide Metal Gates For CMOS Technology)" 이 미국특허공보 제 6,204,103 호(U.S PATENT No. 6,204,103)에 갱 바이(Gang Bai) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,204,103 호에 따르면, 이 공정은 제 1 및 제 2 모스펫들(MOSFETs; Metal Oxide Semiconductor Field Effect Transistors) 사이에 절연막을 형성하는 것을 포함한다. 상기 제 1 모스펫의 게이트 상에 제 1 금속막을 형성한다. 그리고, 상기 제 2 모스펫의 게이트 상에 제 2 금속막을 형성한다. 상기 제 1 금속막을 제 1 모스펫의 게이트를 이루는 폴리실리콘 물질과 반응시켜서 제 1 실리사이드 영역을 형성한다. 상기 제 2 금속막을 제 2 모스펫의 게이트를 이루는 폴리실리콘 물질과 반응시켜서 제 2 실리사이드 영역을 형성한다.
그러나, 상기 공정은 반도체 기판의 전면 상에 제 1 및 제 2 실리사이드 영역들을 안정되게 형성할 수 없다. 왜냐하면, 상기 공정은 제 1 및 제 2 금속막들을 제 1 및 제 2 모스펫들의 게이트들을 이루는 폴리실리콘 물질들과 충분히 반응시키지 못할 수 있기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 차례로 적층된 도전막 패턴 및 정렬 캐핑막 패턴을 갖는 정렬 패턴을 사용해서 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 차례로 적층된 도전막 패턴 및 희생막 패턴을 갖는 정렬 패턴을 사용해서 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들을 제공한다.
이 형성방법들 중 하나는 반도체 기판의 활성영역의 상부를 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 N+ 형의 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮도록 반도체 기판 상에 매립 층간절연막을 형성한다. 상기 도전막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 일부분에 디스포저불 금속 실리사이드 막(Disposable Metal Silicide Layer)을 형성한다. 상기 디스포저불 금속 실리사이드 막을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴의 나머지 부분에 구속된 금속 실리사이드 막(Confined Metal Silicide Layer)을 연이어 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행한다. 상기 식각 공정은 구속된 금속 실리사이드 막을 사용해서 스페이서 패턴들 사이를 채우는 금속 게이트 패턴을 형성한다.
상기 형성방법들 중 나머지는 반도체 기판의 활성영역의 상부를 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하는 것을 포함한다. 상기 정렬 패턴은 N+ 형의 도전막 패턴 및 희생막 패턴(Disposable Layer Pattern)을 차례로 적층해서 형성한다. 상기 정렬 패턴 및 스페이서들을 덮도록 반도체 기판 상에 매립 층간절연막을 형성한다. 상기 희생막 패턴을 노출시키도록 매립 층간절연막, 정렬 패턴 및 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들은 매립 층간절연막 및 도전막 패턴 사이에 개재되도록 형성한다. 상기 스페이서 패턴들, 매립 층간절연막 및 도전막을 마스크로 사용해서 희생막 패턴을 반도체 기판으로부터 제거한다. 상기 스페이서 패턴들 및 매립 층간절연막을 마스크로 사용해서 도전막 패턴에 구속 된 금속 실리사이드 막을 형성한다. 상기 스페이서 패턴들 및 매립 층간절연막을 식각 버퍼막으로 사용해서 구속된 금속 실리사이드 막에 식각 공정을 수행한다. 상기 식각 공정은 구속된 금속 실리사이드 막을 사용해서 스페이서 패턴들 사이를 채우는 금속 게이트 패턴을 형성한다.
본 발명의 반도체 장치 내 적어도 하나의 금속 게이트 패턴의 형성방법들은 첨부된 참조 도면들을 참조해서 보다 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 금속 게이트 패턴들의 배치도이다. 도 2 및 도 3 은 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
삭제
도 1 내지 도 3 을 참조하면, 본 발명의 일 실시예로써, 활성 영역(15)의 반도체 기판(10) 상에 소정 두께(T1)가 되도록 도전막(20) 및 정렬 캐핑막(24)을 도 2 와 같이 차례로 형성한다. 상기 정렬 캐핑막(24)은 도전막(20)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 정렬 캐핑막(24)은 실리콘 나이트라이드 막(Si3N4 Layer)을 사용해서 형성할 수 있다. 상기 정렬 캐핑막(24)은 소정 두께(T2)를 갖도록 형성한다. 상기 도전막(20)은 N+ 형의 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 도전막(20)은 소정 두께(T3)를 갖도록 형성한다. 상기 반도체 기판(10)은 P 형의 도전성을 갖도록 형성하는 것이 바람직하다.
본 발명의 다른 실시예로써, 활성 영역(15)의 반도체 기판(10) 상에 소정 두께(T1)가 되도록 도전막 (30)및 희생막(34)을 도 3 과 같이 차례로 형성한다. 상기 희생막(34)은 도전막(34)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 희생막(34)은 실리콘 산화막(SiO2 Layer)을 사용해서 형성할 수 있다. 상기 희생막(34)은 소정 두께(T4)를 갖도록 형성한다. 상기 도전막(30)은 N+ 형의 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 상기 도전막(30)은 소정 두께(T5)를 갖도록 형성한다. 상기 도전막(30)은 도 2 의 도전막(20)의 두께보다 작도록 형성하는 것이 바람직하다. 또한, 상기 희생막(34)은 도 2 의 정렬 캐핑막(24)보다 두께가 크도록 형성하는 것이 바람직하다.
도 4 및 5 는 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 도 4 및 도 5 를 참조하면, 본 발명의 일 실시예로써, 도 2 의 정렬 캐핑막(24) 상에 포토레지스트 패턴(40)들을 도 4 와 같이 형성한다. 상기 포토레지스트 패턴(40)들은 배선 형태(Line Shape)를 가지고 활성 영역(15)을 가로질러서 달리도록 형성한다. 상기 포토레지스트 패턴(40)들은 소정 폭(W) 및 소정 간격(S)의 1 피치(Pitch)를 갖도록 형성한다. 상기 포토레지스트 패턴(40)들을 식각 마스크로 사용해서 정렬 캐핑막(24) 및 도전막(20)에 식각 공정(43)을 차례로 수행한다. 상기 식각 공정(43)은 반도체 기판(10)을 노출시키도록 수행한다. 이때에, 상기 식각 공정(43)은 활성 영역(15)의 반도체 기판(10) 및 포토레지스트 패턴(40)들 사이에 정렬 패턴(26)들을 형성한다. 상기 정렬 패턴(26)들의 각각은 차례로 적층된 도전막 패턴(22) 및 정렬 캐핑막 패턴(25)을 구비한다.
삭제
본 발명의 다른 실시예로써, 도 3 의 희생막(34) 상에 포토레지스트 패턴(40)들을 도 5 와 같이 형성할 수 있다. 상기 포토레지스트 패턴(40)들은 배선 형태를 가지고 활성 영역(15)을 가로질러서 달리도록 형성한다. 상기 포토레지스트 패턴(40)들은 소정 폭(W) 및 소정 간격(S)의 1 피치(Pitch)를 갖도록 형성한다. 상기 포토레지스트 패턴(40)들을 식각 마스크로 사용해서 희생막(34) 및 도전막(30)에 식각 공정(43)을 차례로 수행한다. 상기 식각 공정(43)은 반도체 기판(10)을 노출시키도록 수행한다. 이때에, 상기 식각 공정(43)은 활성 영역(15)의 반도체 기판 (10) 및 포토레지스트 패턴(40)들 사이에 정렬 패턴(36)들을 형성한다. 상기 정렬 패턴(36)들의 각각은 차례로 적층된 도전막 패턴(32) 및 희생막 패턴(35)을 구비한다.
도 6 및 7 은 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 도 6 및 도 7 을 참조하면, 본 발명의 일 실시예로써, 도 4 의 정렬 패턴(26)들을 마스크로 사용해서 반도체 기판(10)에 도 6 과 같이 이온 주입공정(46)을 수행한다. 상기 이온 주입공정(46)은 정렬 패턴(26)들에 중첩하도록 반도체 기판(10)에 제 1 불순물 영역(48)들을 형성한다. 상기 제 1 불순물 영역(48)들은 반도체 기판(10)과 다른 도전성을 갖도록 형성하는 것이 바람직하다. 상기 제 1 불순물 영역(48)들은 인(P) 및 비소(As) 중 선택된 하나를 사용한 불순물 이온들을 가지고 형성할 수 있다.
본 발명의 다른 실시예로써, 도 5 의 정렬 패턴(36)들을 마스크로 사용해서 반도체 기판(10)에 도 7 과 같이 이온 주입공정(46)을 수행한다. 상기 이온 주입공정(46)은 정렬 패턴(36)들에 중첩하도록 반도체 기판(10)에 제 1 불순물 영역(48)들을 형성한다. 상기 제 1 불순물 영역(48)들은 반도체 기판(10)과 다른 도전성을 갖도록 형성하는 것이 바람직하다. 상기 제 1 불순물 영역(48)들은 인(P) 및 비소(As) 중 선택된 하나를 사용한 불순물 이온들을 가지고 형성할 수 있다.
도 8 및 9 는 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 도 8 및 도 9 를 참조하면, 본 발명의 일 실시예로써, 도 6 의 정렬 패턴(26)들의 측벽들을 덮는 스페이서(50)들을 도 8 과 같이 각각 형성한다. 상기 스페이서(50)들은 정렬 캐핑막 패턴(25)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 스페이서(50)들 및 정렬 패턴(26)들을 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(54)을 수행한다. 상기 이온 주입공정(54)은 스페이서(50)들에 중첩하도록 반도체 기판(10)에 제 2 불순물 영역(58)들을 형성한다. 상기 제 2 불순물 영역들(58)은 제 1 불순물 영역(48)들과 동일한 도전성을 갖도록 형성하는 것이 바람직하다.
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본 발명의 다른 실시예로써, 도 5 의 정렬 패턴(36)들의 측벽들을 덮는 스
본 발명의 다른 실시예로써, 도 7 의 정렬 패턴(36)들의 측벽들을 덮는 스페이서(50)들을 도 9 와 같이 각각 형성한다. 상기 스페이서(50)들은 희생막 패턴(35)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 스페이서(50)들 및 정렬 패턴(36)들을 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(54)을 수행한다. 상기 이온 주입공정(54)은 스페이서(50)들에 중첩하도록 반도체 기판(10)에 제 2 불순물 영역(58)들을 형성한다. 상기 제 2 불순물 영역(58)들은 제 1 불순물 영역(48)들과 동일한 도전성을 갖도록 형성하는 것이 바람직하다.
도 10 및 11 은 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 도 10 및 도 11 을 참조하면, 본 발명의 일 실시예로써, 도 8 의 스페이서(50)들 및 정렬 패턴(26)들을 덮도록 반도체 기판 (10) 상에 도 10 과 같이 매립 층간절연막(60)을 형성한다. 상기 매립 층간절연막(60)은 스페이서(50)들과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(60)은 인(P) 및 붕소(B)를 포함한 실리콘 산화막을 사용해서 형성할 수 있다. 상기 매립 층간절연막(60), 스페이서(50)들 및 정렬 패턴(26)에 평탄화 공정(64)을 수행한다. 상기 평탄화 공정(64)은 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에칭 백(Etching Back)을 사용해서 수행하는 것이 바람직하다.
본 발명의 다른 실시예로써, 도 9 의 스페이서(50)들 및 정렬 패턴(36)들을 덮도록 반도체 기판 (10) 상에 도 11 과 같이 매립 층간절연막(60)을 형성한다. 상기 매립 층간절연막(60)은 스페이서(50)들 및 희생막 패턴(35)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(60)은 인(P) 및 붕소(B)를 포함한 실리콘 산화막을 사용해서 형성할 수 있다. 상기 매립 층간절연막(60), 스페이서(50)들 및 정렬 패턴(36)들에 평탄화 공정(64)을 수행한다. 상기 평탄화 공정(64)은 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에칭 백(Etching Back)을 사용해서 수행하는 것이 바람직하다.
도 12 내지 15 는 각각이 본 발명의 일 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 도 12 내지 도 15 를 참조하면, 본 발명의 일 실시예로써, 도 10 의 평탄화 공정(64)은 정렬 캐핑막 패턴(25)을 반도체 기판(10)으로부터 제거해서 도 12 와 같이 소정 두께(T3)의 도전막 패턴(22)들을 노출시킨다. 이때에, 상기 평탄화 공정(64)은 매립 층간절연막(60) 및 도전막 패턴(22)들 사이에 개재된 스페이서 패턴(52)들을 형성한다. 상기 스페이서 패턴(52)들, 도전막 패턴(22)들 및 매립 층간절연막(60)에 증착 공정(70)을 수행한다. 상기 증착 공정(70)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Depositon) 중 하나를 선택해서 수행하는 것이 바람직하다. 상기 증착 공정(70)은 스페이서 패턴(52)들, 도전막 패턴(22)들 및 매립 층간절연막(60)을 덮도록 도 13 과 같이 소정 두께(T6)의 디스포저불 금속막(Disposable Metal Layer; 72)을 형성한다. 상기 디스포저불 금속막(72)은 니켈(Ni), 코발트(Co), 타이타늄(Ti), 탄탈늄(Ta) 및 텅스텐(W) 중 하나를 선택해서 형성하는 것이 바람직하다.
상기 디스포저불 금속막(72)을 갖는 반도체 기판에 도 13 과 같이 반도체 열 공정(75)을 수행한다. 상기 반도체 열 공정(75)은 RTP(Rapid Thermal Process) 또는 Furnace Anneal 을 사용해서 수행하는 것이 바람직하다. 상기 반도체 열 공정(75)은 도전막 패턴(22)들의 일부분 및 디스포저불 금속막(72)을 반응시키도록 수행한다. 상기 반도체 열 공정(75)은 디스포저불 금속막(72)을 이루는 금속 원자(74)들을 도전막 패턴(22)들로 확산시킨다. 상기 반도체 열 공정(75)은 온도 150 ~ 800℃ 에서 제 1 및 제 2 불순물 영역들(48, 58)의 확산을 고려하여 소정 시간 동안 수행할 수 있다. 이를 통해서, 상기 반도체 열 공정(75)은 스페이서 패턴(52)들 및 매립 층간절연막(60)을 마스크로 사용해서 도전막 패턴(22)의 일부분에 소정 두께(T7)의 디스포저불 금속 실리사이드 막(Disposable Metal Silicide Layer; 76)을 도 14 와 같이 형성한다. 이때에, 상기 반도체 열 공정(75)은 도전막 패턴(22)들의 나머지 부분이 소정 두께(T5)를 갖도록 수행시키는 것이 바람직하다. 상기 도전막 패턴(22)들의 나머지 부분의 소정 두께(T5)는 도 5 의 정렬 패턴(36)의 도전막 패턴(32)의 두께와 동일하다. 상기 도전막 패턴(22)들의 나머지 부분 및 일부분은 각각이 스페이서 패턴(52)들 사이에서 서로 다른 두께들을 갖도록 형성되는 것이 바람직하다. 상기 도전막 패턴(22)들의 나머지 부분 및 일부분은 스페이서 패턴(52)들 사이에서 동일한 두께을 갖도록 형성될 수 있다.
다음으로, 상기 디스포저불 금속막(72) 및 디스포저불 금속 실리사이드 막(76)에 도 14 와 같이 식각 공정(78)을 수행한다. 상기 식각 공정(78)은 디스포저불 금속막(72) 및 디스포저불 금속 실리사이드 막(76)을 반도체 기판(10)으로부터 제거한다. 이를 통해서, 상기 식각 공정(78)은 도 15 과 같이 도전막 패턴(22)의 나머지 부분을 노출시킨다. 상기 식각 공정(78)은 도전막 패턴(22)들, 스페이서 패턴(52)들 및 매립 층간절연막(60) 대비 디스포저불 금속막(72) 및 디스포저불 금속 실리사이드 막(76)에 대해서 보다 큰 식각 선택비를 가지고 수행되는 것이 바람직하다. 상기 식각 공정(78)은 습식 식각을 사용해서 수행하는 것이 바람직하다.
도 16 내지 18 은 각각이 본 발명의 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 16 내지 도 18 을 참조하면, 본 발명의 다른 실시예로써, 도 11 의 평탄화 공정(64)은 희생막 패턴(35)들을 도 16 과 같이 노출시킬 수 있다. 이때에, 상기 희생막 패턴(35)들은 소정 두께(T8)를 갖도록 형성된다. 상기 희생막 패턴(35)들의 소정 두께(T8)는 후속의 반도체 제조 공정들을 고려해서 도 5 의 정렬 패턴(36)들의 희생막 패턴(35)들의 두께(T4)보다 작게 형성되는 것이 바람직하다. 이때에, 상기 평탄화 공정(64)은 매립 층간절연막(60) 및 정렬 패턴(36)들 사이에 개재된 스페이서 패턴(52)들을 형성한다.
상기 스페이서 패턴(52)들 및 매립 층간절연막(60)을 식각 마스크로 사용해서 희생막 패턴(35)들에 도 17 과 같이 식각 공정(90)을 수행한다. 상기 식각 공정(90)은 반도체 기판(10)으로부터 희생막 패턴(35)들을 제거한다. 이를 통해서, 상기 식각 공정(90)은 도 18 과 같이 도전막 패턴(32)을 노출시킨다. 상기 식각 공정(90)은 도전막 패턴(32)들, 스페이서 패턴(52)들 및 매립 층간절연막(60) 대비 희생막 패턴(35)들에 대해서 보다 큰 식각 선택비를 가지고 수행되는 것이 바람직하다. 상기 식각 공정(90)은 습식 또는 건식 식각을 사용해서 수행할 수 있다. 상기 도전막 패턴(32)들 및 희생막 패턴(35)들은 각각이 스페이서 패턴(52)들 사이에서 서로 다른 두께들을 갖도록 형성하는 것이 바람직하다. 상기 도전막 패턴(32)들 및 희생막 패턴(52)들은 스페이서 패턴(52)들 사이에서 동일한 두께를 갖도록 형성할 수 있다.
도 19 및 20 은 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
도 1, 도 19 및 도 20 을 참조하면, 본 발명의 일 실시예로써, 도 15 의 도전막 패턴(22)들, 스페이서 패턴(52)들 및 매립 층간절연막(60)에 도 19 와 같이 증착 공정(100)을 수행한다. 상기 증착 공정(100)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Depositon) 중 하나를 선택해서 수행하는 것이 바람직하다. 상기 증착 공정(100)은 도전막 패턴(22)들, 스페이서 패턴(52)들 및 매립 층간절연막(60)을 덮는 소정 두께(T9)의 패턴 금속막(102)을 형성한다. 상기 패턴 금속막(102)은 스페이서 패턴(52)들 사이를 충분히 채우도록 형성한다. 상기 패턴 금속막(102)은 니켈, 코발트, 타이타늄, 탄탈늄 및 텅스텐 중 하나를 선택해서 형성하는 것이 바람직하다.
본 발명의 다른 실시예로써, 도 18 의 도전막 패턴(32)들, 스페이서 패턴(52)들 및 매립 층간절연막(60)에 도 20 과 같이 증착 공정(100)을 수행한다. 상기 증착 공정(100)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Depositon) 중 하나를 선택해서 수행하는 것이 바람직하다. 상기 증착 공정(100)은 도전막 패턴(32)들, 스페이서 패턴(52)들 및 매립 층간절연막(60)을 덮는 소정 두께(T9)의 패턴 금속막(102)을 형성한다. 상기 패턴 금속막(102)은 스페이서 패턴(52)들 사이를 충분히 채우도록 형성한다. 상기 패턴 금속막(102)은 니켈, 코발트, 타이타늄, 탄탈늄 및 텅스텐 중 하나를 선택해서 형성하는 것이 바람직하다.
도 21 및 22 는 각각이 본 발명의 일 실시예 및 다른 실시예에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이고, 도 23 은 본 발명에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도이다.
도 1, 도 21 내지 도 23 을 참조하면, 본 발명의 일 실시예로써, 도 19 의 패턴 금속막(102)을 갖는 반도체 기판에 반도체 열 공정(104)을 도 21 과 같이 수행한다. 상기 반도체 열 공정(104)은 RTP(Rapid Thermal Process) 또는 Furnace Anneal 을 사용해서 수행하는 것이 바람직하다. 상기 반도체 열 공정(104)은 패턴 금속막(102)을 이루는 금속 원자(106)들을 도전막 패턴(22)들로 확산시킨다. 상기 반도체 열 공정(104)은 온도 200 ~ 1000℃ 에서 제 1 및 제 2 불순물 영역들(48, 58)의 확산을 고려하여 소정 시간 동안 수행할 수 있다. 상기 반도체 열 공정(104)은 패턴 금속막(102) 및 도전막 패턴(22)들을 충분히 반응시킨다. 이때에, 상기 스페이서 패턴(52)들 및 매립 층간절연막(60)을 마스크로 사용해서 도전막 패턴(22)들에 구속된 금속 실리사이드 막(Confined Metal Silicide Layer; 108)을 도 23 과 같이 형성한다. 상기 구속된 금속 실리사이드 막(108)은 스페이서 패턴(52)들 사이에 형성된다.
본 발명의 다른 실시예로써, 도 20 의 패턴 금속막(102)을 갖는 반도체 기판에 반도체 열 공정(104)을 도 22 와 같이 수행한다. 상기 반도체 열 공정(104)은 RTP(Rapid Thermal Process) 또는 Furnace Anneal 을 사용해서 수행하는 것이 바람직하다. 상기 반도체 열 공정(104)은 패턴 금속막(102)을 이루는 금속 원자(106)들을 도전막 패턴(32)들로 확산시킨다. 상기 반도체 열 공정(104)은 온도 200 ~ 1000℃ 에서 제 1 및 제 2 불순물 영역들(48, 58)의 확산을 고려하여 소정 시간 동안 수행할 수 있다. 상기 반도체 열 공정(104)은 패턴 금속막(102) 및 도전막 패턴(32)들을 충분히 반응시킨다. 이때에, 상기 스페이서 패턴(52)들 및 매립 층간절연막(60)을 마스크로 사용해서 도전막 패턴(32)들에 구속된 금속 실리사이드 막(Confined Metal Silicide Layer; 108)을 도 23 과 같이 형성한다. 상기 구속된 금속 실리사이드 막(108)은 스페이서 패턴(52)들 사이에 형성된다.
다음으로, 본 발명에 따라서, 상기 구속된 금속 실리사이드 막(108)에 식각 공정(110)을 도 23 과 같이 수행한다. 상기 식각 공정(110)은 매립 층간절연막(60) 및 스페이서 패턴(52)들을 식각 버퍼막으로 사용해서 수행하는 것이 바람직하다.
도 24 및 25 는 각각이 본 발명에 따라서 도 1 을 가지고 금속 게이트 패턴들의 형성방법들을 설명해주는 단면도들이다.
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도 1, 도 24 및 도 25 를 참조하면, 본 발명에 따라서, 상기 식각 공정(110)은 스페이서 패턴(52)들 사이에 금속 게이트 패턴(120)들을 도 24 와 같이 형성한다. 상기 금속 게이트 패턴(120)들의 상면은 스페이서 패턴(52)들의 상면과 동일 위치에 형성하는 것이 바람직하다. 상기 금속 게이트 패턴(120)들의 상면은 스페이서 패턴(52)들의 상면과 다른 위치에 형성할 수 있다. 상기 금속 게이트 패턴(120)들의 각각은 도 4 의 정렬 패턴(26)들의 도전막 패턴(22)들과 동일한 두께(T3)를 갖도록 형성하는 것이 바람직하다. 상기 금속 게이트 패턴(120)들은 소정 간격(S) 및 소정 폭(W)의 1 피치(Pitch)를 갖도록 형성된다.
계속해서, 상기 금속 게이트 패턴(120)들 및 스페이서 패턴(52)들과 함께 매립 층간절연막(60)을 덮는 평탄화 층간절연막(130)을 도 25 와 같이 형성할 수 있다. 상기 평탄화 층간절연막(130)은 매립 층간절연막(60)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 평탄화 층간절연막(130) 및 매립 층간절연막(60)을 관통하는 콘택 홀(134)들을 형성할 수 있다. 상기 콘택 홀(134)들은 금속 게이트 패턴(120)들 사이에 위치해서 반도체 기판(10)을 노출시키도록 형성하는 것이 바람직하다. 상기 콘택 홀(134)들을 각각 채우는 랜딩 패드(138)들을 형성할 수 있다. 상기 랜딩 패드(138)들은 N+ 형의 폴리실리콘 막인 것이 바람직하다. 이를 통해서, 상기 금속 게이트 패턴(120)들을 포함하는 두 개의 트랜지스터들(140. 150)을 형성한다.
상술한 바와 같이, 본 발명은 반도체 기판 상의 스페이서 패턴들 사이의 도전막 패턴들을 사용해서 반도체 장치 내 금속 게이트 패턴들의 형성방법들을 제공하는데 있다. 이를 통해서, 상기 형성방법들은 일정한 문턱 전압을 나타내는 트랜지스터들을 반도체 장치 내 구비시킬 수 있다.

Claims (19)

  1. 반도체 기판의 활성영역의 상부를 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하되, 상기 정렬 패턴은 N+ 형의 도전막 패턴 및 정렬 캐핑막 패턴을 차례로 적층해서 형성하고,
    상기 정렬 패턴 및 상기 스페이서들을 덮도록 상기 반도체 기판 상에 매립 층간절연막을 형성하고,
    상기 도전막 패턴을 노출시키도록 상기 매립 층간절연막, 상기 정렬 패턴 및 상기 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성하되, 상기 스페이서 패턴들은 상기 매립 층간절연막 및 상기 도전막 패턴 사이에 개재되도록 형성하고,
    상기 스페이서 패턴들 및 상기 매립 층간절연막을 마스크로 사용해서 상기 도전막 패턴의 일부분에 디스포저불 금속 실리사이드 막(Disposable Metal Silicide Layer)을 형성하고,
    상기 디스포저불 금속 실리사이드 막을 상기 반도체 기판으로부터 제거하고,
    상기 스페이서 패턴들 및 상기 매립 층간절연막을 마스크로 사용해서 상기 도전막 패턴의 나머지 부분에 구속된 금속 실리사이드 막(Confined Metal Silicide Layer)을 연이어 형성하고,
    상기 스페이서 패턴들 및 상기 매립 층간절연막을 식각 버퍼막으로 사용해서 상기 구속된 금속 실리사이드 막에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 상기 구속된 금속 실리사이드 막을 사용해서 상기 스페이서 패턴들 사이를 채우는 금속 게이트 패턴을 형성하는 것을 포함하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  2. 제 1 항에 있어서,
    상기 금속 게이트 패턴의 상면은 상기 스페이서 패턴의 상면과 다른 위치에 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  3. 제 1 항에 있어서,
    상기 금속 게이트 패턴의 상면은 상기 스페이서 패턴의 상면과 동일 위치에 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  4. 제 1 항에 있어서,
    상기 도전막 패턴의 상기 나머지 부분 및 상기 일부분은 각각이 상기 스페이서 패턴들 사이에서 서로 다른 두께들을 갖도록 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  5. 제 1 항에 있어서,
    상기 도전막 패턴의 상기 나머지 부분 및 상기 일부분은 상기 스페이서 패턴들 사이에서 동일한 두께를 갖도록 형성하는 것이 특징인 반도체 장치 내 금속 게 이트 패턴의 형성방법.
  6. 제 1 항에 있어서,
    상기 디스포저불 금속 실리사이드 막을 형성하는 것은,
    상기 도전막 패턴, 상기 스페이서 패턴들 및 상기 매립 층간절연막을 덮는 디스포저불 금속막(Disposable Metal Layer)을 형성하고,
    상기 디스포저불 금속막을 갖는 반도체 기판에 반도체 열 공정을 수행하는 것을 포함하되,
    상기 반도체 열 공정은 상기 디스포저불 금속막 및 상기 도전막 패턴의 상기 일부분을 반응시키도록 수행하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  7. 제 6 항에 있어서,
    상기 디스포저불 금속막은 니켈(Ni), 코발트(Co), 타이타늄(Ti), 탄탈늄(Ta) 및 텅스텐(W) 중 하나를 선택해서 형성한 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  8. 제 1 항에 있어서,
    상기 구속된 금속 실리사이드 막을 형성하는 것은,
    상기 도전막 패턴의 상기 나머지 부분, 상기 스페이서 패턴들 및 상기 매립 층간절연막을 덮는 패턴 금속막을 형성하고,
    상기 패턴 금속막을 갖는 반도체 기판에 반도체 열 공정을 수행하는 것을 포함하되,
    상기 반도체 열 공정은 상기 도전막 패턴의 상기 나머지 부분 및 상기 패턴 금속막을 충분히 반응시키도록 수행하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  9. 제 8 항에 있어서,
    상기 패턴 금속막은 니켈(Ni), 코발트(Co), 타이타늄(Ti), 탄탈늄(Ta) 및 텅스텐(W) 중 하나를 선택해서 형성한 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  10. 제 1 항에 있어서,
    상기 매립 층간절연막은 상기 스페이서들과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  11. 반도체 기판의 활성영역의 상부를 가로질러서 달리는 적어도 하나의 정렬 패턴 및 그 패턴의 측벽들을 덮는 스페이서들을 차례로 형성하되, 상기 정렬 패턴은 N+ 형의 도전막 패턴 및 희생막 패턴(Disposable Layer Pattern)을 차례로 적층해서 형성하고,
    상기 정렬 패턴 및 상기 스페이서들을 덮도록 상기 반도체 기판 상에 매립 층간절연막을 형성하고,
    상기 희생막 패턴을 노출시키도록 상기 매립 층간절연막, 상기 정렬 패턴 및 상기 스페이서들에 평탄화 공정을 수행해서 스페이서 패턴들을 형성하되, 상기 스페이서 패턴들은 상기 매립 층간절연막 및 상기 도전막 패턴 사이에 개재되도록 형성하고,
    상기 스페이서 패턴들, 상기 매립 층간절연막 및 상기 도전막을 마스크로 사용해서 상기 희생막 패턴을 상기 반도체 기판으로부터 제거하고,
    상기 스페이서 패턴들 및 상기 매립 층간절연막을 마스크로 사용해서 상기 도전막 패턴에 구속된 금속 실리사이드 막(Confined Metal Silicide Layer)을 형성하고,
    상기 스페이서 패턴들 및 상기 매립 층간절연막을 식각 버퍼막으로 사용해서 상기 구속된 금속 실리사이드 막에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 상기 구속된 금속 실리사이드 막을 사용해서 상기 스페이서 패턴들 사이를 채우는 금속 게이트 패턴을 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  12. 제 11 항에 있어서,
    상기 금속 게이트 패턴의 상면은 상기 스페이서 패턴의 상면과 다른 위치에 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  13. 제 11 항에 있어서,
    상기 금속 게이트 패턴의 상면은 상기 스페이서 패턴의 상면과 동일 위치에 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  14. 제 11 항에 있어서,
    상기 도전막 패턴 및 상기 희생막 패턴들은 각각이 상기 스페이서 패턴들 사이에서 서로 다른 두께들을 갖도록 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  15. 제 11 항에 있어서,
    상기 도전막 패턴 및 상기 희생막 패턴들은 상기 스페이서 패턴들 사이에서 동일한 두께를 갖도록 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  16. 제 11 항에 있어서,
    상기 구속된 금속 실리사이드 막을 형성하는 것은,
    상기 도전막 패턴, 상기 스페이서 패턴들 및 상기 매립 층간절연막을 덮는 패턴 금속막을 형성하고,
    상기 패턴 금속막을 갖는 반도체 기판에 반도체 열 공정을 수행하는 것을 포 함하되,
    상기 반도체 열 공정은 상기 패턴 금속막 및 상기 도전막 패턴을 충분히 반응시키도록 수행하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  17. 제 16 항에 있어서,
    상기 패턴 금속막은 니켈(Ni), 코발트(Co), 타이타늄(Ti), 탄탈늄(Ta) 및 텅스텐(W) 중 하나를 선택해서 형성한 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  18. 제 11 항에 있어서,
    상기 매립 층간절연막은 상기 스페이서들과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
  19. 제 11 항에 있어서,
    상기 매립 층간절연막은 상기 희생막 패턴과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 반도체 장치 내 금속 게이트 패턴의 형성방법.
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