CN103283016B - 根据鳍片fet工艺制造电阻器的结构和方法 - Google Patents
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Abstract
形成包括第一和至少第二鳍片结构的结构。所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体。所述垂直定向的半导体主体由垂直表面构成。位于所述第一和至少第二鳍片结构中的每一者中的掺杂区由位于所述半导体主体中用以形成第一电阻器和至少第二电阻器的浓度的掺杂剂离子构成，以及一对合并鳍片形成在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上。所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接。
Description
技术领域
本发明涉及包括与鳍片FET结构及其制造方法兼容的电阻器的半导体结构。
背景技术
对于不断增加的设备密度的追求在互补金属氧化物半导体（CMOS）技术中尤为强烈，例如在场效应晶体管（FET）的设计和制造中。FET是当前集成电路的基本电器件，并且用于几乎所有类型的集成电路设计（例如，微处理器、存储器等）。FET可以在传统衬底上形成。
鳍片FET（即，在高度大于宽度的半导体鳍片上形成的场效应晶体管）的出现显著改变了传统平面场效应晶体管的处理步骤。例如，半导体鳍片通过构图绝缘体上半导体（SOI）衬底的顶部半导体层而形成。这样，采用半导体衬底的上部作为下板的传统平面电容无法在包括鳍片FET的衬底上形成。
电阻器是具有与其关联的电阻的器件。电阻器通常在电器件中使用，用于进行保护、操作和/或电流控制。因此，电阻器在当前的模拟和数字电路设计中发挥着重要的作用。使用基于鳍片的技术要求重新设计用于电阻器（BR）、上跨式电阻器（Ops）以及硅化物电阻器的当前CMOS电阻器方案。
发明内容
本发明涉及包括与鳍片FET结构以及制造所述鳍片FET结构的方法兼容的电阻器的半导体结构。本发明一方面是提供一种根据标准鳍片FET工艺制造并联电阻器电路的技术。例如，在第一方面，所述并联电阻器半导体的所述结构包括第一和至少第二鳍片结构。所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体。所述垂直定向的半导体主体包括垂直表面。所述结构进一步包括位于所述第一和至少第二鳍片结构中的每一者中的掺杂区。一定浓度的掺杂剂离子位于所述半导体主体中以形成第一电阻器和至少第二电阻器。所述结构进一步包括形成在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上的一对合并鳍片。所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接。
在本发明的第二方面，一种形成结构的方法包括形成第一和至少第二鳍片结构。所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体。所述垂直定向的半导体主体包括垂直表面。所述方法进一步包括在所述第一和至少第二鳍片结构中的每一者中形成掺杂区。一定浓度的掺杂剂离子位于所述半导体主体中以形成第一电阻器和至少第二电阻器。所述方法进一步包括在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上形成一对合并鳍片。所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接。
在本发明的第三方面，一种包括至少一个并联电阻器电路的集成电路包括第一和至少第二鳍片结构。所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体。所述垂直定向的半导体主体包括垂直表面。所述电路进一步包括位于所述第一和至少第二鳍片结构中的每一者中的掺杂区。一定浓度的掺杂剂离子位于所述半导体主体中以形成第一电阻器和至少第二电阻器。所述电路进一步包括形成在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上的一对合并鳍片。所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接。
有利地，上述技术提供不需要重新设计当前CMOS电阻器方案的技术。
通过结合附图阅读下面对本发明的示例性实施例的详细描述，本发明的上述和其它目标、特征和优点将变得显而易见。
附图说明
图1示出根据本发明的示例性实施例的半导体结构。
图2A-2C示出根据本发明的示例性实施例的半导体结构的由上自下的视图（图2A）、沿图2A中的平面A-A的横截面图（图2B）以及等距视图（图2C）。
图3A-3C示出根据本发明的示例性实施例的半导体结构的由上自下的视图（图3A）、沿图3A中的平面B-B的横截面图（图3B）以及等距视图（图3C）。
图4A-4C示出根据本发明的示例性实施例的半导体结构的由上自下的视图（图4A）、沿图4A中的平面C-C的横截面图（图4B）以及等距视图（图4C）。
图5A-5D示出根据本发明的示例性实施例的半导体结构的由上自下的视图（图5A）、沿图5A中的平面D-D的横截面图（图5B）以及两个等距视图（图5C-5D）。
图6A-6C示出根据本发明的示例性实施例的半导体结构的由上自下的视图（图6A）、沿图6A中的平面E-E的横截面图（图6B）以及等距视图（图6C）。
图7A-7B示出根据本发明的示例性实施例的具有一对合并鳍片的半导体结构的由上自下的视图（图7A）以及等距视图（图7B）。
图8A-8B示出根据本发明的示例性实施例的具有接触的半导体结构的由上自下的视图（图8A）以及等距视图（图8B）。
图9示出根据本发明的示例性实施例的具有两个以上并联连接的电阻器的另一半导体结构的视图。
图10示出根据本发明的示例性实施例的不带鳍片帽盖介电层的另一半导体结构的视图。
图11示出根据本发明的示例性实施例的具有两个导电板的另一半导体结构的视图。
图12示出根据本发明的示例性实施例的半导体结构的并联电阻电路图。
具体实施方式
本发明涉及一种包括至少两个相互并联的电阻器的半导体结构。该半导体结构与鳍片FET结构，以及制造鳍片FET结构的方法兼容，所述结构和方法将在附图中详细进行描述。鳍片FET可以是双栅极鳍片FET或三栅极鳍片FET。术语“鳍片”在此用于表示半导体材料，该半导体材料用作FET的主体。
图1示出根据本发明的示例性实施例的示例性半导体结构100。半导体结构100包括第一和至少第二鳍片结构105、110。第一和至少第二鳍片结构105、110中的每一者具有垂直定向的半导体主体115、116。每个垂直定向的半导体主体115、116包括垂直表面120、121。参考标号120、121表示每个鳍片105、110的暴露垂直表面。位于第一和至少第二鳍片结构105、110中的每一者中的掺杂区125、126包括位于半导体主体115、116中以形成第一电阻器和至少第二电阻器130、135的浓度的掺杂剂离子。因此，第一和至少第二鳍片结构105、110分别为第一和至少第二电阻器130、135。
一对合并鳍片140a、140b在第一和至少第二鳍片结构105、110的掺杂区125、126的外部部分145a-145d上形成。一对合并鳍片140a、140b与第一和至少第二鳍片结构105、110被电连接到第一和至少第二鳍片结构105、110，以便第一和至少第二电阻器130、135相互并联电连接。
图2A-8B示出本发明在制造半导体结构100时采用的各种处理步骤，该半导体结构包括至少两个在鳍片结构105、110（即，垂直定向的薄半导体主体115、116）的一部分内形成的电阻器130、135。图2A是半导体结构100的由上自下的视图，图2B是沿图2A中的平面A-A横截的横截面图。图2C是结构100的等距视图。图2B示出结构100，该结构包括具有包括半导体主体区域115、116（即，图1中的鳍片105、110）的构图的叠层的衬底150，位于半导体主体区域115、116顶上的鳍片帽盖介电层155、156。需要注意，每个鳍片105、110（图1）是垂直定向的半导体主体115、116（图1），该半导体主体包括暴露的垂直表面120、121（图1）和受鳍片帽盖介电层155、156保护的水平顶表面。
衬底150包括上部150b，该部分由绝缘材料构成，该绝缘材料可以是—但不限于—氧化物、氮化物、氮氧化物或其多层，还包括底部部分150a，该部分由半导体材料构成，例如硅（Si）或硅锗（SiGe）。区域150和鳍片105、110（图1）可以是SOI（绝缘体上硅）材料的一部分。备选地，层150b和鳍片105、110是单独沉积在半导体衬底顶上的层。
半导体主体（即，区域105、110）由任何半导体材料构成，该半导体材料可以是—但不限于—单晶Si或SiGe。鳍片帽盖介电层155、156由介电材料构成，所述介电材料可以是—但不限于—氧化硅、氮化硅、氮氧化硅或其多层。半导体主体115、116的垂直厚度可以从约三百（300）埃到约两千（2000）埃。
图2B所示的结构利用本领域的技术人员公知的传统工艺制造。例如，鳍片帽盖介电层155、156利用传统沉积工艺在一层半导体材料115、116上形成，该传统沉积工艺包括化学气相沉积（CVD）、等离子体辅助CVD或者化学溶液沉积。备选地，鳍片帽盖介电层155、156可以利用本领域的技术人员公知的传统热氧化、氮化或氮氧化工艺在半导体主体115、116（即，鳍片105、110）上生长。
在半导体主体115、116上形成鳍片帽盖介电层155、156之后，对结构100执行传统的光刻（包括将光致抗蚀剂159施加到鳍片帽盖介电层155、156上，使光致抗蚀剂159暴露到辐射图形，然后使用传统的抗蚀剂显影剂将图形显影到光致抗蚀剂159中）和干式蚀刻（例如，反应离子蚀刻、离子束蚀刻、等离子体蚀刻）或激光烧蚀。蚀刻步骤可以包括单个蚀刻工艺或多个蚀刻工艺，用于提供图3A-3C所示的结构。在蚀刻之后，利用本领域的技术人员公知的传统剥离工艺，将光致抗蚀剂159从结构去除。
通过保护垂直定向的半导体主体115、116（即，鳍片105、110）的水平顶表面的鳍片帽盖介电层155、156，然后对图3B所示的结构100执行注入步骤，其中将掺杂剂离子（标示为152）注入半导体主体115、116的暴露垂直表面以在半导体主体115、116内形成掺杂区160、161。需要注意，掺杂区160、161从半导体主体115、116的垂直表面向内延伸。具体而言，使用其中掺杂浓度和注入能量足以穿透到半导体主体115、116的每个暴露垂直表面中而不会使半导体主体饱和的注入条件，在半导体主体115、116的每个暴露垂直表面中形成掺杂区160、161。
需要注意，短语“深度足以穿透半导体主体的表面而不会使半导体主体饱和”表示在上述注入步骤中使用的掺杂剂离子没有被完全注入穿过半导体主体。因此，在该注入步骤中，通过注入掺杂剂离子以形成注入区，注入区主要位于半导体主体的垂直侧壁附近；注入区不延伸到半导体主体的内部部分内。通过极薄的鳍片，将很容易注入掺杂剂离子从而使鳍片具有一路穿过鳍片的非常均匀的掺杂剂浓度（“饱和鳍片”）。但是，饱和薄鳍片会产生其电阻与鳍片厚度严重无关的电阻器。用于每个鳍片的深度和浓度近似相等，从而在每个鳍片中产生基本相同的总掺杂剂剂量。但是，在退火之后，较厚的鳍片会具有遍布该较厚鳍片的掺杂剂，从而导致较低的最终掺杂剂浓度。
应该理解，注入物的剂量可用于调节半导体主体115、116内每个掺杂区160、161的产生的电阻。例如，表I示出三个电阻器的掺杂剂浓度。所采用的掺杂剂离子可以是n型掺杂剂或p型掺杂剂。在一个实施例中，在约五（5）千电子伏特（KeV）到约十（10）KeV的能量水平上执行剂量从约1E14原子/cm2到约5E15原子/cm2的硼注入。应该理解，第一鳍片结构105的掺杂区115可以与至少第二鳍片结构110的掺杂区116具有不同的掺杂剂类型或相同的掺杂剂类型。掺杂半导体主体115、116可以通过诸如化学气相沉积、物理气相沉积、等离子体掺杂或其组合的均厚（blanket）沉积工艺形成。
表I
注入步骤可以使用无掩模或掩蔽离子注入工艺执行。
在注入步骤之后，例如在约一千（1,000）摄氏度对结构100执行大约五（5）秒快速热退火（RAT）工艺，此步骤用于使掺杂剂离子扩散穿过鳍片到预定深度，该深度与鳍片的厚度以及掺杂剂离子的浓度无关。例如，在诸如氦（He）、氩（Ar）或其混合物的惰性气氛中以约七百（700）摄氏度或更高的温度执行活化退火步骤约一（1）分钟或更长的时间。
现在参考图4A-4C，在退火工艺之后，在垂直定向的半导体主体115、116上形成介电层175。介电层175包括介电材料，该介电材料可以是—但不限于—氧化铪。介电层175在半导体主体115、116的垂直表面和水平顶表面处接触第一和至少第二鳍片结构105、110的半导体主体115、116以及位于第一和至少第二鳍片半导体主体115、116的垂直表面120、121之间的水平下表面。
在沉积介电层175之后，在介电层175顶上形成导电层180。导电层180由导电材料构成，该导电材料可以是——但不限于——氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）、氮化钛铝（TiAlN）、氮化钽碳（TaCN）、磷化钴钨（CoWP）、钛（Ti）、钽（Ta）、钨（W）或其组合，这些材料使用本领域的技术人员公知的传统沉积工艺在图5A-5D所示的整个结构顶上形成。介电层175和导电层180可以使用诸如化学气相沉积（CVD）、物理沉积（溅射）、等离子体辅助CVD、原子层沉积或化学溶液沉积的传统沉积工艺形成。所形成的产生的结构在图4A-4C中示出。
接下来，在图4A-4C所示的结构的一部分的顶上形成构图的掩蔽层185，以便提供例如图5A-5D所示的结构。需要注意，该产生的结构仍包含构图的叠层（导电层180、介电层175、鳍片帽盖介电层155、156和半导体主体115、116），并且该构图的掩蔽层185保护导电层180、介电层175、鳍片帽盖介电层155、156和半导体主体115、116的一部分，同时使构图的叠层的端部部分暴露。
将光致抗蚀剂（未示出）施加到掩蔽层185，在形成构图的掩蔽层时使用传统光刻和蚀刻。在蚀刻步骤之后，从结构去除光致抗蚀剂，从而提供图5A-5D所示的结构。
使用在从结构去除导电层时选择性的传统蚀刻工艺，将不被构图的掩蔽层185保护的导电层180从结构去除。从结构100去除导电层180的各部分之后形成的产生的结构例如在图5D中示出。需要注意，图5D所示的结构具有半导体主体115、116的不被构图的掩蔽层185保护的暴露的端部部分170a、170b、171a和171b。
然后使用本领域的技术人员公知的传统工艺去除构图的掩蔽层185。在鳍片结构105、110的一部分上形成多晶体硅或多晶硅（也称为多晶Si或多晶）的厚膜190，如图6A-6C所示。然后对多晶硅构成的厚膜190执行注入步骤，其中将掺杂剂离子（标示为195）注入多晶硅190。鳍片结构105、110上的掺杂的多晶190可以是鳍片晶体管的栅极电极。掺杂的多晶190还可以保护稍后在鳍片FET标准处理流程中可能形成的其它注入物（例如，添加源极/漏极注入）。
在形成掺杂的多晶190之后，形成一对合并鳍片140a、140b，如图7A-7B所示。合并鳍片140a、140b由导电材料构成，该导电材料可以是—但不限于—TiN、TaN、WN、TiAlN、TaCN、CoWP、Ti、Ta、W或其组合，这些材料使用本领域的技术人员公知的传统沉积工艺形成。
合并鳍片140a、140b基本垂直于第一和第二鳍片结构105、110。鳍片结构105、110分别为第一和第二电阻器130、135。通过第一和第二鳍片结构105、110的端部部分170a、170b、171a、171b形成一对合并鳍片140a、140b。合并鳍片140a、140b与第一和第二鳍片结构105、110进行电连接，其连接方式使得第一和至少第二电阻器130、135相互并联连接。合并鳍片140a、140b的高度可以与第一和至少第二鳍片结构105、110的高度相同。
在形成一对合并鳍片140a、140b之后，在一对合并鳍片140a、140b上形成至少一个接触197，如图8A-8B所示。还可以通过在介电层175中形成过孔（未示出）并使用金属填充以形成各种接触来形成各种接触。
图9示出另一结构实施例200。结构200与结构100相似，除了在并联电阻器电路中形成两个以上电阻器。
图10示出另一结构实施例300。结构300与结构100相似，除了不在结构300中形成鳍片帽盖介电层155、156。换言之，结构300省略了结构100中的鳍片帽盖介电层155、156。
图11示出另一结构实施例400。结构400与结构300相似，只是在形成半导体主体415、416之后，在半导体主体415、416上形成第一导电层480。然后在第一导电层480上形成介电层475，最后在介电层475上形成第二导电层485。形成介电层475以及第一和第二导电层480、485的材料和工艺与参考结构100描述的类似。
图12显示示出结构100的并联电阻电路的示意图。结构100可以进一步包括与每个电阻器串联的电容器。电容器（例如与鳍片FET结构兼容的金属-绝缘体-金属电容器（MIMCAP））的形成在2010年6月3日提交的编号为12/793,292的美国专利中进行描述，该申请的内容在此纳入作为参考。
本发明的并联电阻电路的至少一部分可以在集成电路中实现。在形成集成电路时，通常在半导体晶片表面上以重复的图形制造多个相同的裸管芯。每个裸管芯包括在此描述的器件，并且可以包括其它结构和/或电路。从晶片上切割单独的裸管芯，然后将其封装为集成电路。本领域的技术人员了解如何对晶片进行切片以及封装裸管芯来制造集成电路。这样制造的集成电路被视为本发明的一部分。
将理解并且应该了解，上述本发明的示例性实施例可以通过大量不同的方式实现。在给出此处提供的本发明教导的情况下，相关领域的普通技术人员将能够构想本发明的其它实现。实际上，尽管此处参考附图描述了本发明的示例性实施例，但是将理解，本发明不限于这些精确的实施例，在不偏离本发明的范围或精神的情况下，本领域的技术人员可以做出其它各种改变和修改。
Claims (24)
1.一种半导体结构，包括：
第一和至少第二鳍片结构，所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体，所述垂直定向的半导体主体包括垂直表面；
位于所述第一和至少第二鳍片结构中的每一者中的掺杂区，其包括位于所述半导体主体中用以形成第一电阻器和至少第二电阻器的浓度的掺杂剂离子；以及
在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上形成一对合并鳍片，所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接，
其中所述第一和至少第二鳍片结构的所述半导体主体包括：
介电层，在所述半导体主体的所述垂直表面和水平顶表面处接触所述第一和至少第二鳍片结构的所述半导体主体以及接触在所述第一和至少第二鳍片半导体主体的所述垂直表面之间的水平下表面；以及
导电板，其与所述介电层接触。
2.根据权利要求1的结构，其中所述第一和至少第二鳍片结构的从所述垂直表面向内延伸的所述掺杂区中的每一者位于所述垂直定向的半导体主体中。
3.根据权利要求1的结构，其中所述第一和第二鳍片结构的所述掺杂剂离子扩散到所述半导体主体内的预定深度，所述预定深度与所述半导体主体的厚度和所述掺杂剂离子的浓度无关。
4.根据权利要求1的结构，其中所述第一和至少第二鳍片结构的每个半导体主体具有位于水平表面顶上的鳍片帽盖介电层。
5.根据权利要求4的结构，其中所述鳍片帽盖介电层由SiO2构成。
6.根据权利要求1的结构，其中所述第一和第二鳍片结构位于衬底的绝缘体材料层上。
7.根据权利要求1的结构，其中所述导电板由TiN、TaN或WN构成。
8.根据权利要求1的结构，其中所述介电层由HfO2构成。
9.根据权利要求1的结构，其中所述第一鳍片结构的所述掺杂区与所述至少第二鳍片结构的所述掺杂区具有不同的掺杂剂类型或相同的掺杂剂类型。
10.根据权利要求1的结构，其中所述一对合并鳍片包括位于所述一对合并鳍片的顶表面上的多个接触。
11.根据权利要求1的结构，其中所述一对合并鳍片由硅构成。
12.根据权利要求1的结构，其中所述第一和至少第二鳍片结构的所述半导体主体还包括：
第一导电板，其位于所述介电层之下且在所述半导体主体的所述垂直表面和水平顶表面处接触所述第一和至少第二鳍片结构的所述半导体主体以及接触位于所述第一和至少第二鳍片半导体主体的所述垂直表面之间的水平下表面。
13.根据权利要求12的结构，其中所述导电板和所述第一导电板由W、TiN、TaN或WN构成。
14.根据权利要求1的结构，其中所述第一和至少第二鳍片结构的所述半导体主体中的每一者由单晶Si或SiGe构成。
15.一种形成半导体结构的方法，包括：
形成第一和至少第二鳍片结构，所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体，所述垂直定向的半导体主体具有垂直表面；
在所述第一和至少第二鳍片结构中的每一者中形成掺杂区，其包括位于所述半导体主体中用以形成第一电阻器和至少第二电阻器的浓度的掺杂剂离子；以及
在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上形成一对合并鳍片，所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接，
形成介电层，所述介电层在所述半导体主体的所述垂直表面和水平顶表面处接触所述第一和至少第二鳍片结构的所述半导体主体以及接触在所述第一和至少第二鳍片半导体主体的所述垂直表面之间的水平下表面；以及
形成与所述介电层接触的导电板。
16.根据权利要求15的方法，其中所述第一和至少第二鳍片结构的从所述垂直表面向内延伸的所述掺杂区中的每一者位于所述垂直定向的半导体主体中。
17.根据权利要求15的方法，其中所述第一和至少第二鳍片结构的所述掺杂剂离子扩散到所述半导体主体内的预定深度，所述预定深度与所述半导体主体的厚度和所述掺杂剂离子的浓度无关。
18.根据权利要求15的方法，其中所述第一和至少第二鳍片结构的每个半导体主体具有位于水平表面顶上的鳍片帽盖介电层。
19.根据权利要求15的方法，其中所述第一和至少第二鳍片结构位于衬底的绝缘体材料层上。
20.根据权利要求15的方法，其中所述第一和至少第二鳍片结构的所述半导体主体包括：
在所述第一和至少第二鳍片结构中的每一者中形成掺杂区，其包括位于所述半导体主体中用以形成第一电阻器和至少第二电阻器的浓度的掺杂剂离子；以及
在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上形成一对合并鳍片，所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接。
21.根据权利要求15的方法，其中所述第一鳍片结构的所述掺杂区与所述至少第二鳍片结构的所述掺杂区具有不同的掺杂剂类型或相同的掺杂剂类型。
22.根据权利要求15的方法，其中所述一对合并鳍片包括位于所述一对合并鳍片的顶表面上的多个接触。
23.根据权利要求15的方法，其中所述第一和至少第二鳍片结构的所述半导体主体包括：
形成位于所述介电层之下的第一导电板，所述第一导电板在所述半导体主体的所述垂直表面和水平顶表面处接触所述第一和至少第二鳍片结构的所述半导体主体以及接触位于所述第一和至少第二鳍片半导体主体的所述垂直表面之间的水平下表面。
24.一种包括至少一个并联电阻器电路的集成电路，所述至少一个并联电阻器电路包括：
第一和至少第二鳍片结构，所述第一和至少第二鳍片结构中的每一者具有垂直定向的半导体主体，所述垂直定向的半导体主体包括垂直表面；
位于所述第一和至少第二鳍片结构中的每一者中的掺杂区，其包括位于所述半导体主体中用以形成第一电阻器和至少第二电阻器的浓度的掺杂剂离子；以及
形成在所述第一和至少第二鳍片结构的所述掺杂区的外部部分上的一对合并鳍片，所述一对合并鳍片被电连接，以便所述第一和至少第二电阻器相互并联电连接，
其中所述第一和至少第二鳍片结构的所述半导体主体包括：
介电层，在所述半导体主体的所述垂直表面和水平顶表面处接触所述第一和至少第二鳍片结构的所述半导体主体以及接触在所述第一和至少第二鳍片半导体主体的所述垂直表面之间的水平下表面；以及
导电板，其与所述介电层接触。
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