JP2003347414A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高抵抗素子の占有面積を大きくすることな
く、抵抗値のバラツキを小さくできる高抵抗素子を形成
する。 【解決手段】 下地酸化膜３上にノンドープポリシリコ
ン膜し、第１のマスクパターン２１−１，２１−２，…
２１−ｎをマスクにしたドライエッチングにより紙面鉛
直方向に延びる帯状のノンドープポリシリコン膜１１か
らなる抵抗素子パターン５−１，５−２，…５−ｎを形
成し（ａ）、第１のマスクパターン２１−１，２１−
２，…２１−ｎをマスクにして抵抗素子パターン５−
１，５−２，…５−ｎの側壁に不純物イオンを注入して
低濃度領域７’を形成し（ｂ）、第２のマスクパターン
２３をマスクにして抵抗素子パターン５−１，５−２，
…５−ｎの両端に不純物イオンを高濃度に導入し
（ｃ）、熱処理を行なって抵抗素子パターン５−１，５
−２，…５−ｎの側壁に高抵抗領域７を形成し、両端に
低抵抗領域を形成する（ｄ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に抵抗素子を含む半導体装置の製造方法
に関するものである。ここで対象とする半導体装置は、
半導体チップに高抵抗素子のみが形成されたもののほ
か、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field
Effect Transistor）などの他の素子と共に同一チップ
に高抵抗素子が形成されたものを含む。

【０００２】

【従来の技術】ＭＯＳＦＥＴ等の能動素子と高抵抗素子
等の受動素子を同一基板上に形成し、これらの素子をメ
タル配線で接続することにより形成されるアナログ集積
回路において、近年、高精度化、特に高抵抗素子の抵抗
値バラツキ抑制の要求がある。

【０００３】図１６は、従来の半導体装置の高抵抗素子
部分を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）
のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’
位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断
面図である。

【０００４】半導体基板７１上に形成された下地絶縁膜
７３上に、ポリシリコンからなる複数の帯状の抵抗素子
パターン７５−１，７５−２，７５−３，…７５−ｎが
縞状に配置されている。抵抗素子パターン７５−１，７
５−２，７５−３，…７５−ｎに不純物イオンが低濃度
に導入された高抵抗領域７７が形成されている。高抵抗
領域７７の幅寸法は抵抗素子パターン７５−１，７５−
２，７５−３，…７５−ｎの幅寸法と同じであり、Ｗ’
である。

【０００５】抵抗素子パターン７５−１，７５−２，７
５−３，…７５−ｎの両端の表面側に、高抵抗領域７７
と後述する金属配線層８９を電気的に接続するための、
不純物イオンが高濃度に導入された低抵抗領域７９が形
成されている。各抵抗素子パターン７５−１，７５−
２，７５−３，…７５−ｎにおいて、低抵抗領域７９，
７９間の長さ寸法はＬであり、低抵抗領域７９，７９間
の高抵抗領域７７は抵抗体として機能する。抵抗素子パ
ターン７５−１，７５−２，７５−３，…７５−ｎのそ
れぞれを１ビットとすると、１ビット当たりの抵抗体
は、幅寸法Ｗ’、長さ寸法Ｌ、高さＨである。

【０００６】下地絶縁膜７３上及び抵抗素子パターン７
５−１，７５−２，７５−３，…７５−ｎ上に層間絶縁
膜８３が形成されている。図１６（Ａ）での層間絶縁膜
８３の図示は省略されている。低抵抗領域７９上の層間
絶縁膜８３にコンタクト孔８５が形成されている。コン
タクト孔８５内に導電材料８７が形成されている。層間
絶縁膜８３上及び導電材料８７上に金属配線８９が形成
されている。導電材料８７を介して低抵抗領域７９と金
属配線８９が電気的に接続されている。

【０００７】高抵抗素子の抵抗値バラツキを低減する方
法としては、層抵抗のバラツキを抑制する方法や、抵抗
体のパターン加工精度を向上させる方法などがある。こ
の中で、パターン加工精度の向上を図る方法として、下
記のような手段が提案されている。

【０００８】抵抗素子の配置に特徴をもたせたもの
（特開平９−０６４２８５号公報、特開平１１−１６３
２６３号公報、特開２０００−２１６３４０号公報、特
開２０００−１５０７８７号公報等） 特開平０９−０６４２８５号公報では、互いに異なるポ
リシリコン膜から形成されている複数の抵抗素子パター
ンを並列に接続することにより、統計的にバラツキが小
さくなるように設計している。しかし、この方法では通
常の単独抵抗体の場合に比べて、長さを２倍、抵抗体を
２本必要とするため、高抵抗素子の占有面積が４倍にな
ってしまうという不具合があった。

【０００９】特開平１１−１６３２６３号公報では、抵
抗素子パターンを形成するための写真製版工程における
露光の際に、光の干渉による寸法変動をなくすため、抵
抗素子パターンと抵抗素子パターンの両側にあるダミー
パターンとの間の距離をレイアウトルールの２倍以上に
することとしている。しかし、この方法でも占有面積の
増加は必至である。

【００１０】特開２０００−２１６３４０号公報では、
抵抗層上のコンタクトを中心に円周上にコンタクトを配
列し、抵抗素子パターンとするものである。しかし、こ
の方法でも占有面積の増大が懸念される。

【００１１】特開２０００−１５０７８７号公報では、
２層以上の導電層パターンを備え、下層の導電層パター
ンの少なくとも一部が上層の導電層パターンにより画定
されており、異なる層の導電層パターンが連結されて構
成されていることを特徴としている。この方法によれ
ば、上層の導電層パターン寸法が変動しても、下層の導
電層パターン寸法が上層の抵抗変動分を打ち消す方向に
連動して変化するので、合成抵抗の変化を抑制すること
ができる。しかし、この方法では、２層以上の導電層パ
ターンを必要とすることから、導電層（特にポリシリコ
ン層）を１層しか形成しない一般的な半導体製造プロセ
スでは搭載できないという点でプロセス面での汎用性に
問題があった。

【００１２】プロセスを変更して寸法精度を向上させ
るもの（特開平８−１９５４７６号公報、特開平１０−
３０３３７２号公報等） 特開平８−１９５４７６号公報では、抵抗素子として不
純物イオンを導入する領域以外の領域を酸化膜で覆った
状態で、露出したポリシリコン膜に不純物イオンを導入
することにより抵抗体パターンを形成する方法が開示さ
れており、不純物イオンを導入したポリシリコン膜をパ
ターニングする際に発生する不正確なパターン形成を防
ぐものである。抵抗体パターンは、酸化膜で覆われてい
ない領域に不純物イオンが導入されることにより形成さ
れるが、不純物イオンを導入する際の熱拡散により、抵
抗体パターンの幅は実際の設計寸法よりも大きくなる。
さらに、熱拡散する時の熱履歴のバラツキ等で、幅寸法
がばらつくことが考えられる。

【００１３】特開平１０−３０３３７２号公報では、抵
抗素子パターンとして低温で成膜したアモルファスシリ
コンを使用する方法が開示されている。アモルファスシ
リコンは比較的高温で成膜されたポリシリコン膜を使用
するよりも表面の平坦性が良好であり、エッチングの制
御性が向上する効果がある。しかし、低温でアモルファ
スシリコンを成膜する場合、デポレート（成膜速度）が
低下してしまうので、プロセス時間が長大化してしまう
という不具合があった。

【００１４】

【発明が解決しようとする課題】本発明は、高抵抗素子
の占有面積を大きくすることなく、抵抗値のバラツキを
小さくできる高抵抗素子を含む半導体装置の製造方法を
提供することを目的とするものである。

【００１５】

【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は高抵抗素子を含む半導体装置の製造方法
であって、第１局面は以下の工程（Ａ）から（Ｄ）を含
む。 （Ａ）下地絶縁膜上に不純物イオンを含有しないノンド
ープポリシリコン膜を形成する工程、（Ｂ）上記ノンド
ープポリシリコン膜上に抵抗素子パターンを画定するた
めの第１のマスクパターンを形成し、上記第１のマスク
パターンに被覆されていない領域の上記ノンドープポリ
シリコン膜を異方性エッチングによって選択的に除去し
て抵抗素子パターンに加工する工程、（Ｃ）上記第１の
マスクパターンを残した状態で、上記抵抗素子パターン
の側壁に斜め方向から不純物イオンを注入して、上記抵
抗素子パターンの側壁に高抵抗領域を形成する工程、
（Ｄ）上記第１のマスクパターンを除去した後、上記抵
抗素子パターンの高抵抗領域にすべき領域を覆う第２の
マスクパターンを形成し、上記第２のマスクパターンを
マスクにして上記抵抗素子パターンの一部の領域に不純
物イオンを導入して低抵抗領域を形成する工程。

【００１６】本発明の第１局面によれば、抵抗素子パタ
ーンの側面近傍にのみ不純物イオンが導入されて形成さ
れた高抵抗領域をもつ高抵抗素子を形成することができ
る。高抵抗領域は高抵抗素子の抵抗値を決定する領域で
ある。また、抵抗素子パターンの低抵抗領域はその上層
に形成される絶縁層にコンタクトが形成される領域であ
る。

【００１７】本発明の第１局面では、抵抗素子パターン
の側面近傍にのみ不純物イオンが導入されて形成された
高抵抗領域をもつ高抵抗素子を形成することができるの
で、高抵抗素子を構成する抵抗素子パターンの寸法を大
きくすることなく、かつ本数を増加させることなく、高
抵抗素子を形成することができる。

【００１８】本発明の第１局面において、高抵抗領域の
幅寸法（側面からの深さ方向）を決定する要因は、工程
（Ｃ）での不純物イオンのイオン注入角度及びイオン注
入エネルギー、並びに高抵抗領域に導入された不純物イ
オンを活性化させるための熱処理における不純物イオン
の拡散長である。したがって、高抵抗領域の幅寸法は、
写真製版の寸法バラツキ及び異方性エッチングの寸法バ
ラツキの影響を全く受けない。

【００１９】高抵抗領域の長さ寸法を決定する要因は、
工程（Ｄ）での不純物イオン導入で用いる第２のマスク
パターンの寸法、及び低抵抗領域に導入された不純物イ
オンを活性化させるための熱処理における不純物イオン
の拡散長である。一般的に高抵抗領域の長さ寸法は例え
ば数十ミクロンのオーダーで設計されるものであり、第
２のマスクパターンの寸法バラツキ及び不純物イオンの
拡散長のバラツキは抵抗変動に対して無視できるほど小
さい。

【００２０】高抵抗領域の高さを決定する要因は、抵抗
素子パターンの膜厚のみであり、制御性は高い。このよ
うに、本発明の第１局面によれば、高抵抗素子の占有面
積を大きくすることなく、抵抗値のバラツキの小さい高
抵抗素子を形成することができる。

【００２１】さらに、本発明の第１局面により形成され
た高抵抗素子は、写真製版の寸法バラツキ及び異方性エ
ッチングの寸法バラツキの影響を全く受けないので、微
細化のために抵抗素子パターンの幅寸法を小さくして
も、抵抗バラツキが増加する心配は無く、微細化に有利
である。

【００２２】本発明の第１局面において、上記工程
（Ｄ）における上記低抵抗領域を形成するための不純物
イオン導入と同時に、同一基板上に形成するＭＯＳＦＥ
Ｔのソース拡散領域及びドレイン拡散領域を形成するた
めの不純物イオン導入を行なうことが好ましい。その結
果、高抵抗素子とＭＯＳＦＥＴを同一基板上に備えた半
導体装置の製造工程数を増加させることなく、高抵抗素
子の低抵抗領域を形成することができる。

【００２３】本発明にかかる半導体装置の第２局面は以
下の工程（Ａ）から（Ｄ）を含む。 （Ａ）下地絶縁膜上に不純物イオンを含有しないノンド
ープポリシリコン膜を形成する工程、（Ｂ）上記ノンド
ープポリシリコン膜上に、抵抗素子パターンとなる領域
のうち高抵抗領域となる領域を覆う第３のマスクパター
ンを形成し、上記ノンドープポリシリコン膜に上記第３
のマスクパターンをマスクにして不純物イオンを導入し
て高抵抗素子の低抵抗領域を形成する工程、（Ｃ）上記
ノンドープポリシリコン膜上及び上記低抵抗領域上に抵
抗素子パターンを画定するための第４のマスクパターン
を形成し、上記第４のマスクパターンに被覆されていな
い領域の上記ノンドープポリシリコン膜及び上記低抵抗
領域を異方性エッチングによって選択的に除去して抵抗
素子パターンに加工する工程、（Ｄ）上記第４のマスク
パターンを残した状態で、上記抵抗素子パターンの側壁
に斜め方向から不純物イオンを注入して、上記抵抗素子
パターンの側壁に高抵抗領域を形成する工程。

【００２４】本発明の第２局面によれば、高抵抗素子を
構成する抵抗素子パターンの寸法を大きくすることな
く、かつ本数を増加させることなく、抵抗素子パターン
の側面近傍にのみ不純物イオンが導入されて形成された
高抵抗領域を形成することができる。

【００２５】本発明の第２局面において、高抵抗領域の
幅寸法を決定する要因は、工程（Ｄ）での不純物イオン
のイオン注入角度及びイオン注入エネルギー、並びに高
抵抗領域に導入された不純物イオンを活性化させるため
の熱処理における不純物イオンの拡散長である。したが
って、高抵抗領域の幅寸法は、写真製版の寸法バラツキ
及び異方性エッチングの寸法バラツキの影響を全く受け
ない。

【００２６】高抵抗領域の長さ寸法を決定する要因は、
工程（Ｂ）での不純物イオン導入で用いる第３のマスク
パターンの寸法、及び低抵抗領域に導入された不純物イ
オンを活性化させるための熱処理における不純物イオン
の拡散長である。一般的に高抵抗領域の長さ寸法は例え
ば数十ミクロンのオーダーで設計されるものであり、第
３のマスクパターンの寸法バラツキ及び不純物イオンの
拡散長のバラツキは抵抗変動に対して無視できるほど小
さい。

【００２７】高抵抗領域の高さを決定する要因は、ポリ
シリコン膜厚のみであり、制御性は高い。このように、
本発明の第２局面によれば、高抵抗素子の占有面積を大
きくすることなく、抵抗値のバラツキの小さい高抵抗素
子を形成することができる。

【００２８】さらに、本発明の第２局面により形成され
た高抵抗素子は、写真製版の寸法バラツキ及び異方性エ
ッチングの寸法バラツキの影響を全く受けないので、微
細化のために抵抗素子パターンの幅寸法を小さくして
も、抵抗バラツキが増加する心配は無く、微細化に有利
である。

【００２９】本発明の第２局面において、上記工程
（Ｂ）での不純物イオン導入と同時に、同一基板上に形
成するＭＯＳＦＥＴの低抵抗ポリシリコンゲート電極と
なる領域の上記ノンドープポリシリコン膜に不純物イオ
ン導入を行ない、上記工程（Ｃ）での異方性エッチング
と同時に、上記低抵抗ポリシリコンゲート電極をパター
ニングすることが好ましい。その結果、高抵抗素子とＭ
ＯＳＦＥＴを同一基板上に備えた半導体装置の製造工程
数を増加させることなく、高抵抗素子の抵抗素子パター
ン及び低抵抗領域を形成することができる。

【００３０】本発明の第２局面において、上記工程
（Ｂ）での不純物イオン導入を上記ノンドープポリシリ
コン膜の底面側まで不純物イオンが導入される程度に行
なうことが好ましい。その結果、高抵抗素子の低抵抗領
域を抵抗素子パターンの底面側まで形成することがで
き、抵抗素子パターンの側面近傍に形成された高抵抗領
域において電流が均一に流れるようになるので、設計が
容易になる。

【００３１】本発明の第１の局面及び第２の局面におい
て、上記高抵抗領域及び上記低抵抗領域に導入された不
純物イオンを活性化させるための熱処理を同時に行なう
ことが好ましい。その結果、不純物イオンを活性化させ
るための熱処理の回数を低減することができる。

【００３２】

【発明の実施の形態】図１は、本発明の第１実施例によ
り製造した半導体装置の高抵抗素子部分を示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置で
の断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、
（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。図２
はその高抵抗素子を構成する１本の抵抗素子パターンを
示す斜視図である。

【００３３】半導体基板１上に形成された下地絶縁膜３
上に、ポリシリコンからなる複数の帯状の抵抗素子パタ
ーン５−１，５−２，５−３，…５−ｎが縞状に配置さ
れている。抵抗素子パターン５−１，５−２，５−３，
…５−ｎの幅寸法はＷ’である。抵抗素子パターン５−
１，５−２，５−３，…５−ｎの側壁に不純物イオンが
低濃度に導入された高抵抗領域７が形成されている。高
抵抗領域７の幅寸法はＷ／２である。図２において、符
号５は図１に示した抵抗素子パターン５−１，５−２，
５−３，…５−ｎに対応する。

【００３４】抵抗素子パターン５−１，５−２，５−
３，…５−ｎの両端の表面側に、高抵抗領域７と後述す
る金属配線層１９を電気的に接続するための、不純物イ
オンが高濃度に導入された低抵抗領域９が形成されてい
る。各抵抗素子パターン５−１，５−２，５−３，…５
−ｎにおいて、低抵抗領域９，９間の長さ寸法はＬであ
り、長さ方向の両側面に形成された高抵抗領域７は抵抗
体として機能する。

【００３５】抵抗素子パターン５−１，５−２，５−
３，…５−ｎにおいて、高抵抗領域７及び低抵抗領域９
以外の領域は不純物イオンが導入されていないノンドー
プポリシリコン膜１１である。ノンドープポリシリコン
膜１１は伝導性の無い絶縁膜とみなすことができる。

【００３６】抵抗素子パターン５−１，５−２，５−
３，…５−ｎのそれぞれを１ビットとすると、１ビット
当たりの抵抗体は、幅寸法Ｗ（幅寸法Ｗ／２の２本の高
抵抗領域７が形成されているので抵抗体の幅寸法はＷで
ある。）、長さ寸法Ｌ、高さＨである。

【００３７】下地絶縁膜３上及び抵抗素子パターン５−
１，５−２，５−３，…５−ｎ上に層間絶縁膜１３が形
成されている。図１（Ａ）での層間絶縁膜１３の図示は
省略されている。低抵抗領域９上の層間絶縁膜１３にコ
ンタクト孔１５が形成されている。コンタクト孔１５内
に導電材料１７が形成されている。層間絶縁膜１３上及
び導電材料１７上に金属配線１９が形成されている。導
電材料１７を介して低抵抗領域９と金属配線１９が電気
的に接続されている。

【００３８】図３及び図４は、図１及び図２に示した高
抵抗素子を製造するための第１実施例を示す工程断面図
である。図３は図１（Ａ）のＡ−Ａ’位置での工程断面
図、図４は図１（Ａ）のＢ−Ｂ’位置での工程断面図を
示す。この実施例は本発明の第１局面の実施例である。

【００３９】（ａ）半導体基板１上に下地酸化膜３を形
成し、さらにその上にノンドープポリシリコン膜１１を
２００〜５００ｎｍ（ナノメートル）、例えば３００ｎ
ｍの厚みに形成する。写真製版技術を用いて、抵抗素子
パターンを画定するための、フォトレジストからなる第
１のマスクパターン２１−１，２１−２，２１−３，…
２１−ｎをノンドープポリシリコン膜１１に形成し、第
１のマスクパターン２１−１，２１−２，２１−３，…
２１−ｎに覆われていない領域のノンドープポリシリコ
ン膜１１を異方性エッチングであるドライエッチングに
より選択的にエッチング除去し、抵抗素子パターン５−
１，５−２，５−３，…５−ｎを形成する。ここで、第
１のマスクパターン２１−１，２１−２，２１−３，…
２１−ｎの高さは、６００〜１２００ｎｍで形成される
のが一般的である（図３（ａ）及び図４（ａ）参照）。

【００４０】（ｂ）注入角度θで、抵抗素子パターン５
−１，５−２，５−３，…５−ｎの側壁に不純物イオン
をイオン注入して、低濃度領域７’を形成する（図３
（ｂ）及び図４（ｂ）参照）。不純物イオンとしてはＮ
型導電体による高抵抗素子を形成場合はＰ⁺（リンイオ
ン）、Ａｓ⁺（ヒ素イオン）を挙げることができ、Ｐ型
導電体による高抵抗素子を形成する場合はＢ⁺（ボロン
イオン）、ＢＦ₂ ⁺（フッ化ボロンイオン）を挙げること
ができる。この中では、後の工程における熱処理中の拡
散の影響を受けにくいという理由からＡｓ⁺が最も好ま
しい。

【００４１】不純物イオンの注入エネルギー及び注入量
は第１のマスクパターン２１−１，２１−２，２１−
３，…２１−ｎをつき抜けて注入されることが無い限り
において、高抵抗素子の抵抗値の設定に応じて任意に設
定することができる。注入角度θは第１のマスクパター
ン２１−１，２１−２，２１−３，…２１−ｎの高さ、
ノンドープポリシリコン膜１１の膜厚、抵抗素子パター
ン５−１，５−２，５−３，…５−ｎの間隔によって制
限される。

【００４２】例えば、第１のマスクパターン２１−１，
２１−２，２１−３，…２１−ｎの高さを１０００ｎ
ｍ、ノンドープポリシリコン膜１１の膜厚を３００ｎ
ｍ、抵抗素子パターン５−１，５−２，５−３，…５−
ｎの間隔を５００ｎｍに設定した場合は、｜θ｜＜２１
°に制約される。この実施例では、注入角度θを正負逆
にして２回注入することにより、抵抗素子パターン５−
１，５−２，５−３，…５−ｎの両側側面に不純物イオ
ンを注入して低濃度領域７’を形成した。

【００４３】（ｃ）例えば酸素プラズマ等を用いたドラ
イアッシングにより第１のマスクパターン２１−１，２
１−２，２１−３，…２１−ｎを除去した後、写真製版
技術を用いて、フォトレジストからなる第２のマスクパ
ターン２３を形成する。図５に第２のマスクパターン２
３のレイアウト例の平面図を示す。第２のマスクパター
ン２３は、抵抗素子パターン５−１，５−２，５−３，
…５−ｎの高抵抗領域にすべき領域を覆ったレイアウト
になっている。第２のマスクパターン２３によって、抵
抗体として機能する低濃度領域の長さ寸法Ｌが決まる。
抵抗素子パターン５−１，５−２，５−３，…５−ｎの
第２のマスクパターン２３に覆われていない領域に、不
純物イオンを比較的高濃度にイオン注入し、高濃度領域
９’を形成する（図３（ｃ）及び図４（ｃ）参照）。

【００４４】不純物イオンとしては、Ｎ型導電体による
高抵抗素子を形成する場合はＰ⁺、Ａｓ⁺を挙げることが
でき、Ｐ型導電体による高抵抗素子を形成する場合はＢ
⁺、ＢＦ₂ ⁺を挙げることができる。例えば、注入エネル
ギーは１０ｋｅＶ〜６０ｋｅＶ、注入量は２×１０¹⁵〜
１×１０¹⁶ｃｍ^-2の範囲で設定することができる。

【００４５】（ｄ）例えば酸素プラズマ等を用いたドラ
イアッシングにより第２のマスクパターン２３を除去し
た後、抵抗素子パターン５−１，５−２，５−３，…５
−ｎに導入した不純物イオンの活性化のための熱処理
を、例えば８５０℃で６０分間、窒素ガス雰囲気中で高
温処理することで行なう。この熱処理により、低濃度領
域７’から高抵抗領域７が形成され、高濃度領域９’か
ら低抵抗領域９が形成される（図２、図３（ｄ）及び図
４（ｄ）参照）。

【００４６】（ｅ）半導体基板１上全面に層間絶縁膜７
を形成した後、低抵抗領域９上にコンタクト孔１５を形
成し、コンタクト孔１５内に導電材料１７を形成する。
低抵抗領域９上及び導電材料１７上に金属配線１９を形
成する（図１参照）。層間絶縁膜７、コンタクト孔１
５、導電材料１７及び金属配線１９の形成方法として
は、半導体装置を製造する上で一般的に用いられる方法
を適用することができる。

【００４７】この実施例によれば、高抵抗素子を構成す
る抵抗素子パターン５−１，５−２，５−３，…５−ｎ
の寸法を大きくすることなく、かつ本数を増加させるこ
となく、抵抗素子パターン５−１，５−２，５−３，…
５−ｎの側面近傍にのみ不純物イオンが導入されて形成
された高抵抗領域７をもつ高抵抗素子を形成することが
できる。

【００４８】図１及び図２も参照して説明すると、この
実施例により形成される高抵抗素子において、高抵抗領
域７の幅寸法Ｗ／２を決定する要因は、工程（ｂ）での
不純物イオンのイオン注入角度及びイオン注入エネルギ
ー、並びに工程（ｄ）での高抵抗領域７に導入された不
純物イオンを活性化させるための熱処理における不純物
イオンの拡散長である。したがって、高抵抗領域７の幅
寸法Ｗ／２は、写真製版の寸法バラツキ及びドライエッ
チングの寸法バラツキの影響を全く受けない。

【００４９】高抵抗領域７の長さ寸法Ｌを決定する要因
は、工程（ｃ）での不純物イオン導入で用いる第２のマ
スクパターン２３の寸法、及び工程（ｄ）での低抵抗領
域９に導入された不純物イオンを活性化させるための熱
処理における不純物イオンの拡散長である。一般的に高
抵抗領域７の長さ寸法Ｌは数十ミクロンのオーダーで設
計されるものであり、第２のマスクパターン２３の寸法
バラツキ及び不純物イオンの拡散長のバラツキは抵抗変
動に対して無視できるほど小さい。

【００５０】高抵抗領域７の高さＨを決定する要因は、
抵抗素子パターン５−１，５−２，５−３，…５−ｎの
膜厚のみであり、制御性は高い。このように、高抵抗素
子の占有面積を大きくすることなく、抵抗値のバラツキ
の小さい高抵抗素子を形成することができる。

【００５１】さらに、この実施例により形成された高抵
抗素子は、写真製版の寸法バラツキ及び異方性エッチン
グの寸法バラツキの影響を全く受けないので、微細化の
ために抵抗素子パターン５−１，５−２，５−３，…５
−ｎの幅寸法を小さくしても、抵抗バラツキが増加する
心配は無く、微細化に有利である。

【００５２】この実施例においてノンドープポリシリコ
ン膜１１は、多結晶シリコンに限らず、例えばアモルフ
ァスシリコンでもよい。この実施例では、第１のマスク
パターン２１−１，２１−２，２１−３，…２１−ｎと
してフォトレジストパターンを用いているが、本発明は
これに限定されるものではなく、シリコン酸化膜、又は
シリコン窒化膜（いわゆるハードマスク）を用いてもよ
い。ハードマスクを用いた場合は、第１のマスクパター
ンの高さを例えば１００〜２００ｎｍに抑えることがで
き、工程（ｂ）における注入角度θの制約を緩和するこ
とが可能となる。例えば、第１のマスクパターンの高さ
を２００ｎｍ、ノンドープポリシリコン膜１１の膜厚を
３００ｎｍ、抵抗素子パターン５−１，５−２，５−
３，…５−ｎの間隔を５００ｎｍに設定した場合は、｜
θ｜＜４５°の範囲で設定することができる。

【００５３】この実施例では、不純物イオンの活性化処
理は、低濃度領域７’及び高濃度領域９’が共に形成さ
れた後に行なっているが、本発明はこれに限定されるも
のではなく、低濃度領域７’を形成し、活性化処理を行
なって高抵抗領域７を形成した後、高濃度領域５’を形
成し、活性化処理を行なって低抵抗領域９を形成しても
よい。

【００５４】図６、図７及び図８は、本発明の第２実施
例を示す工程断面図である。第２実施例は本発明の第１
局面の実施例である。図６、図７及び図８では、実際の
ＬＳＩ（大規模集積回路）製造工程に沿って、その工程
断面図を模式的に描いており、ＭＯＳＦＥＴ及び高抵抗
素子を同時に作り込む過程を示している。第２実施例に
おいて形成する高抵抗素子は図１及び図２に示した高抵
抗素子と同じ構造であり、図６、図７及び図８における
高抵抗素子の断面は、図１（Ａ）におけるＣ−Ｃ’位置
での断面を示す。

【００５５】（ａ）半導体基板１上に、シリコン酸化膜
からなる素子分離のためのフィールド酸化膜を選択酸化
法にて活性領域以外の領域に形成し、下地酸化膜３とす
る。半導体基板１の活性領域にゲート酸化膜２５を形成
する（図６（ａ）参照）。下地酸化膜３の膜厚は例えば
５００ｎｍ、ゲート酸化膜２５の膜厚は例えば１０ｎｍ
である。

【００５６】（ｂ）半導体基板１上全面にノンドープポ
リシリコン膜１１を形成し、その上にシリコン酸化膜２
７を形成する（図６（ｂ）参照）。ノンドープポリシリ
コン膜１１の膜厚は例えば３００ｎｍである。シリコン
酸化膜２７は熱ＣＶＤ法によって形成されるＨＴＯ膜
（高温酸化膜）が好ましい。シリコン酸化膜２７の膜厚
は例えば１５０ｎｍである。

【００５７】（ｃ）写真製版技術及びエッチング技術に
よりシリコン酸化膜２７を選択的に除去し、後の工程で
高抵抗素子を形成する領域にシリコン酸化膜パターン２
９を形成する。シリコン酸化膜パターン２９をマスクに
してノンドープポリシリコン膜１１に不純物イオンを高
濃度に導入し、低抵抗ポリシリコン領域３１を形成する
（図６（ｃ）参照）。この不純物イオン導入では、例え
ば、ＰＯＣｌ₃（三塩化ホスホリル）を用いた固相拡散
法によってリンが導入される。

【００５８】（ｄ）写真製版技術によりフォトレジスト
パターン３３ａ，３３ｂを形成する。フォトレジストパ
ターン３３ａはノンドープポリシリコン膜１１上に抵抗
素子パターンに対応して縞状に形成され、第１のマスク
パターンを構成する。フォトレジストパターン３３ｂは
高抵抗素子の形成領域以外の領域を覆うように形成され
る。フォトレジストパターン３３ａ，３３ｂをマスクに
してドライエッチングにより抵抗素子パターン５及び低
抵抗ポリシリコンパターン３６を形成する（図７（ｄ）
参照）。抵抗素子パターン５は図１に示した抵抗素子パ
ターン５−１，５−２，５−３，…５−ｎに対応する。

【００５９】（ｅ）イオン注入法により、抵抗素子パタ
ーン５の側壁に露出しているノンドープポリシリコン膜
１１に不純物イオンを注入して低濃度領域７’を形成す
る（図７（ｅ）参照）。この工程におけるイオン注入
は、図３（ｂ）及び図４（ｂ）を参照して説明したイオ
ン注入と同様にして、注入角度θを調整することによ
り、抵抗素子パターン５の側壁に不純物イオンを導入す
る。不純物イオンとしては例えばヒ素を注入エネルギー
は１０ｋｅＶ、注入量は２×１０¹⁵ｃｍ^-2の条件で注入
する。

【００６０】（ｆ）フォトレジストパターン３３ａ，３
３ｂを除去した後、写真製版技術によりフォトレジスト
パターン３５ａ，３５ｂを形成し、ドライエッチングに
より低抵抗ポリシリコンパターン３６をパターニングし
てゲート電極３７を形成する。このとき、フォトレジス
トパターン３５ａは高抵抗素子形成領域を覆うように形
成されているため、抵抗素子パターン５はエッチングさ
れない（図７（ｆ）参照）。

【００６１】（ｇ）フォトレジストパターン３５ａ，３
５ｂを除去した後、抵抗素子パターン５上に、高抵抗領
域を画定するためのフォトレジストからなる第２のマス
クパターン２３を形成し、不純物イオン、例えばヒ素を
注入エネルギーは５０ｋｅＶ、注入量は６×１０¹⁵ｃｍ
^-2の条件で注入する。不純物イオン注入をするとき、抵
抗素子パターン５の高抵抗領域となる低濃度領域７’は
第２のマスクパターン２３で覆われているので不純物イ
オンは注入されず、活性領域のゲート電極３７をマスク
にして半導体基板１中と、抵抗素子パターン５の両端の
表面側に注入される。半導体基板１中にソース拡散領域
及びドレイン拡散領域となる高濃度領域３９’が形成さ
れ、抵抗素子パターン５に高濃度領域９’が形成される
（図８（ｇ）参照）。

【００６２】（ｈ）第２のマスクパターン２３を除去し
た後、活性化のための熱処理を、例えば９５０℃で３０
秒間、窒素ガス雰囲気中で高温処理することにより行な
う。これにより、抵抗素子パターン５に低濃度領域７’
から高抵抗領域７が形成され、高濃度領域９’から低抵
抗領域９が形成され、ＭＯＳＦＥＴの活性領域に高濃度
領域３９’からソース拡散領域及びドレイン拡散領域３
９が形成される（図３、図４及び図８（ｈ）参照）。

【００６３】（ｉ）半導体基板１上全面に層間絶縁膜１
３を形成し、金属配線層と各素子を接続するためのコン
タクト孔１７を形成し、コンタクト孔１７内に例えばタ
ングステンなどの導電材料１７を形成し、層間絶縁膜１
３上及び導電材料１７上に金属配線膜１９を形成する
（図８（ｉ）参照）。図１（Ａ）のＣ−Ｃ’位置ではコ
ンタクト孔１５が現れないが、図８（ｉ）では、便宜
上、コンタクト孔１５を示した。

【００６４】この実施例に示したように、本発明の第１
局面によれば、高抵抗素子の低抵抗領域とソース拡散領
域及びドレイン拡散領域を同時に形成することができ、
製造工程数を増加させることなく、高抵抗素子とＭＯＳ
ＦＥＴを同一基板上に容易に製造することができ、プロ
セスの整合性及び柔軟性がある。

【００６５】この実施例では工程（ｂ），（ｃ）におい
て、ＨＴＯ膜２９を用いて固相拡散法によって不純物イ
オンを高濃度に導入する例を示したが、本発明はこれに
限定されるものではなく、固相拡散法に代えてフォトレ
ジストマスクを用いたイオン注入法によって不純物イオ
ンを高濃度に導入することも可能である。イオン注入法
による場合は、例えばリンを注入エネルギーは６０ｋｅ
Ｖ、注入量は８×１０ ¹⁵ｃｍ^-2の条件で注入する例を挙
げることができる。

【００６６】図９は、本発明の第３実施例により製造し
た半導体装置の高抵抗素子部分を示す図であり、（Ａ）
は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での断面図、
（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面図、（Ｄ）は
（Ａ）のＣ−Ｃ’位置での断面図である。図１０はその
高抵抗素子を構成する１本の抵抗素子パターンを示す斜
視図である。図１及び図２と同じ機能を果たす部分には
同じ符号を付し、それらの部分の詳細な説明は省略す
る。

【００６７】半導体基板１上に形成された下地絶縁膜３
上に、複数の帯状の抵抗素子パターン５−１，５−２，
５−３，…５−ｎが縞状に配置されている。抵抗素子パ
ターン５−１，５−２，５−３，…５−ｎの側壁に高抵
抗領域７が形成されている。図１０において、符号５は
図９に示した抵抗素子パターン５−１，５−２，５−
３，…５−ｎに対応する。

【００６８】抵抗素子パターン５−１，５−２，５−
３，…５−ｎの両端に、高抵抗領域７と金属配線層１９
を電気的に接続するための、不純物イオンが高濃度に導
入された低抵抗領域４１が形成されている。低抵抗領域
４１は抵抗素子パターン５−１，５−２，５−３，…５
−ｎの底面側まで形成されている。抵抗素子パターン５
−１，５−２，５−３，…５−ｎにおいて、高抵抗領域
７及び低抵抗領域４１以外の領域は不純物イオンが導入
されていないノンドープポリシリコン膜１１である。

【００６９】下地絶縁膜３上及び抵抗素子パターン５−
１，５−２，５−３，…５−ｎ上に層間絶縁膜１３が形
成されている。図９（Ａ）での層間絶縁膜１３の図示は
省略されている。低抵抗領域４１上の層間絶縁膜１３に
コンタクト孔１５が形成され、コンタクト孔１５内に導
電材料１７が形成されている。層間絶縁膜１３上及び導
電材料１７上に金属配線１９が形成されている。

【００７０】図１１、図１２及び図１３は本発明の第３
実施例を示す工程断面図である。第３実施例は本発明の
第２局面の実施例である。図１１、図１２及び図１３で
は、実際のＬＳＩ製造工程に沿って、その工程断面図を
模式的に描いており、ＭＯＳＦＥＴ及び高抵抗素子を同
時に作り込む過程を示している。第３実施例において形
成する高抵抗素子は図９及び図１０に示した高抵抗素子
と同じ構造であり、図１１、図１２及び図１３における
高抵抗素子の断面は、図９（Ａ）におけるＣ−Ｃ’位置
での断面を示す。

【００７１】（ａ）半導体基板１上に、シリコン酸化膜
からなる素子分離のためのフィールド酸化膜を選択酸化
法にて活性領域以外の領域に形成し、下地酸化膜３とす
る。半導体基板１の活性領域にゲート酸化膜２５を形成
する（図１１（ａ）参照）。下地酸化膜３の膜厚は例え
ば５００ｎｍ、ゲート酸化膜２５の膜厚は例えば１０ｎ
ｍである。

【００７２】（ｂ）半導体基板１上全面に、ノンドープ
ポリシリコン膜１１を形成する（図１１（ｂ）参照）。
ノンドープポリシリコン膜１１の膜厚は例えば３００ｎ
ｍである。

【００７３】（ｃ）写真製版技術により、抵抗素子パタ
ーンとなる領域のうち高抵抗領域となる領域を覆うフォ
トレジストパターン（第３のマスクパターン）４３を形
成し、イオン注入及び活性化処理により、フォトレジス
トパターン４３で覆われていない領域のノンドープポリ
シリコン膜１１に低抵抗ポリシリコン領域４５を形成す
る（図１１（ｃ）参照）。この工程におけるイオン注入
は、例えばリンを注入エネルギーは６０ｋｅＶ、注入量
は８×１０¹⁵ｃｍ^-2の条件で注入する。また、フォトレ
ジストパターン４３のレイアウト例としては、図５に示
した第２のマスクパターン２３と同じ形のレイアウトを
挙げることができる。

【００７４】（ｄ）フォトレジストパターン４３を除去
した後、写真製版技術によりフォトレジストパターン４
７ａ，４７ｂを形成する。フォトレジストパターン４７
ａはノンドープポリシリコン膜１１上及び低抵抗ポリシ
リコン領域４５上に抵抗素子パターンに対応して縞状に
形成され、抵抗素子パターンを画定するための第４のマ
スクパターンを構成する。フォトレジストパターン４７
ｂはＭＯＳＦＥＴのゲート電極形成領域を含む領域を覆
うように低抵抗ポリシリコン領域４５上に形成される。
フォトレジストパターン４７ａ，４７ｂをマスクにして
ドライエッチングにより抵抗素子パターン５及び低抵抗
ポリシリコンパターン３６を形成する。抵抗素子パター
ン５に含まれる低抵抗ポリシリコン領域４５上は、高抵
抗素子の低抵抗領域４１となる高濃度領域４１’を構成
する（図１２（ｄ）参照）。抵抗素子パターン５は図９
に示した抵抗素子パターン５−１，５−２，５−３，…
５−ｎに対応する。

【００７５】（ｅ）イオン注入法により、抵抗素子パタ
ーン５の側壁に露出しているノンドープポリシリコン膜
１１に不純物イオンを注入して低濃度領域７’を形成す
る（図１２（ｅ）参照）。この工程におけるイオン注入
は、図３（ｂ）及び図４（ｂ）を参照して説明したイオ
ン注入と同様にして、注入角度θを調整することによ
り、抵抗素子パターン５の側壁に不純物イオンを導入す
る。不純物イオンとしては例えばヒ素を注入エネルギー
は１０ｋｅＶ、注入量は２×１０¹⁵ｃｍ^-2の条件で注入
する。この工程において、低抵抗領域４１用の高濃度領
域４１’にも不純物イオンが注入されるが、注入される
不純物イオンの濃度は高濃度領域４１’の濃度に比較し
て低く、後工程で高濃度領域４１’から形成される低抵
抗領域４１の電気的特性は影響を受けない。

【００７６】（ｆ）フォトレジストパターン４７ａ，４
７ｂを除去した後、写真製版技術によりフォトレジスト
パターン３５ａ，３５ｂを形成し、ドライエッチングに
より低抵抗ポリシリコンパターン３６をパターニングし
てゲート電極３７を形成する。このとき、フォトレジス
トパターン３５ａは高抵抗素子形成領域を覆うように形
成されているため、抵抗素子パターン５はエッチングさ
れない（図１２（ｆ）参照）。

【００７７】（ｇ）フォトレジストパターン３５ａ，３
５ｂを除去した後、写真製版技術により抵抗素子パター
ン５を覆うフォトレジストパターン４９を形成する。半
導体基板１の活性領域にゲート電極３７をマスクにし
て、不純物イオン、例えばヒ素を注入エネルギーは５０
ｋｅＶ、注入量は６×１０¹⁵ｃｍ^-2の条件で注入し、ソ
ース拡散領域及びドレイン拡散領域となる高濃度領域３
９’を形成する。このとき、抵抗素子パターン５はフォ
トレジストパターン４９で覆われているので、抵抗素子
パターン５へは不純物イオンは注入されない（図１３
（ｇ）参照）。

【００７８】（ｈ）フォトレジストパターン４９を除去
した後、活性化のための熱処理を、例えば９５０℃で３
０秒間、窒素ガス雰囲気中で高温処理することにより行
なう。これにより、抵抗素子パターン５に低濃度領域
７’から高抵抗領域７が形成され、高濃度領域４１’か
ら低抵抗領域４１が形成され、ＭＯＳＦＥＴの活性領域
に高濃度領域３９’からソース拡散領域及びドレイン拡
散領域３９が形成される（図９、図１０及び図１３
（ｈ）参照）。

【００７９】（ｉ）半導体基板１上全面に層間絶縁膜１
３を形成し、金属配線層と各素子を接続するためのコン
タクト孔１７を形成し、コンタクト孔１７内に例えばタ
ングステンなどの導電材料１７を形成し、層間絶縁膜１
３上及び導電材料１７上に金属配線膜１９を形成する
（図１３（ｉ）参照）。図９（Ａ）のＣ−Ｃ’位置では
コンタクト孔１５が現れないが、図１３（ｉ）では、便
宜上、コンタクト孔１５を示した。

【００８０】この実施例によれば、高抵抗素子を構成す
る抵抗素子パターン５−１，５−２，５−３，…５−ｎ
の寸法を大きくすることなく、かつ本数を増加させるこ
となく、抵抗素子パターン５−１，５−２，５−３，…
５−ｎの側面近傍にのみ不純物イオンが導入されて形成
された高抵抗領域７をもつ高抵抗素子を形成することが
できる。

【００８１】図９及び図１０も参照して説明すると、こ
の実施例により形成される高抵抗素子において、高抵抗
領域７の幅寸法Ｗ／２を決定する要因は、工程（ｅ）で
の不純物イオンのイオン注入角度及びイオン注入エネル
ギー、並びに工程（ｈ）での高抵抗領域７に導入された
不純物イオンを活性化させるための熱処理における不純
物イオンの拡散長である。したがって、高抵抗領域７の
幅寸法Ｗ／２は、写真製版の寸法バラツキ及びドライエ
ッチングの寸法バラツキの影響を全く受けない。

【００８２】高抵抗領域７の長さ寸法Ｌを決定する要因
は、工程（ｃ）での不純物イオン導入で用いるフォトレ
ジストパターン４３の寸法、及び工程（ｈ）での低抵抗
領域４１に導入された不純物イオンを活性化させるため
の熱処理における不純物イオンの拡散長である。一般的
に高抵抗領域７の長さ寸法Ｌは数十ミクロンのオーダー
で設計されるものであり、フォトレジストパターン４３
の寸法バラツキ及び不純物イオンの拡散長のバラツキは
抵抗変動に対して無視できるほど小さい。

【００８３】高抵抗領域７の高さＨを決定する要因は、
抵抗素子パターン５−１，５−２，５−３，…５−ｎの
膜厚のみであり、制御性は高い。このように、高抵抗素
子の占有面積を大きくすることなく、抵抗値のバラツキ
の小さい高抵抗素子を形成することができる。

【００８４】さらに、この実施例により形成された高抵
抗素子は、写真製版の寸法バラツキ及び異方性エッチン
グの寸法バラツキの影響を全く受けないので、微細化の
ために抵抗素子パターン５−１，５−２，５−３，…５
−ｎの幅寸法を小さくしても、抵抗バラツキが増加する
心配は無く、微細化に有利である。

【００８５】さらに、この実施例に示したように、本発
明の第２局面によれば、高抵抗素子の低抵抗領域とゲー
ト電極となる低抵抗ポリシリコンパターンを形成するこ
とができ、さらに抵抗素子パターンとゲート電極を同時
にパターニングすることができるので、製造工程数を増
加させることなく、高抵抗素子とＭＯＳＦＥＴを同一基
板上に容易に製造することができ、プロセスの整合性、
柔軟性がある。

【００８６】さらに、この実施例により形成された高抵
抗素子の低抵抗領域４１は抵抗素子パターン５−１，５
−２，５−３，…５−ｎの底面側まで形成されているの
で、抵抗素子パターン５−１，５−２，５−３，…５−
ｎの側面近傍に形成された高抵抗領域７において電流が
均一に流れるようになるので、設計が容易になる。

【００８７】この実施例では工程（ｃ）において、フォ
トレジストパターン４３を用いてイオン注入法によって
ノンドープポリシリコン膜に不純物イオンを高濃度に導
入する例を示したが、本発明はこれに限定されるもので
はなく、イオン注入法に代えて、ＰＯＣｌ₃を用いた固
相拡散法など、他の不純物導入方法によって不純物イオ
ンを高濃度に導入することも可能である。

【００８８】図１４は、本発明により形成された高抵抗
素子を備えたアナログ回路の一例である定電圧発生回路
を示す回路図である。直流電源５１からの電源を負荷５
３に安定して供給すべく、定電圧発生回路５５が設けら
れている。定電圧発生回路５５は、直流電源５１が接続
される入力端子（Ｖｂａｔ）５７、基準電圧源としての
基準電圧発生回路（Ｖｒｅｆ）５９、演算増幅器６１、
出力ドライバを構成するＰチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳと略記する）６３、分割抵抗Ｒ１，
Ｒ２及び出力端子（Ｖｏｕｔ）６５を備えている。

【００８９】定電圧発生回路５５の演算増幅器６１で
は、出力端子がＰＭＯＳ６３のゲート電極に接続され、
反転入力端子に基準電圧発生回路５９から基準電圧Ｖｒ
ｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを
分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵
抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等し
くなるように制御される。

【００９０】定電圧発生回路５５において、分割抵抗Ｒ
１，Ｒ２を構成する抵抗素子としては、本発明の半導体
装置の製造方法により形成された高抵抗素子が用いられ
る。本発明の半導体装置の製造方法により形成された高
抵抗素子では、高抵抗素子の占有面積を大きくすること
なく、抵抗値のバラツキを小さくできるので、分割抵抗
Ｒ１，Ｒ２がチップ上で占める面積を大きくすることな
く、分割抵抗Ｒ１，Ｒ２からの分割電圧の精度を向上さ
せることができる。

【００９１】図１５は、本発明により形成された高抵抗
素子を備えたアナログ回路の他の例である電圧検出回路
を示す回路図である。電圧検出回路６７において、６１
は演算増幅器で、その反転入力端子に基準電圧発生回路
５９が接続され、基準電圧Ｖｒｅｆが印加される。入力
端子（Ｖｓｅｎｓ）６９から入力される測定すべき端子
の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増
幅器６１の非反転入力端子に入力される。演算増幅器６
１の出力は出力端子（Ｖｏｕｔ）７０を介して外部に出
力される。

【００９２】電圧検出回路６７において、測定すべき端
子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された
電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器６
１の出力がＨを維持し、測定すべき端子の電圧が降下し
てきて分割抵抗Ｒ１とＲ２により分割された電圧が基準
電圧Ｖｒｅｆ以下になってくると演算増幅器６１の出力
がＬになる。

【００９３】電圧検出回路６７において、分割抵抗Ｒ
１，Ｒ２を構成する抵抗素子として、本発明の半導体装
置の製造方法により形成された高抵抗素子が用いられ
る。本発明の半導体装置の製造方法により形成された高
抵抗素子では、高抵抗素子の占有面積を大きくすること
なく、抵抗値のバラツキを小さくできるので、分割抵抗
Ｒ１，Ｒ２がチップ上で占める面積を大きくすることな
く、分割抵抗Ｒ１，Ｒ２からの分割電圧の精度を向上さ
せることができる。

【００９４】上記の実施例では、本発明の半導体装置の
製造方法により形成された高抵抗素子をアナログ回路で
ある定電圧発生回路及び電圧検出回路に適用している
が、本発明の半導体装置の製造方法により形成された高
抵抗素子が適用される半導体装置はこれらの回路を備え
たものに限定されるものではなく、高抵抗素子を含む半
導体装置であれば適用することができる。以上、本発明
の実施例を説明したが、本発明はこれに限定されるもの
ではなく、特許請求の範囲に記載された本発明の範囲内
で種々の変更が可能である。

【００９５】

【発明の効果】請求項１に記載された半導体装置の製造
方法では、下地絶縁膜上にノンドープポリシリコン膜を
形成する工程（Ａ）、異方性エッチングにより第１のマ
スクパターンをマスクにして抵抗素子パターンに加工す
る工程（Ｂ）、上記第１のマスクパターンを残した状態
で、上記抵抗素子パターンの側壁に斜め方向から不純物
イオンを注入して、上記抵抗素子パターンの側壁に高抵
抗領域を形成する工程（Ｃ）、及び、上記抵抗素子パタ
ーンの一部の領域に不純物イオンを導入して低抵抗領域
を形成する工程（Ｄ）を含むようにしたので、抵抗素子
パターンの側面近傍にのみ不純物イオンが導入されて形
成された高抵抗領域をもつ高抵抗素子を形成することが
でき、高抵抗素子の占有面積を大きくすることなく、抵
抗値のバラツキの小さい高抵抗素子を形成することがで
きる。さらに、請求項１に記載された半導体装置の製造
方法により形成された高抵抗素子は、写真製版の寸法バ
ラツキ及び異方性エッチングの寸法バラツキの影響を全
く受けないので、微細化のために抵抗素子パターンの幅
寸法を小さくしても、抵抗バラツキが増加する心配は無
く、微細化に有利である。

【００９６】請求項２に記載された半導体装置の製造方
法では、請求項１に記載された半導体装置の製造方法に
おいて、上記工程（Ｄ）における上記低抵抗領域を形成
するための不純物イオン導入と同時に、同一基板上に形
成するＭＯＳＦＥＴのソース拡散領域及びドレイン拡散
領域を形成するための不純物イオン導入を行なうように
したので、高抵抗素子とＭＯＳＦＥＴを同一基板上に備
えた半導体装置の製造工程数を増加させることなく、高
抵抗素子の低抵抗領域を形成することができる。

【００９７】請求項３に記載された半導体装置の製造方
法では、下地絶縁膜上にノンドープポリシリコン膜を形
成する工程（Ａ）、抵抗素子パターンの高抵抗領域とな
る領域を覆う第３のマスクパターンを形成し、上記ノン
ドープポリシリコン膜に上記第３のマスクパターンをマ
スクにして不純物イオンを導入して高抵抗素子の低抵抗
領域を形成する工程（Ｂ）、第４のマスクパターンを形
成し、異方性エッチングにより第４のマスクパターンを
マスクにして抵抗素子パターンに加工する工程（Ｃ）、
及び、上記第４のマスクパターンを残した状態で、上記
抵抗素子パターンの側壁に斜め方向から不純物イオンを
注入して、上記抵抗素子パターンの側壁に高抵抗領域を
形成する工程（Ｄ）を含むようにしたので、抵抗素子パ
ターンの側面近傍にのみ不純物イオンが導入されて形成
された高抵抗領域をもつ高抵抗素子を形成することがで
き、高抵抗素子の占有面積を大きくすることなく、抵抗
値のバラツキの小さい高抵抗素子を形成することができ
る。さらに、請求項３に記載された半導体装置の製造方
法により形成された高抵抗素子は、写真製版の寸法バラ
ツキ及び異方性エッチングの寸法バラツキの影響を全く
受けないので、微細化のために抵抗素子パターンの幅寸
法を小さくしても、抵抗バラツキが増加する心配は無
く、微細化に有利である。

【００９８】請求項４に記載された半導体装置の製造方
法では、請求項３に記載された半導体装置の製造方法に
おいて、上記工程（Ｂ）での不純物イオン導入と同時
に、同一基板上に形成するＭＯＳＦＥＴの低抵抗ポリシ
リコンゲート電極となる領域の上記ノンドープポリシリ
コン膜に不純物イオン導入を行ない、上記工程（Ｃ）で
の異方性エッチングと同時に、上記低抵抗ポリシリコン
ゲート電極をパターニングするようにしたので、高抵抗
素子とＭＯＳＦＥＴを同一基板上に備えた半導体装置の
製造工程数を増加させることなく、高抵抗素子の抵抗素
子パターン及び低抵抗領域を形成することができる。

【００９９】請求項５に記載された半導体装置の製造方
法では、請求項３及び４に記載された半導体装置の製造
方法において、上記工程（Ｂ）での不純物イオン導入を
上記ノンドープポリシリコン膜の底面側まで不純物イオ
ンが導入される程度に行なうようにしたので、高抵抗素
子の低抵抗領域を抵抗素子パターンの底面側まで形成す
ることができ、抵抗素子パターンの側面近傍に形成され
た高抵抗領域において電流が均一に流れるようになるの
で、設計が容易になる。

【０１００】請求項６に記載された半導体装置の製造方
法では、請求項１から５のいずれかに記載された半導体
装置の製造方法において、上記高抵抗領域及び上記低抵
抗領域に導入された不純物イオンを活性化させるための
熱処理を同時に行なうようにしたので、不純物イオンを
活性化させるための熱処理の回数を低減することができ
る。

【図面の簡単な説明】

【図１】第１実施例により製造した半導体装置の高抵抗
素子部分を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ
−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置
での断面図である。

【図２】図１に示した抵抗素子パターンを示す斜視図で
ある。

【図３】第１実施例を示す工程断面図であり、図１
（Ａ）のＡ−Ａ’位置での工程断面図である。

【図４】第１実施例を示す工程断面図であり、図１
（Ａ）のＢ−Ｂ’位置での工程断面図である。

【図５】第１実施例において用いた第２のマスクパター
ンのレイアウト例を示す平面図である。

【図６】第２実施例の最初の工程を示す工程断面図であ
る。

【図７】同実施例の続きの工程を示す工程断面図であ
る。

【図８】同実施例のさらに続きの工程を示す工程断面図
である。

【図９】第３実施例により製造した半導体装置の高抵抗
素子部分を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ’位置での断面図、（Ｃ）は（Ａ）のＢ
−Ｂ’位置での断面図、（Ｄ）は（Ａ）のＣ−Ｃ’位置
での断面図である。

【図１０】図９に示した抵抗素子パターンを示す斜視図
である。

【図１１】第３実施例の最初の工程を示す工程断面図で
ある。

【図１２】同実施例の続きの工程を示す工程断面図であ
る。

【図１３】同実施例のさらに続きの工程を示す工程断面
図である。

【図１４】本発明により形成された高抵抗素子を備えた
アナログ回路の一例である定電圧発生回路を示す回路図
である。

【図１５】本発明により形成された高抵抗素子を備えた
アナログ回路の他の例である電圧検出回路を示す回路図
である。

【図１６】従来の半導体装置の高抵抗素子部分を示す図
であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ’位
置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ’位置での断面
図、（Ｄ）は（Ａ）のＣ−Ｃ’位置での断面図である。

【符号の説明】

１ 半導体基板 ３ 下地絶縁膜 ５，５−１，５−２，５−３，…５−ｎ 抵抗素子パ
ターン ７ 高抵抗領域 ７’ 低濃度領域 ９ 低抵抗領域 ７９ 高濃度領域 １１ ノンドープポリシリコン膜 １３ 層間絶縁膜 １５ コンタクト孔 １７ 導電材料 １９ 金属配線 ２１−１，２１−２，２１−３，…２１−ｎ 第１の
マスクパターン ２３ 第２のマスクパターン ２５ ゲート酸化膜 ２７ シリコン酸化膜 ２９ シリコン酸化膜パターン ３１ 低抵抗ポリシリコン領域 ３３ａ フォトレジストパターン（第１のマスクパタ
ーン） ３３ｂ，３５ａ，３５ｂ フォトレジストパターン ３６ 低抵抗ポリシリコンパターン ３７ ゲート電極 ３９ ソース拡散領域及びドレイン拡散領域 ３９’ 高濃度領域 ４１ 低抵抗領域 ４３ フォトレジストパターン（第３のマスクパタ
ーン） ４５ 低抵抗ポリシリコン領域 ４７ａ フォトレジストパターン（第４のマスクパタ
ーン） ４７ｂ，４９ フォトレジストパターン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AR09 AR10 AR16 AR21 AV06 BB04 EZ13 EZ20 5F048 AC10 BA01 BB05 BF03 BF11 BG12

Claims (6)

【特許請求の範囲】
1. 【請求項１】 高抵抗素子を含む半導体装置の製造方法
   において、以下の工程（Ａ）から（Ｄ）を含むことを特
   徴とする半導体装置の製造方法。（Ａ）下地絶縁膜上に
   不純物イオンを含有しないノンドープポリシリコン膜を
   形成する工程、（Ｂ）前記ノンドープポリシリコン膜上
   に抵抗素子パターンを画定するための第１のマスクパタ
   ーンを形成し、前記第１のマスクパターンに被覆されて
   いない領域の前記ノンドープポリシリコン膜を異方性エ
   ッチングによって選択的に除去して抵抗素子パターンに
   加工する工程、（Ｃ）前記第１のマスクパターンを残し
   た状態で、前記抵抗素子パターンの側壁に斜め方向から
   不純物イオンを注入して、前記抵抗素子パターンの側壁
   に高抵抗領域を形成する工程、（Ｄ）前記第１のマスク
   パターンを除去した後、前記抵抗素子パターンの高抵抗
   領域にすべき領域を覆う第２のマスクパターンを形成
   し、前記第２のマスクパターンをマスクにして前記抵抗
   素子パターンの一部の領域に不純物イオンを導入して低
   抵抗領域を形成する工程。
2. 【請求項２】 前記工程（Ｄ）における前記低抵抗領域
   を形成するための不純物イオン導入と同時に、同一基板
   上に形成するＭＯＳＦＥＴのソース拡散領域及びドレイ
   ン拡散領域を形成するための不純物イオン導入を行なう
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 高抵抗素子を含む半導体装置の製造方法
   において、以下の工程（Ａ）から（Ｄ）を含むことを特
   徴とする半導体装置の製造方法。（Ａ）下地絶縁膜上に
   不純物イオンを含有しないノンドープポリシリコン膜を
   形成する工程、（Ｂ）前記ノンドープポリシリコン膜上
   に、抵抗素子パターンとなる領域のうち高抵抗領域とな
   る領域を覆う第３のマスクパターンを形成し、前記ノン
   ドープポリシリコン膜に前記第３のマスクパターンをマ
   スクにして不純物イオンを導入して高抵抗素子の低抵抗
   領域を形成する工程、（Ｃ）前記ノンドープポリシリコ
   ン膜上及び前記低抵抗領域上に抵抗素子パターンを画定
   するための第４のマスクパターンを形成し、前記第４の
   マスクパターンに被覆されていない領域の前記ノンドー
   プポリシリコン膜及び前記低抵抗領域を異方性エッチン
   グによって選択的に除去して抵抗素子パターンに加工す
   る工程、（Ｄ）前記第４のマスクパターンを残した状態
   で、前記抵抗素子パターンの側壁に斜め方向から不純物
   イオンを注入して、前記抵抗素子パターンの側壁に高抵
   抗領域を形成する工程。
4. 【請求項４】 前記工程（Ｂ）での不純物イオン導入と
   同時に、同一基板上に形成するＭＯＳＦＥＴの低抵抗ポ
   リシリコンゲート電極となる領域の前記ノンドープポリ
   シリコン膜に不純物イオン導入を行ない、 前記工程（Ｃ）での異方性エッチングと同時に、前記低
   抵抗ポリシリコンゲート電極をパターニングする請求項
   ３に記載の半導体装置の製造方法。
5. 【請求項５】 前記工程（Ｂ）での不純物イオン導入を
   前記ノンドープポリシリコン膜の底面側まで不純物イオ
   ンが導入される程度に行なう請求項３又は４に記載の半
   導体装置の製造方法。
6. 【請求項６】 前記高抵抗領域及び前記低抵抗領域に導
   入された不純物イオンを活性化させるための熱処理を同
   時に行なう請求項１から５のいずれかに記載の半導体装
   置の製造方法。