JP2014506400A - ｆｉｎＦＥＴプロセスにおいて抵抗器を製造するための構造体及び方法 - Google Patents

ｆｉｎＦＥＴプロセスにおいて抵抗器を製造するための構造体及び方法 Download PDF

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Abstract

【課題】 ｆｉｎＦＥＴ構造体に適合する抵抗器を有する半導体構造体及びその製造方法を提供する。
【解決手段】 第１及び少なくとも第２のフィン構造体を含む構造体が形成される。第１及び少なくとも第２のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは、垂直面から成る。第１及び少なくとも第２のフィン構造体の各々内のドープ領域は、第１の抵抗器及び少なくとも第２の抵抗器を形成するように半導体ボディ内に存在するある濃度のドーパント・イオンと、第１及び少なくとも第２のフィン構造体のドープ領域の外部上に形成される一対の併合したフィンとから成る。一対の併合したフィンは、第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように、電気的に接続される。
【選択図】 図１

Description

本発明は、ｆｉｎＦＥＴ構造体に適合する抵抗器を含む半導体構造体及びその製造方法に関する。
デバイス密度を絶えず増大させる要求は、電界効果トランジスタ（ＦＥＴ）の設計及び製造においてなど、相補型金属酸化膜半導体（ＣＭＯＳ）技術において特に強い。ＦＥＴは今日の集積回路の基本的電気デバイスであり、ほとんど全てのタイプの集積回路設計（例えば、マイクロプロセッサ、メモリ等）に用いられている。ＦＥＴは、通常の基板上に形成することができる。
幅よりも大きい高さを有する半導体フィン上に形成されるｆｉｎＦＥＴ、即ち電界効果トランジスタの出現は、従来のプレーナ型電界効果トランジスタの処理ステップを著しく変えた。例えば、半導体フィンは、半導体オン・インシュレータ（ＳＯＩ）基板の上部半導体層をパターン形成することにより形成される。従って、下部プレートとして半導体基板の上部を使用する従来のプレーナ型キャパシタは、ｆｉｎＦＥＴを含む基板上に形成することができない。
抵抗器は、デバイスと関連した電気抵抗を有するデバイスである。抵抗器は、典型的には、保護、動作及び／又は電流制御のために、電気デバイス内で用いられる。従って、抵抗器は、現在のアナログ及びデジタル回路設計において重要な役割を果たす。フィン・ベースの技術の使用には、埋め込み抵抗器（ＢＲ）、オーバーパス抵抗器（Ｏｐ）及びシリサイド抵抗器に関する現在のＣＭＯＳ抵抗器スキームの再設計が必要となる。
ｆｉｎＦＥＴ構造体に適合する抵抗器を有する半導体構造体及びその製造方法を提供する。
本発明は、ｆｉｎＦＥＴ構造に適合する抵抗器を含む半導体構造体及びその製造方法に関する。本発明の一態様は、標準的なｆｉｎＦＥＴプロセスにおいて並列抵抗回路を作製する技術を提供することである。例えば、第１の態様において、並列抵抗型半導体の構造体が、第１及び少なくとも第２のフィン構造体を含む。第１及び少なくとも第２のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは垂直面を含む。この構造体は、第１及び少なくとも第２のフィン構造体の各々内のドープ領域をさらに含む。第１の抵抗器及び少なくとも第２の抵抗器を形成するように、半導体ボディ内にある濃度のドーパント・イオンが存在する。この構造体は、第１及び少なくとも第２のフィン構造体のドープ領域の外側部分上に形成された一対の併合されたフィンをさらに含む。一対の併合されたフィンは、第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように、電気的に接続される。
本発明の第２の態様において、構造体を形成する方法が、第１及び少なくとも第２のフィン構造体を形成するステップを含む。第１及び少なくとも第２のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは、垂直面を含む。本方法はさらに、第１及び少なくとも第２のフィン構造体の各々内にドープ領域を形成するステップを含む。第１の抵抗器及び少なくとも第２の抵抗器を形成するように、半導体ボディ内にある濃度のドーパント・イオンが存在する。本方法は、第１及び少なくとも第２のフィン構造体のドープ領域の外側部分上に一対の併合されたフィンを形成するステップをさらに含む。一対の併合されたフィンは、第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように、電気的に接続される。
本発明の第３の態様において、少なくとも１つの並列抵抗回路を含む集積回路が、第１及び少なくとも第２のフィン構造体を含む。第１及び少なくとも第２のフィン構造体の各々は、垂直方向に配向された半導体ボディを有する。垂直方向に配向された半導体ボディは、垂直面を含む。この回路はさらに、第１及び少なくとも第２のフィン構造体の各々内のドープ領域をさらに含む。第１の抵抗器及び少なくとも第２の抵抗器を形成するように、半導体ボディ内にある濃度のドーパント・イオンが存在する。この回路は、第１及び少なくとも第２のフィン構造体のドープ領域の外側部分上に形成された一対の併合されたフィンをさらに含む。一対の併合されたフィンは、第１及び少なくとも第２の抵抗器が互いに互いに電気的に並列接続されるように、電気的に接続される。
有利なことに、上述の技術は、現在のＣＭＯＳ抵抗器スキームの再設計を必要としないフィン構造体を提供する。
本発明のこれらの及び他の目的、特徴、及び利点は、添付図面と共に読まれるべき、例証的な実施形態についての以下の詳細な説明から明らかになるであろう。
本発明の例証的な実施形態による半導体構造体を示す。 本発明の例証的な実施形態による半導体構造体の上面図を示す。 本発明の例証的な実施形態による半導体構造体の、図２の平面Ａ−Ａに沿った断面図を示す。 本発明の例証的な実施形態による半導体構造体の等角図を示す。 本発明の例証的な実施形態による半導体構造体の上面図を示す。 発明の例証的な実施形態による半導体構造体の、図５の平面Ｂ−Ｂに沿った断面図を示す。 本発明の例証的な実施形態による半導体構造体の等角図を示す。 本発明の例証的な実施形態による半導体構造体の上面図を示す。 発明の例証的な実施形態による半導体構造体の、図８の平面Ｃ−Ｃに沿った断面図を示す。 本発明の例証的な実施形態による半導体構造体の等角図を示す。 本発明の例証的な実施形態による半導体構造体の上面図を示す。 発明の例証的な実施形態による半導体構造体の、図１１の平面Ｄ−Ｄに沿った断面図を示す。 本発明の例証的な実施形態による半導体構造体の等角図を示す。 本発明の例証的な実施形態による半導体構造体の等角図を示す。 本発明の例証的な実施形態による半導体構造体の上面図を示す。 発明の例証的な実施形態による半導体構造体の、図１５の平面Ｅ−Ｅに沿った断面図を示す。 本発明の例証的な実施形態による半導体構造体の等角図を示す。 本発明の例証的な実施形態による、併合したフィンの対を有する半導体構造体の上面図を示す。 本発明の例証的な実施形態による、併合したフィンの対を有する半導体構造体の等角図を示す。 本発明の例証的な実施形態による、コンタクトを有する半導体構造体の上面図を示す。 本発明の例証的な実施形態による、コンタクトを有する半導体構造体の等角図を示す。 本発明の例証的な実施形態による、並列接続された２つより多い抵抗器を有する別の半導体構造体の図を示す。 本発明の例証的な実施形態による、フィン・キャップ誘電体層のない別の半導体構造体の図を示す。 本発明の例証的な実施形態による、２つの導電性プレートを有する別の半導体構造体の図を示す。 本発明の例証的な実施形態による半導体構造体の並列抵抗回路図を示す。
本発明は、互いに並列な少なくとも２つの抵抗器を含む半導体構造体に関する。ｆｉｎＦＥＴ構造体に適合する半導体構造体及びその製造方法が、添付図面に詳細に示される。このｆｉｎＦＥＴは、デュアルゲートｆｉｎＦＥＴであっても、又はトライゲートｆｉｎＦＥＴであってもよい。本明細書において、「フィン」という用語は、ＦＥＴのボディとして用いられる半導体材料を示すために用いられる。
図１は、本発明の例証的な実施形態による例示的な半導体構造体１００を示す。半導体構造体１００は、第１及び少なくとも第２のフィン構造体１０５、１１０を含む。第１及び少なくとも第２のフィン構造体１０５、１１０の各々は、垂直方向に配向された半導体ボディ１１５、１１６を有する。垂直方向に配向された半導体ボディ１１５、１１６の各々は、垂直面１２０、１２１を含む。参照番号１２０、１２１は、フィン１０５、１１０の各々の露出した垂直面を指す。第１及び少なくとも第２のフィン構造体１０５、１１０の各々内のドープ領域１２５、１２６は、第１の抵抗器及び少なくとも第２の抵抗器１３０、１３５を形成するように、半導体ボディ１１５、１１６内にある濃度のドーパント・イオンを含む。従って、第１及び少なくとも第２のフィン構造体１０５、１１０は、それぞれ、第１及び少なくとも第２の抵抗器１３０、１３５となる。
一対の併合したフィン１４０ａ、１４０ｂが、第１及び少なくとも第２のフィン構造体１０５、１１０のドープ領域１２５、１２６の外側部分１４５ａ−１４５ｄ上に形成される。併合したフィン１４０ａ、１４０ｂの対は、第１及び少なくとも第２の抵抗器１３０、１３５が互いに電気的に並列接続されるように、第１及び少なくとも第２のフィン構造体１０５、１１０に電気的に接続される。
図２−図２１は、フィン構造体１０５、１１０、即ち、垂直方向に配向された薄い半導体ボディ１１５、１１６の一部分内に形成された少なくとも２つの抵抗器１３０、１３５を含む半導体構造体１００を製造する際に、本発明において用いられる種々のステップを示す。図２は、半導体構造体１００の上面図である。図３は、図２の面Ａ−Ａに沿って取られた断面図である。図４は、構造体１００の等角図である。図３は、半導体ボディ領域１１５、１１６、即ち、フィン１０５、１１０（図１）を含むパターン形成されたスタックを有する基板１５０と、半導体ボディ領域１１５、１１６の上に存在するフィン・キャップ誘電体層１５５、１５６とを含む構造体１００を示す。各々のフィン１０５、１１０（図１）は、露出した垂直面１２０、１２１（図１）及び上部水平面を含み、フィン・キャップ誘電体層１５５、１５６によって保護される、垂直方向に配向される半導体ボディ１１５、１１６（図１）であることに留意されたい。
基板１５０は、これらに限定されるものではないが、酸化物、窒化物、酸窒化物又はこれらの多層とすることができる、絶縁材料から成る上部１５０ｂと、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）のような半導体材料から成る下部１５０ａとを含む。領域１５０及びフィン１０５、１１０（図１）は、ＳＯＩ（シリコン・オン・インシュレータ）材料の部分とすることができる。代替的に、層１５０ｂ及びフィン１０５、１１０は、半導体基板の上に別個に堆積された層である。
半導体ボディ、即ち、フィン領域１０５、１１０は、これらに限定されるものではないが、単結晶Ｓｉ又はＳｉＧｅとすることができる、いずれかの半導体材料を含む。フィン・キャップ誘電体層１５５、１５６は、これらに限定されるものではないが、酸化シリコン、窒化シリコン、酸窒化シリコン又はこれらの多層とすることができる、誘電体材料から成る。半導体ボディ１１５、１１６は、約３００オングストロームから約２０００オングストロームまでの垂直方向厚さを有することができる。
図３に示される構造体は、当業者には周知の通常のプロセスを用いて製造される。例えば、フィン・キャップ誘電体層１５５、１５６は、化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、又は化学溶液堆積のような通常の堆積プロセスを用いて、半導体材料層１１５、１１６の上に形成される。代替的に、フィン・キャップ誘電体層１５５、１５６は、当業者には周知の通常の熱酸化プロセス、窒化プロセス、又は酸窒化プロセスを用いて、半導体ボディ（即ち、フィン１０５、１１０）上に成長させることができる。
半導体ボディ１１５、１１６上にフィン・キャップ誘電体層材料１５５、１５６を形成した後、構造体１００に、通常のリソグラフィ（フォトレジスト１５９をフィン・キャップ誘電体層１５５、１５６に塗布し、フォトレジスト１５９を放射パターンに露光させ、通常のレジスト現像液を用いてパターンをフォトレジスト１５９内に現像することを含む）、及び、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションのような乾式エッチングが施される。エッチング・ステップは、図５−図７に示される構造体をもたらすための、単一のエッチング・プロセス又は複数のエッチング・プロセスを含むことができる。エッチング後、フォトレジスト１５９は、当業者には周知の通常の剥離プロセスを用いて構造体から除去される。
垂直方向に配向された半導体ボディ１１５、１１６、即ちフィン１０５、１０６の上部水平面を保護するフィン・キャップ誘電体層１５５、１５６を有した状態で、次に、図６に示される構造体１００に、ドーパント・イオン（１５２と表記された）を半導体ボディ１１５、１１６の露出した垂直面内に注入する注入ステップが施され、半導体ボディ１１５、１１６内にドープ領域１６０、１６１を形成する。ドープ領域１６０、１６１は、半導体ボディ１１５、１１６の垂直面から内方に延びることに留意されたい。具体的には、ドープ領域１６０、１６１は、ドーパント濃度及び注入エネルギーが、半導体ボディを飽和することなく、半導体ボディ１１５、１１６の露出した垂直面に貫入するのに十分であるような注入条件を用いて、半導体ボディ１１５、１１６の露出した垂直面の各々内に形成される。
「半導体ボディを飽和することなく、半導体ボディの表面に貫入するのに十分に深い」という句は、上記に示された注入ステップにおいて用いられるドーパント・イオンが、半導体ボディを完全に通っては注入されないことを意味することに留意されたい。従って、注入ステップにおいて、ドーパント・イオンは、主として半導体ボディの垂直側壁付近に位置する注入領域を形成するように注入され、この注入領域は、半導体ボディの内部まで延びない。非常に薄いフィンを用いる場合、フィンがフィン全体にわたってかなり均一なドーパント濃度（「飽和したフィン」）を有するようにドーパント・イオンを注入することは、とても容易である。しかしながら、飽和した薄いフィンにより、その抵抗がフィンの厚さに大きく依存する抵抗器がもたらされる。各フィンについての深さ及び濃度はおおよそ等しくなり、各フィン内に実質的に同一の総ドーパント・ドーズ量をもたらす。しかしながら、アニール後、より厚いフィンは、ドーパント・ドーズ量がより厚いフィンの上に分布され得るので、より低い最終ドーパント濃度をもたらす。
注入ドーズ量を、半導体ボディ１１５、１１６内の各ドープ領域についての結果として生じる抵抗を調整するために用い得ることを理解すべきである。例えば、表１は、３つの抵抗器についてのドーパント濃度を示す。用いられるドーパント・イオンは、ｎ型ドーパント又はｐ型ドーパントとすることができる。一実施形態においては、約５キロ電子ボルト（ＫｅＶ）から約１０ＫｅＶまでのエネルギー・レベルにおいて、約１×１０１４原子／ｃｍ２から約５×１０１５原子／ｃｍ２までのドーズ量でのホウ素注入が行われる。第１のフィン構造体１０５のドープ領域１１５は、少なくとも第２のフィン構造体１１０のドープ領域１１６と異なるドーパント型又はこれと同じドーパント型のいずれかを有し得ることを理解すべきである。ドープされた半導体ボディ１１５、１１６は、化学気相堆積、物理気相堆積、プラズマ・ドーピング、又はこれらの組み合わせのようなブランケット堆積プロセスによって形成することができる。
Figure 2014506400
注入ステップは、マスクを用いない又はマスクを用いたイオン注入プロセスを用いて行うことができる。
注入ステップの後、例えば、約５秒間、約１０００℃で、ドーパント・イオンを、フィンを通ってフィンの厚さ並びにドーパント・イオン濃度に依存しない所定の深さまで拡散させるように働く高速熱アニール（ＲＴＡ）プロセスが、構造体１００に施される。例えば、活性化アニール・ステップは、約１分又はそれより長い時間、約７００℃又はそれより高い温度で、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）又はこれらの混合物などの不活性雰囲気中で行われる。
図８−図１０を参照すると、アニール・プロセスの後、誘電体層１７５が、垂直方向に配向された半導体ボディ１１５、１１６の上に形成される。誘電体層１７５は、これに限定されるものではないが、酸化ハフニウムとすることができる、誘電体材料を含む。誘電体層１７５は、半導体ボディ１１５、１１６の垂直面及び上部水平面、並びに、第１及び少なくとも第２のフィン半導体ボディ１１５、１１６の垂直面１２０、１２１の中間にある下部水平面において、第１及び少なくとも第２のフィン構造体１０５、１１０の半導体ボディ１１５、１１６に接触する。
誘電体層１７５の堆積後、導電層１８０が、誘電体層１７５の上に形成される。導電層１８０は、これらに限定されるものではないが、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化炭素タンタル（ＴａＣＮ）、コバルトタングステンリン化物（ＣｏＷＰ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、又はこれらの組み合わせとすることができる導電性材料から成り、当業者には周知の通常の堆積プロセスを用いて、図１１−図１４に示される構造体全体の上に形成される。誘電体層１７５及び導電層１８０は、化学気相堆積（ＣＶＤ）、物理堆積（スパッタリング）、プラズマ支援ＣＶＤ、原子層堆積、又は化学溶液堆積などの通常の堆積プロセスを用いて形成することができる。形成される結果として得られる構造体が、図８−図１０に示される。
次に、例えば、図１１−図１４に示される構造体をもたらすように、図８−図１０に示される構造体の一部分の上に、パターン形成されたマスキング層１８５が形成される。結果として得られるこの構造体は、依然として、パターン形成されたスタック（導電層１８０、誘電体層１７５、フィン・キャップ誘電体層１５５、１５６及び半導体層１１５、１１６）を含み、パターン形成されたマスキング層１８５は、パターン形成されたスタックの端部を露出したままにしながら、導電層１８０、誘電体層１７５、フィン・キャップ誘電体層１５５、１５６及び半導体ボディ１１５、１１６の一部分を保護することに留意されたい。
フォトレジスト（図示せず）がマスキング層１８５に塗布され、通常のリソグラフィ及びエッチングが、パターン形成されたマスキング層の形成に用いられる。エッチング・ステップの後、構造体からフォトレジストが除去され、図１１−図１４に示される構造体をもたらす。
導電層を構造体から選択的に除去する通常のエッチング・プロセスを用いて、構造体から、パターン形成されたマスキング層１８５によって保護されない導電層１８０が除去される。導電層１８０の一部分が構造体１００から除去された後に形成される結果として得られる構造体が、例えば図１４に示される。図１４に示される構造体は、パターン形成されたマスキング層１８５によって保護されない、半導体ボディ１１５、１１６の露出された端部１７０ａ、１７０ｂ、１７１ａ、１７１ｂを有することに留意されたい。
次いで、当業者には周知の通常のプロセスを用いて、パターン形成されたマスキング層が除去される。図１５−図１７に示されるように、フィン構造体１０５、１１０の一部分の上に、多結晶シリコン又はポリシリコン（ポリ−Ｓｉ又はポリとしても知られる）１９０の厚膜が形成される。次に、多結晶シリコン１９０の厚膜に、ドーパント・イオン（１９５と表記される）を多結晶シリコン１９０内に注入する注入ステップが施される。フィン構造体１０５、１１０の上のドープされたポリ１９０は、フィン・トランジスタのためのゲート電極とすることができる。ドープされたポリ１９０はまた、例えば、ソース／ドレイン注入を加える、ｆｉｎＦＥＴ標準プロセス・フローにおいて後で形成され得る他の注入領域を保護することもできる。
ドープされたポリ１９０が形成された後、図１８−図１９に示されるように、一対の併合されたフィン１４０ａ、１４０ｂが形成される。併合されたフィン１４０ａ、１４０ｂは、これらに限定されるものではないが、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮ、ＴａＣＮ、ＣｏＷＰ、Ｔｉ、Ｔａ、Ｗ、又はこれらの組み合わせとすることができる、導電性材料から成り、当業者には周知の通常の堆積プロセスを用いて形成される。
併合されたフィン１４０ａ、１４０ｂは、第１及び第２のフィン構造体１０５、１１０に対して実質的に垂直である。フィン構造体１０５、１１０は、それぞれ、第１の抵抗器１３０及び第２の抵抗器１３５となる。併合されたフィン１４０ａ、１４０ｂの対は、第１及び第２のフィン構造体１０５、１１０の端部１７０ａ、１７０ｂ、１７１ａ、１７１ｂと共に形成される。併合されたフィン１４０ａ、１４０ｂは、第１及び少なくとも第２の抵抗器１３０、１３５が互いに電気的に並列接続されるように、第１及び第２のフィン構造体１０５、１１０に電気的に接続される。併合されたフィン１４０ａ、１４０ｂの高さは、第１及び少なくとも第２のフィン構造体１０５、１１０と同じ高さにすることができる。
併合されたフィン１４０ａ、１４０ｂの対が形成された後、図２０−図２１に示されるように、併合されたフィン１４０ａ、１４０ｂの対の上に、少なくとも１つのコンタクト１９７が形成される。種々のコンタクトは、誘電体層１７５内に形成され、種々のコンタクトを形成するように金属で充填されたホール（図示せず）を介して形成することもできる。
図２２は、構造体２００の別の実施形態を示す。構造体２００は、２つより多い抵抗器が並列抵抗回路内に形成される点を除いて、構造体１００に類似している。
図２３は、構造体３００の別の実施形態を示す。構造体３００は、フィン・キャップ誘電体層１５５、１５６が構造体３００内に形成されない点を除いて、構造体１００に類似している。換言すれば、構造体３００において、構造体１００内にあるフィン・キャップ誘電体層１５５、１５６は省略されている。
図２４は、構造体４００の別の実施形態を示す。構造体４００は、半導体ボディ４１５、４１６が形成された後、第１の導電層４８０が半導体ボディ４１５、４１６の上に形成される点を除いて、構造体３００に類似している。次に、誘電体層４７５が第１の導電層４８０の上に形成され、最後に第２の導電層４８５が誘電体層４７５の上に形成される。誘電体層４７５並びに第１及び第２の導電層４８０、４８５を形成する材料及びプロセスは、構造体１００に関して説明されたものと類似している。
図２５は、構造体１００の並列抵抗回路図を示す概略図を示す。構造体１００は、抵抗器の各々と直列のキャパシタをさらに含むことができる。ｆｉｎＦＥＴ構造体に適合する金属−絶縁体−金属キャパシタ（ＭＩＭＣＡＰ）のようなキャパシタの形成は、引用によりその開示が本明細書に組み入れられる２０１０年６月３日出願の米国特許出願第１２／７９３，２９２号に開示される。
本発明の並列抵抗回路の少なくとも一部分を集積回路内に実装することができる。集積回路を形成する際、典型的には、複数の同一のダイが、半導体ウェハの表面上に繰返しパターンで形成される。各々のダイは、本明細書で説明されるデバイスを含み、かつ、他の構造体及び／又は回路を含むことができる。個々のダイがウェハから切断又はダイスカットされ、次いで集積回路としてパッケージングされる。当業者であれば、ウェハをどのようにダイスカットし、ダイをパッケージングして集積回路を生成するかを知っている。そのように製造された集積回路は、本発明の一部であると見なされる。
上述の本発明の例示的な実施形態は、多数の異なる方法で実施できることが認識され、且つそれを理解すべきである。本明細書で提供される本発明の教示が与えられた場合、当業者であれば、本発明の他の実施を企図することができるであろう。実際に、添付図面を参照して本発明の例証的な実施形態が本明細書で説明されたが、本発明は、それらの正確な実施形態に限定されるものではないこと、及び、本発明の範囲及び趣旨から逸脱することなく、当業者により種々の他の変更又は修正を行い得ることを理解すべきである。
１００、２００、３００、４００：半導体構造体
１０５、１１０：フィン構造体
１１５、１１６、４１５、４１６：半導体ボディ
１２０、１２１：垂直面
１２５、１２６、１６０、１６１：ドープ領域
１３０、１３５：抵抗器
１４０ａ、１４０ｂ：一対の併合したフィン
１５０：基板
１５０ａ：基板の下部
１５０ｂ：基板の上部
１５２、１９５：ドーパント・イオン
１５５、１５６：フィン・キャップ誘電体層
１５９：フォトレジスト
１７０ａ、１７０ｂ、１７１ａ、１７１ｂ：半導体ボディの端部
１７５、４７５：誘電体層
１８０、４８０、４８５：導電層
１８５：マスキング層
１９０：多結晶シリコン（ポリシリコン）
１９７：コンタクト

Claims (25)

  1. 各々が垂直方向に配向された半導体ボディを有する第１及び少なくとも第２のフィン構造体であって、前記垂直方向に配向された半導体ボディは垂直面を含む、第１及び少なくとも第２のフィン構造体と、
    前記第１及び少なくとも第２のフィン構造体の各々内の、第１の抵抗器及び少なくとも第２の抵抗器を形成するように、前記半導体ボディ内に存在するある濃度のドーパント・イオンを含むドープ領域と、
    前記第１及び少なくとも第２のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように電気的に接続された、一対の併合したフィンと、
    を含む構造体。
  2. 前記第１及び少なくとも第２のフィン構造体の前記ドープ領域の各々は、前記垂直方向に配向された半導体ボディ内に存在し、前記垂直面から内方に延びる、請求項１に記載の構造体。
  3. 前記第１及び少なくとも第２のフィン構造体の前記ドーパント・イオンは、前記半導体ボディの厚さ及前記ドーパント・イオンの濃度に依存しない所定の深さまで、前記半導体ボディ内に拡散する、請求項１に記載の構造体。
  4. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディの各々は、水平面の上にフィン・キャップ誘電体層を有する、請求項１に記載の構造体。
  5. 前記フィン・キャップ誘電体層はＳｉＯ２から成る、請求項４に記載の構造体。
  6. 前記第１及び第２のフィン構造体は、基板の絶縁体材料層上に配置される、請求項１に記載の構造体。
  7. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディは、
    前記半導体ボディの前記垂直面及び上部水平面、並びに、前記第１及び少なくとも第２のフィン半導体ボディの前記垂直面の中間にある下部水平面において、前記第１及び少なくとも第２のフィン構造体の前記半導体ボディに接触する誘電体層と、
    前記誘電体層に接触する導電性プレートと、
    を含む、請求項１に記載の構造体。
  8. 前記導電性プレートは、ＴｉＮ、ＴａＮ、又はＷＮから成る、請求項７に記載の構造体。
  9. 前記誘電体層はＨｆＯ２から成る、請求項７に記載の構造体。
  10. 前記第１のフィン構造体の前記ドープ領域は、前記少なくとも第２のフィン構造体の前記ドープ領域とは異なるドーパント型又はこれと同じドーパント型を有する、請求項１に記載の構造体。
  11. 前記併合したフィンの対は、前記併合したフィンの対の上面上に複数のコンタクトを含む、請求項１に記載の構造体。
  12. 前記併合したフィンの対はシリコンから成る、請求項１に記載の構造体。
  13. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディは、
    前記半導体ボディの前記垂直面及び上部水平面、並びに、前記第１及び少なくとも第２のフィン半導体ボディの前記垂直面の中間にある下部水平面において、前記第１及び少なくとも第２のフィン構造体の前記半導体ボディに接触する第１の導電性プレートと、
    前記第１の導電性プレートに接触する誘電体層と、
    前記誘電体層に接触する第２の導電性プレートと、
    を含む、請求項１に記載の構造体。
  14. 前記第１及び第２の導電性プレートは、Ｗ、ＴｉＮ、ＴａＮ、又はＷＮから成る、請求項１３に記載の構造体。
  15. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディの各々は、単結晶Ｓｉ又はＳｉＧｅから成る、請求項１に記載の構造体。
  16. 構造体を形成する方法であって、
    各々が垂直方向に配向された半導体ボディを有する、第１及び少なくとも第２のフィン構造体を形成するステップであって、前記垂直方向に配向された半導体ボディは垂直面を含む、形成するステップと、
    前記第１及び少なくとも第２のフィン構造体の各々内に、第１の抵抗器及び少なくとも第２の抵抗器を形成するように前記半導体ボディ内に存在するある濃度のドーパント・イオンを含むドープ領域を形成するステップと、
    前記第１及び少なくとも第２のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように電気的に接続された一対の併合したフィンを形成するステップと、
    を含む方法。
  17. 前記第１及び少なくとも第２のフィン構造体の前記ドープ領域の各々は、前記垂直方向に配向された半導体ボディ内に存在し、前記垂直面から内方に延びる、請求項１６に記載の方法。
  18. 前記第１及び少なくとも第２のフィン構造体の前記ドーパント・イオンは、前記半導体ボディの厚さ及前記ドーパント・イオンの前記濃度に依存しない所定の深さまで、前記半導体ボディ内に拡散する、請求項１６に記載の方法。
  19. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディの各々は、水平面の上にフィン・キャップ誘電体層を有する、請求項１６に記載の方法。
  20. 前記第１及び少なくとも第２のフィン構造体は、基板の絶縁体材料層の上に配置される、請求項１６に記載の方法。
  21. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディは、
    前記第１及び少なくとも第２のフィン構造体の各々内の、第１の抵抗器及び少なくとも第２の抵抗器を形成するように、前記半導体ボディ内に存在するある濃度のドーパント・イオンを含むドープ領域と、
    前記第１及び少なくとも第２のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように電気的に接続された、一対の併合したフィンと、
    を含む、請求項１６に記載の方法。
  22. 前記第１のフィン構造体の前記ドープ領域は、前記少なくとも第２のフィン構造体の前記ドープ領域とは異なるドーパント型又はこれと同じドーパント型を有する、請求項１６に記載の方法。
  23. 前記併合したフィンの対は、前記併合したフィンの対の上面上に複数のコンタクトを含む、請求項１６に記載の方法。
  24. 前記第１及び少なくとも第２のフィン構造体の前記半導体ボディは、
    前記半導体ボディの前記垂直面及び上部水平面、並びに、前記第１及び少なくとも第２のフィン半導体ボディの前記垂直面の中間にある下部水平面において、前記第１及び少なくとも第２のフィン構造体の前記半導体ボディに接触する第１の導電性プレートと、
    前記第１の導電性プレートに接触する誘電体層と、
    前記誘電体層に接触する第２の導電性プレートと、
    を含む、請求項１６に記載の方法。
  25. 少なくとも１つの並列抵抗回路を含む集積回路であって、前記少なくとも１つの並列抵抗回路は、
    各々が垂直方向に配向された半導体ボディを有する、第１及び少なくとも第２のフィン構造体であって、前記垂直方向に配向された半導体ボディは垂直面を含む、第１及び少なくとも第２のフィン構造体と、
    前記第１及び少なくとも第２のフィン構造体の各々内の、第１の抵抗器及び少なくとも第２の抵抗器を形成するように前記半導体ボディ内に存在するある濃度のドーパント・イオンを含むドープ領域と、
    前記第１及び少なくとも第２のフィン構造体の前記ドープ領域の外側部分上に形成され、かつ、前記第１及び少なくとも第２の抵抗器が互いに電気的に並列接続されるように電気的に接続された、一対の併合したフィンと、
    を含む、集積回路。
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