DE112011103788T5 - Struktur und Verfahren zum Herstellen von Widerständen auf der Grundlage von Finfet-Prozessen - Google Patents

Struktur und Verfahren zum Herstellen von Widerständen auf der Grundlage von Finfet-Prozessen Download PDF

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Abstract

Eine Struktur weist eine erste und wenigstens eine zweite Rippenstruktur auf, die gebildet werden. Jede der ersten und der wenigstens zweiten Rippenstruktur weist einen vertikal orientierten Halbleiterkörper auf. Der vertikal orientierte Halbleiterkörper besteht aus vertikalen Oberflächen. Ein dotierter Bereich in jeder der ersten und der wenigstens zweiten Rippenstruktur besteht aus einer Konzentration von Dotierstoffionen, die in dem Halbleiterkörper vorhanden ist, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden, und ein Paar von zusammengeschlossenen Rippen ist auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur ausgebildet. Das Paar von zusammengeschlossenen Rippen ist derart elektrisch angeschlossen, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen, die Widerstände beinhalten, die kompatibel mit finFET-Strukturen sind, sowie auf Verfahren zur Herstellung derselben.
  • Hintergrund der Erfindung
  • Der Anstoß für ständig steigende Dichten von Einheiten ist bei komplementären Metall-Oxid-Halbleiter(CMOS)-Technologien, wie bei der Ausgestaltung und der Herstellung von Feldeffekttransistoren (FETs), besonders stark. FETs sind die grundlegenden elektrischen Einheiten integrierter Schaltkreise von heute und werden in nahezu allen Typen von integrierten Schaltkreisausgestaltungen verwendet (z. B. Mikroprozessoren, Speicher etc.). FETs können auf herkömmlichen Substraten gebildet werden.
  • Das Aufkommen von finFETs, d. h. von Feldeffekttransistoren, die auf Halbleiterrippen (semiconductor fins) mit einer Höhe gebildet werden, die größer als die Breite ist, hat die Prozessschritte von herkömmlichen planaren Feldeffekttransistoren signifikant verändert. Zum Beispiel werden Halbleiterrippen mittels Strukturieren einer oberen Halbleiterschicht eines Halbleiter-auf-Isolator(SOI)-Substrats gebildet. So kann der herkömmliche planare Kondensator, der einen oberen Teilbereich eines Halbleitersubstrats als eine untere Platte verwendet, nicht auf einem Substrat gebildet werden, das finFETs beinhaltet.
  • Widerstände sind Einheiten, die einen mit der Einheit verknüpften elektrischen Widerstandswert aufweisen. Widerstände werden typischerweise zum Schutz, zum Betrieb und/oder zur Steuerung des Stroms in einer elektrischen Einheit eingesetzt. Folglich spielen Widerstände bei gegenwärtigen analogen und digitalen Schaltkreisausgestaltungen eine wichtige Rolle. Die Verwendung einer Technologie auf der Grundlage von Rippen erfordert eine Neuausgestaltung von gegenwärtigen CMOS-Widerstands-Entwürfen für vergrabene Widerstände (BRs), Überführungswiderstände (Ops, overpass resistors) und Silicid-Widerstände.
  • Kurzdarstellung der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen, die Widerstände beinhalten, die kompatibel mit finFET-Strukturen sind, sowie auf Verfahren zur Herstellung derselben. Ein Aspekt der vorliegenden Erfindung besteht darin, eine Technik zum Herstellen eines Schaltkreises mit parallelen Widerständen auf der Grundlage eines üblichen finFET-Prozesses bereitzustellen. Zum Beispiel weist die Struktur des Halbleiters mit parallelen Widerständen in einem ersten Aspekt eine erste und wenigstens eine zweite Rippenstruktur auf. Jede der ersten und der wenigstens zweiten Rippenstruktur weist einen vertikal orientierten Halbleiterkörper auf. Der vertikal orientierte Halbleiterkörper weist vertikale Oberflächen auf. Die Struktur weist des Weiteren in jeder der ersten und der wenigstens zweiten Rippenstruktur einen dotierten Bereich auf. In dem Halbleiterkörper ist eine Konzentration von Dotierstoffionen vorhanden, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden. Die Struktur weist des Weiteren ein Paar von zusammengeschlossenen Rippen auf, die auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur ausgebildet sind. Das Paar von zusammengeschlossenen Rippen ist derart elektrisch angeschlossen, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
  • In einem zweiten Aspekt der Erfindung weist ein Verfahren zum Bilden einer Struktur das Bilden einer ersten und wenigstens einer zweiten Rippenstruktur auf. Jede der ersten und der wenigstens zweiten Rippenstruktur weist einen vertikal orientierten Halbleiterkörper auf. Der vertikal orientierte Halbleiterkörper weist vertikale Oberflächen auf. Das Verfahren weist des Weiteren das Bilden eines dotierten Bereichs in jeder der ersten und der wenigstens zweiten Rippenstruktur auf. In dem Halbleiterkörper ist eine Konzentration von Dotierstoffionen vorhanden, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden. Das Verfahren weist des Weiteren das Bilden eines Paars von zusammengeschlossenen Rippen auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur auf. Das Paar von zusammengeschlossenen Rippen ist derart elektrisch angeschlossen, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
  • In einem dritten Aspekt der Erfindung weist ein integrierter Schaltkreis, der wenigstens einen Schaltkreis mit parallelen Widerständen beinhaltet, eine erste und wenigstens eine zweite Rippenstruktur auf. Jede der ersten und der wenigstens zweiten Rippenstruktur weist einen vertikal orientierten Halbleiterkörper auf. Der vertikal orientierte Halbleiterkörper weist vertikale Oberflächen auf. Der Schaltkreis weist des Weiteren einen dotierten Bereich in jeder der ersten und der wenigstens zweiten Rippenstruktur auf. In dem Halbleiterkörper ist eine Konzentration von Dotierstoffionen vorhanden, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden. Der Schaltkreis weist des Weiteren ein Paar von zusammengeschlossenen Rippen auf, die auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur ausgebildet sind. Das Paar von zusammengeschlossenen Rippen ist derart elektrisch angeschlossen, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
  • Vorteilhafterweise stellen die vorstehend beschriebenen Techniken Rippenstrukturen zur Verfügung, die keine Neuausgestaltung von gegenwärtigen CMOS-Widerstands-Entwürfen erfordern.
  • Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung von illustrativen Ausführungsformen derselben ersichtlich, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine Halbleiterstruktur gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 2A bis 2C zeigen eine Ansicht von oben nach unten (2A), eine Querschnittansicht (2B) entlang der Ebene A-A von 2A und eine isometrische Ansicht (2C) der Halbleiterstruktur gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 3A bis 3C zeigen eine Ansicht von oben nach unten (3A), eine Querschnittansicht (3B) entlang der Ebene B-B von 3A und eine isometrische Ansicht (3C) der Halbleiterstruktur gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 4A bis 4C zeigen eine Ansicht von oben nach unten (4A), eine Querschnittansicht (4B) entlang der Ebene C-C von 4A und eine isometrische Ansicht (4C) der Halbleiterstruktur gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 5A bis 5D zeigen eine Ansicht von oben nach unten (45), eine Querschnittansicht (5B) entlang der Ebene D-D von 5A und zwei isometrische Ansichten (5C bis 5D) der Halbleiterstruktur gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 6A bis 6C zeigen eine Ansicht von oben nach unten (6A), eine Querschnittansicht (6B) entlang der Ebene E-E von 6A und eine isometrische Ansicht (6C) der Halbleiterstruktur gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 7A bis 7B zeigen eine Ansicht von oben nach unten (7A) und eine isometrische Ansicht (7B) der Halbleiterstruktur mit dem Paar von zusammengeschlossenen Rippen gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 8A bis 8B zeigen eine Ansicht von oben nach unten (8A) und eine isometrische Ansicht (8B) der Halbleiterstruktur mit Kontakten gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 9 zeigt eine Ansicht einer weiteren Halbleiterstruktur mit mehr als zwei parallel verbundenen Widerständen gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 10 zeigt eine Ansicht einer weiteren Halbleiterstruktur ohne die dielektrische Rippendeckschicht gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 11 zeigt eine Ansicht einer weiteren Halbleiterstruktur mit zwei leitfähigen Platten gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • 12 zeigt ein Schaltbild einer Halbleiterstruktur mit parallelen Widerständen gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterstruktur, die wenigstens zwei Widerstände beinhaltet, die parallel zueinander sind. Die Halbleiterstruktur ist kompatibel mit finFET-Strukturen und Verfahren zur Herstellung derselben, die in den begleitenden Figuren detailliert beschrieben sind. Die finFETs können finFETs mit Doppel-Gate oder finFETs mit Dreifach-Gate sein. Der Ausdruck ”fin (Rippe)” wird hierin zur Bezeichnung eines Halbleitermaterials verwendet, das als der Körper des FET eingesetzt wird.
  • 1 zeigt eine exemplarische Halbleiterstruktur 100 gemäß einer illustrativen Ausführungsform der vorliegenden Erfindung. Die Halbleiterstruktur 100 beinhaltet eine erste und wenigstens eine zweite Rippenstruktur 105, 110. Jede der ersten und der wenigstens zweiten Rippenstruktur 105, 110 weist einen vertikal orientierten Halbleiterkörper 115, 116 auf. Jeder der vertikal orientierten Halbleiterkörper 115, 116 beinhaltet vertikale Oberflächen 120, 121. Die Bezugszeichen 120, 121 bezeichnen die freiliegenden vertikalen Oberflächen von jeder der Rippen 105, 110. Ein dotierter Bereich 125, 126 in jeder der ersten und der wenigstens zweiten Rippenstruktur 105, 110 beinhaltet eine Konzentration von Dotierstoffionen in dem Halbleiterkörper 115, 116, um einen ersten Widerstand und wenigstens einen zweiten Widerstand 130, 135 zu bilden. Demzufolge sind die erste und die wenigstens zweite Rippenstruktur 105, 110 der erste beziehungsweise der wenigstens zweite Widerstand 130, 135.
  • Ein Paar von zusammengeschlossenen Rippen 140a, 140b ist auf äußeren Teilbereichen 145a bis 145d der dotierten Bereiche 125, 126 der ersten und der wenigstens zweiten Rippenstruktur 105, 110 ausgebildet. Das Paar von zusammengeschlossenen Rippen 140a, 140b ist mit der ersten und der wenigstens zweiten Rippenstruktur 105, 110 in einer solchen Weise elektrisch verbunden, dass der erste und der wenigstens zweite Widerstand 130, 135 parallel elektrisch miteinander verbunden sind.
  • Die 2A bis 8B stellen verschiedene Prozessschritte dar, die in der vorliegenden Erfindung bei der Herstellung der Halbleiterstruktur 100 eingesetzt werden, die wenigstens zwei Widerstände 130, 135 beinhaltet, die innerhalb eines Teilbereichs der Rippenstrukturen 105, 110, d. h. des dünnen, vertikal orientierten Halbleiterkörpers 115, 116, ausgebildet sind. 2A ist eine Ansicht der Halbleiterstruktur 100 von oben nach unten. 2B ist eine Querschnittansicht entlang der Ebene A-A von 2A. 2C ist eine isometrische Ansicht der Struktur 100. 2B zeigt eine Struktur 100, die ein Substrat 150 mit einem strukturierten Stapel beinhaltet, der einen Halbleiterkörperbereich 115, 116, d. h. Rippen 105, 110 (1), und eine dielektrische Rippendeckschicht 155, 156 aufweist, die oben auf dem Halbleiterkörperbereich 115, 116 vorhanden ist. Es ist anzumerken, dass jede Rippe 105, 110 (1) ein vertikal orientierter Halbleiterkörper 115, 116 (1) ist, der freiliegende vertikale Oberflächen 120, 121 (1) und eine obere horizontale Oberfläche beinhaltet, die durch eine dielektrische Rippendeckschicht 155, 156 geschützt ist.
  • Das Substrat 150 beinhaltet einen oberen Teilbereich 150b, der aus einem isolierenden Material besteht, das ein Oxid, ein Nitrid, ein Oxynitrid oder Mehrfachschichten derselben sein kann, jedoch nicht darauf beschränkt ist, sowie einen unteren Teilbereich 150a, der aus einem halbleitenden Material wie Silicium (Si) oder Silicium-Germanium (SiGe) besteht. Die Bereiche 150 und die Rippen 105, 110 (1) können Teil eines SOI(Silicium-auf-Isolator)-Materials sein. Alternativ sind die Schichten 150b und die Rippen 105, 110 Schichten, die separat oben auf einem Halbleitersubstrat abgeschieden sind.
  • Der Halbleiterkörper, d. h. der Rippenbereich 105, 110, besteht aus irgendeinem halbleitenden Material, das ein einkristallines Si oder SiGe sein kann, jedoch nicht darauf beschränkt ist. Die dielektrische Rippendeckschicht 155, 156 besteht aus einem dielektrischen Material, das Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder Mehrfachschichten derselben sein kann, jedoch nicht darauf beschränkt ist. Der Halbleiterkörper 115, 116 kann eine vertikale Dicke von ungefähr dreihundert (300) Ångström bis ungefähr zweitausend (2.000) Ångström aufweisen.
  • Die in 2B gezeigte Struktur wird unter Verwendung herkömmlicher Prozesse hergestellt, die dem Fachmann allgemein bekannt sind. Zum Beispiel wird die dielektrische Rippendeckschicht 155, 156 mittels Verwenden eines herkömmlichen Abscheidungsprozesses, wie chemischer Gasphasenabscheidung (CVD), plasmaunterstützter CVD oder einer Abscheidung aus einer chemischen Lösung, oben auf einer Schicht aus halbleitendem Material 115, 116 gebildet. Alternativ kann die dielektrische Rippendeckschicht 155, 156 unter Verwendung eines herkömmlichen thermischen Oxidations-, Nitrierungs- oder Oxynitrierungs-Prozesses, die dem Fachmann allgemein bekannt sind, auf dem Halbleiterkörper 115, 116 (d. h. den Rippen 105, 110) aufgewachsen werden.
  • Im Anschluss an die Bildung des dielektrischen Rippendeckschichtmaterials 155, 156 auf dem Halbleiterkörper 115, 116 wird die Struktur 100 einer herkömmlichen Lithographie (die das Anbringen eines Photoresists 159 an der dielektrischen Rippendeckschicht 155, 156, das Belichten des Photoresists 159 mit einem Strahlungsmuster und das Entwickeln des Musters in das Photoresist 159 unter Verwendung eines herkömmlichen Resistentwicklers beinhaltet) und einem Trockenätzen unterworfen, wie reaktivem Ionenätzen, Ionenstrahlätzen, Plasmaätzen oder Laserablation. Der Ätzschritt kann einen einzelnen Ätzprozess oder mehrere Ätzprozesse beinhalten, um die in den 3A bis 3C dargestellte Struktur bereitzustellen. Nach dem Ätzen wird das Photoresist 159 unter Verwendung eines herkömmlichen Ablöseprozesses, der dem Fachmann allgemein bekannt ist, von der Struktur entfernt.
  • Die in 3B gezeigte Struktur 100 wird dann, wobei die dielektrische Rippendeckschicht 155, 156 die obere horizontale Oberfläche des vertikal orientierten Halbleiterkörpers 115, 116, d. h. der Rippe 105, 110, schützt, einem Implantationsschritt unterworfen, bei dem Dotierstoffionen (mit 152 gekennzeichnet) in die freiliegenden vertikalen Oberflächen des Halbleiterkörpers 115, 116 hinein implantiert werden, um einen dotierten Bereich 160, 161 innerhalb des Halbleiterkörpers 115, 116 zu bilden. Es ist anzumerken, dass sich der dotierte Bereich 160, 161 von den vertikalen Oberflächen des Halbleiterkörpers 115, 116 nach innen erstreckt. Speziell wird der dotierte Bereich 160, 161 in jeder freiliegenden vertikalen Oberfläche des Halbleiterkörpers 115, 116 gebildet, wobei Implantationsbedingungen verwendet werden, bei denen die Dotierstoffkonzentration und die Implantationsenergie ausreichend sind, um in die freiliegenden vertikalen Oberflächen des Halbleiterkörpers 115, 116 einzudringen, ohne den Halbleiterkörper zu sättigen.
  • Es ist anzumerken, dass der Ausdruck ”tief genug, um in die Oberfläche des Halbleiterkörpers einzudringen, ohne den Halbleiterkörper zu sättigen” anzeigt, dass die in dem vorstehend identifizierten Implantationsschritt verwendeten Dotierstoffionen nicht vollständig durch den Halbleiterkörper hindurch implantiert werden. Folglich werden die Dotierstoffionen in dem Implantationsschritt so implantiert, dass Implantationsbereiche gebildet werden, die sich überwiegend in der Nähe der vertikalen Seitenwände des Halbleiterkörpers befinden; die Implantationsbereiche erstrecken sich nicht in den inneren Teilbereich des Halbleiterkörpers hinein. Bei sehr dünnen Rippen ist es ziemlich einfach, Dotierstoffionen derart zu implantieren, dass die Rippe eine einigermaßen gleichmäßige Dotierstoffkonzentration durch die ganze Rippe hindurch aufweist (eine ”gesättigte Rippe”). Gesättigte dünne Rippen führen jedoch zu einem Widerstand, dessen Widerstandswert in hohem Maße unabhängig von der Dicke der Rippe ist. Die Tiefe und die Konzentration für jede Rippe sind ungefähr gleich, was zu einer im Wesentlichen identischen gesamten Dotierstoffdosis in jeder Rippe führt. Nach einer Wärmebehandlung können die dickeren Rippen jedoch eine Dotierstoffdosis aufweisen, die über eine dickere Rippe verteilt ist, was zu einer niedrigeren endgültigen Dotierstoffkonzentration führt.
  • Es versteht sich, dass die Dosis der Implantation dazu verwendet werden kann, den resultierenden Widerstandswert für jeden dotierten Bereich 160, 161 innerhalb des Halbleiterkörpers 115, 116 anzupassen. Tabelle I zeigt zum Beispiel die Dotierstoffkonzentration für drei Widerstände. Das eingesetzte Dotierstoffion kann entweder ein Dotierstoff vom n-Typ oder ein Dotierstoff vom p-Typ sein. In einer Ausführungsform wird eine Borimplantation mit einer Dosis von ungefähr 1E14 Atomen/cm2 bis ungefähr 5E15 Atomen/cm2 mit Energiepegeln von ungefähr fünf (5) Kiloelektronen-Volt (keV) bis ungefähr zehn (10) keV durchgeführt. Es versteht sich, dass der dotierte Bereich 115 der ersten Rippenstruktur 105 einen anderen Dotierstofftyp oder den gleichen Dotierstofftyp wie der dotierte Bereich 116 der wenigstens zweiten Rippenstruktur 110 aufweisen kann. Der dotierte Halbleiterkörper 115, 116 kann mittels eines deckenden Abscheidungsprozesses gebildet werden, wie chemischer Gasphasenabscheidung, physikalischer Gasphasenabscheidung, Plasmadotierung oder einer Kombination derselben. Tabelle I
    Dotierkonzentration (/cm3) Flächenwiderstand (Ohm/Quadrat) Gesamtwiderstandswert der Rippe (kOhm): Rippenlänge = 0,5 Mikrometer (μm); Rippenbreite = 10 μm; Rippenlänge = 30 Nanometer (nm)
    1E + 19 4.655 232,75
    5E + 19 925 46,25
    1E + 20 473 23,67
  • Der Implantationsschritt kann unter Verwendung eines maskenlosen Ionenimplantationsprozesses oder eines Ionenimplantationsprozesses mit Maske ausgeführt werden.
  • Im Anschluss an den Implantationsschritt wird die Struktur 100 einem schnellen thermischen Wärmebehandlungs(RTA)-Prozess unterworfen, zum Beispiel bei ungefähr eintausend (1.000) Grad Celsius während etwa fünf (5) Sekunden, was dazu dient, dass die Dotierstoffionen durch die Rippe hindurch bis zu einer vorgegebenen Tiefe diffundieren, die unabhängig von der Dicke der Rippe ebenso wie von der Konzentration des Dotierstoffions ist. Der Aktivierungswärmebehandlungsschritt wird zum Beispiel in einer inerten Atmosphäre, wie Helium (He), Argon (Ar) oder einem Gemisch derselben, bei einer Temperatur von etwa siebenhundert (700) Grad Celsius oder höher während einer Zeitspanne von ungefähr einer (1) Minute oder länger durchgeführt.
  • Bezugnehmend auf die 4A bis 4C wird nach dem Wärmebehandlungsprozess oben auf dem vertikal orientierten Halbleiterkörper 115, 116 eine dielektrische Schicht 175 gebildet. Die dielektrische Schicht 175 beinhaltet ein dielektrisches Material, das Hafniumoxid sein kann, jedoch nicht darauf beschränkt ist. Die dielektrische Schicht 175 kontaktiert den Halbleiterkörper 115, 116 der ersten und der wenigstens zweiten Rippenstruktur 105, 110 an den vertikalen Oberflächen und den oberen horizontalen Oberflächen der Halbleiterkörper 115, 116; und den unteren horizontalen Oberflächen, die sich zwischen den vertikalen Oberflächen 120, 121 des Halbleiterkörpers 115, 116 der ersten und der wenigstens zweiten Rippe befinden.
  • Im Anschluss an die Abscheidung der dielektrischen Schicht 175 wird oben auf der dielektrischen Schicht 175 eine leitfähige Schicht 180 gebildet. Die leitfähige Schicht 180 besteht aus einem leitfähigen Material, das Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (WN), Titanaluminiumnitrid (TiAlN), Tantalkohlenstoffnitrid (TaCN), Kobaltwolframphosphid (CoWP), Titan (Ti), Tantal (Ta), Wolfram (W) sein kann, jedoch nicht darauf beschränkt ist, oder es wird eine Kombination derselben unter Verwendung eines herkömmlichen Abscheidungsprozesses, der dem Fachmann allgemein bekannt ist, oben auf der gesamten Struktur gebildet, wie in den 5A bis 5D gezeigt. Die dielektrische Schicht 175 und die leitfähige Schicht 180 können mittels Verwenden eines herkömmlichen Abscheidungsprozesses gebildet werden, wie chemischer Gasphasenabscheidung (CVD), physikalischer Abscheidung (Sputtern), plasmaunterstützter CVD, atomarer Schichtabscheidung oder einer Abscheidung aus einer chemischen Lösung. Die resultierende Struktur, die gebildet ist, ist in den 4A bis 4C gezeigt.
  • Als Nächstes wird oben auf einem Teilbereich der in den 4A bis 4C gezeigten Struktur eine strukturierte Maskierungsschicht 185 gebildet, um so die zum Beispiel in den 5A bis 5D gezeigte Struktur bereitzustellen. Es ist anzumerken, dass diese resultierende Struktur weiterhin den strukturierten Stapel (die leitfähige Schicht 180, die dielektrische Schicht 175, die dielektrische Rippendeckschicht 155, 156 und den Halbleiterkörper 115, 116) enthält und dass die strukturierte Maskierungsschicht 185 einen Teilbereich der leitfähigen Schicht 180, der dielektrischen Schicht 175, der dielektrischen Rippendeckschicht 155, 156 und des Halbleiterkörpers 115, 116 schützt, während Endteilbereiche des strukturierten Stapels freigelegt verbleiben.
  • Ein Photoresist, nicht gezeigt, wird an der Maskierungsschicht 185 angebracht, und herkömmliche Lithographie und Ätzen werden bei der Bildung der strukturierten Maskierungsschicht eingesetzt. Nach dem Ätzschritt wird das Photoresist von der Struktur entfernt, wodurch die in den 5A bis 5D dargestellte Struktur bereitgestellt wird.
  • Die leitfähige Schicht 180, die nicht durch die strukturierte Maskierungsschicht 185 geschützt ist, wird unter Verwendung eines herkömmlichen Ätzprozesses, der beim Entfernen der leitfähigen Schicht von der Struktur selektiv ist, von der Struktur entfernt. Die resultierende Struktur, die nach der Entfernung von Teilbereichen der leitfähigen Schicht 180 von der Struktur 100 ausgebildet ist, ist zum Beispiel in 5D gezeigt. Es ist anzumerken, dass die in 5D gezeigte Struktur freiliegende Endteilbereiche 170a, 170b, 171a und 171b des Halbleiterkörpers 115, 116 aufweist, die nicht durch die strukturierte Maskierungsschicht 185 geschützt sind.
  • Dann wird die strukturierte Maskierungsschicht 185 unter Verwendung von herkömmlichen Prozessen entfernt, die dem Fachmann allgemein bekannt sind. Über einem Teil der Rippenstrukturen 105, 110 wird eine dicke Dünnschicht aus polykristallinem Silicium oder Polysilicium (auch als poly-Si oder Poly bekannt) 190 gebildet, wie in den 6A bis 6C gezeigt. Dann wird die dicke Dünnschicht aus polykristallinem Silicium 190 einem Implantationsschritt unterworfen, bei dem Dotierstoffionen (mit 195 gekennzeichnet) in das polykristalline Silicium 190 implantiert werden. Das dotierte Poly 190 über den Rippenstrukturen 105, 110 kann eine Gate-Elektrode für einen Rippen-Transistor sein. Das dotierte Poly 190 kann außerdem Implantate schützen, die später in einem üblichen finFET-Prozessablauf gebildet werden können, zum Beispiel beim Hinzufügen einer Source-/Drain-Implantation.
  • Nach der Bildung des dotierten Poly 190 wird ein Paar von zusammengeschlossenen Rippen 140a, 140b gebildet, wie in den 7A bis 7B gezeigt. Die zusammengeschlossenen Rippen 140a, 140b bestehen aus einem leitfähigen Material, das TiN, TaN, WN, TiAlN, TaCN, CoWP, Ti, Ta, W sein kann, jedoch nicht darauf beschränkt ist, oder es wird eine Kombination derselben unter Verwendung eines herkömmlichen Abscheidungsprozesses gebildet, der dem Fachmann allgemein bekannt ist.
  • Die zusammengeschlossenen Rippen 140a, 140b sind im Wesentlichen senkrecht zu der ersten und der zweiten Rippenstruktur 105, 110. Die Rippenstrukturen 105, 110 sind der erste beziehungsweise der zweite Widerstand 130, 135. Das Paar von zusammengeschlossenen Rippen 140a, 140b wird mit den Endteilbereichen 170a, 170b, 171a, 171b der ersten und der zweiten Rippenstruktur 105, 110 gebildet. Die zusammengeschlossenen Rippen 140a, 140b sind mit der ersten und der zweiten Rippenstruktur 105, 110 in einer solchen Weise elektrisch verbunden, dass der erste und der wenigstens zweite Widerstand 130, 135 parallel elektrisch miteinander verbunden sind. Die Höhe der zusammengeschlossenen Rippen 140a, 140b kann die gleiche Höhe wie jene der ersten und der wenigstens zweiten Rippenstruktur 105, 110 sein.
  • Nach der Bildung des Paars von zusammengeschlossenen Rippen 140a, 140b wird wenigstens ein Kontakt 197 auf dem Paar von zusammengeschlossenen Rippen 140a, 140b gebildet, wie in den 8A bis 8B gezeigt. Verschiedene Kontakte können auch gebildete Durchkontaktöffnungen (nicht gezeigt) sein, die in der dielektrischen Schicht 175 gebildet und mit Metall gefüllt werden, um verschiedene Kontakte zu bilden.
  • 9 stellt eine weitere Ausführungsform einer Struktur 200 dar. Die Struktur 200 ist der Struktur 100 ähnlich, mit der Ausnahme, dass mehr als zwei Widerstände in einem Schaltkreis mit parallelen Widerständen ausgebildet sind.
  • 10 stellt eine weitere Ausführungsform einer Struktur 300 dar. Die Struktur 300 ist der Struktur 100 ähnlich, mit der Ausnahme, dass in der Struktur 300 die dielektrische Rippendeckschicht 155, 156 nicht ausgebildet ist. Mit anderen Worten ist die dielektrische Rippendeckschicht 155, 156, die in der Struktur 100 vorhanden ist, in der Struktur 300 weggelassen.
  • 11 stellt eine weitere Ausführungsform einer Struktur 400 dar. Die Struktur 400 ist der Struktur 300 ähnlich, mit der Ausnahme, dass nach der Bildung der Halbleiterkörper 415, 416 eine erste leitfähige Schicht 480 über den Halbleiterkörpern 415, 416 gebildet wird. Dann wird eine dielektrische Schicht 475 über der ersten leitfähigen Schicht 480 gebildet, und schließlich wird eine zweite leitfähige Schicht 485 über der dielektrischen Schicht 475 gebildet. Das Material und der Prozess für das Bilden der dielektrischen Schicht 475 und der ersten und der zweiten leitfähigen Schicht 480, 485 sind jenen ähnlich, die unter Bezugnahme auf die Struktur 100 beschrieben wurden.
  • 12 stellt ein schematisches Schaubild dar, das ein Schaltbild der Struktur 100 mit parallelen Widerständen zeigt. Die Struktur 100 kann des Weiteren einen Kondensator in Serie mit jedem der Widerstände beinhalten. Das Bilden eines Kondensators, wie eines Metall-Isolator-Metall-Kondensators (MIMCAP), der kompatibel mit einer finFET-Struktur ist, ist in der U.S. Application No. 12/793.292 offenbart, die am 3. Juni 2010 eingereicht wurde, deren Offenbarung durch Verweis hierin aufgenommen ist.
  • Wenigstens ein Teilbereich des Schaltkreises der vorliegenden Erfindung mit parallelen Widerständen kann in einem integrierten Schaltkreis ausgeführt sein. Bei der Bildung von integrierten Schaltkreisen wird eine Vielzahl identischer Chips typischerweise in einem wiederholten Muster auf einer Oberfläche eines Halbleiterwafers gebildet. Jeder Chip beinhaltet eine hierin beschriebene Einheit und kann weitere Strukturen und/oder Schaltkreise beinhalten. Der einzelne Chip wird von dem Wafer abgeschnitten oder abgeteilt, dann als ein integrierter Schaltkreis gepackt. Ein Fachmann weiß, wie Wafer in Chips zerteilt und Chips gepackt werden, um integrierte Schaltkreise herzustellen. Derart gefertigte integrierte Schaltkreise werden als Teil dieser Erfindung betrachtet.
  • Es ist ersichtlich und es versteht sich, dass die vorstehend beschriebenen exemplarischen Ausführungsformen der Erfindung in einer Anzahl unterschiedlicher Weisen ausgeführt werden können. In Anbetracht der hierin bereitgestellten Lehren der Erfindung ist ein Fachmann in der Lage, weitere Ausführungen der Erfindung in Betracht zu ziehen. Tatsächlich versteht es sich, wenngleich hierin illustrative Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben wurden, dass die Erfindung nicht auf jene konkreten Ausführungsformen beschränkt ist und dass von einem Fachmann verschiedene Änderungen und Modifikationen durchgeführt werden können, ohne vom Umfang oder Inhalt der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 12/793292 [0047]

Claims (25)

  1. Struktur, die aufweist: eine erste und wenigstens eine zweite Rippenstruktur, wobei jede der ersten und der wenigstens zweiten Rippenstruktur einen vertikal orientierten Halbleiterkörper aufweist, wobei der vertikal orientierte Halbleiterkörper vertikale Oberflächen aufweist; einen dotierten Bereich in jeder der ersten und der wenigstens zweiten Rippenstruktur, der eine Konzentration von Dotierstoffionen aufweist, die in dem Halbleiterkörper vorhanden ist, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden; und ein Paar von zusammengeschlossenen Rippen, die auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur ausgebildet sind, wobei das Paar von zusammengeschlossenen Rippen derart elektrisch angeschlossen ist, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
  2. Struktur nach Anspruch 1, wobei jeder der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur in dem vertikal orientierten Halbleiterkörper derart vorliegt, dass er sich von den vertikalen Oberflächen nach innen erstreckt.
  3. Struktur nach Anspruch 1, wobei die Dotierstoffionen der ersten und der zweiten Rippenstruktur bis zu einer vorgegebenen Tiefe in den Halbleiterkörper hinein diffundiert werden, die unabhängig von einer Dicke des Halbleiterkörpers und der Konzentration der Dotierstoffionen ist.
  4. Struktur nach Anspruch 1, wobei jeder Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur oben auf einer horizontalen Oberfläche eine dielektrische Rippendeckschicht aufweist.
  5. Struktur nach Anspruch 4, wobei die dielektrische Rippendeckschicht aus SiO2 besteht.
  6. Struktur nach Anspruch 1, wobei sich die erste und die zweite Rippenstruktur auf einer Isolatormaterialschicht eines Substrats befinden.
  7. Struktur nach Anspruch 1, wobei die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur beinhalten: eine dielektrische Schicht, welche die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur an den vertikalen Oberflächen und den oberen horizontalen Oberflächen der Halbleiterkörper und den unteren horizontalen Oberflächen kontaktiert, die sich zwischen den vertikalen Oberflächen der Halbleiterkörper der ersten und der wenigstens zweiten Rippe befinden; und eine leitfähige Platte, welche die dielektrische Schicht kontaktiert.
  8. Struktur nach Anspruch 7, wobei die leitfähige Platte aus TiN, TaN oder WN besteht.
  9. Struktur nach Anspruch 7, wobei die dielektrische Schicht aus HfO2 besteht.
  10. Struktur nach Anspruch 1, wobei der dotierte Bereich der ersten Rippenstruktur einen anderen Dotierstofftyp oder den gleichen Dotierstofftyp wie der dotierte Bereich der wenigstens zweiten Rippenstruktur aufweist.
  11. Struktur nach Anspruch 1, wobei das Paar von zusammengeschlossenen Rippen eine Vielzahl von Kontakten auf einer Oberseite des Paars von zusammengeschlossenen Rippen beinhaltet.
  12. Struktur nach Anspruch 1, wobei das Paar von zusammengeschlossenen Rippen aus Silicium besteht.
  13. Struktur nach Anspruch 1, wobei die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur beinhalten: eine erste leitfähige Platte, welche die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur an den vertikalen Oberflächen und den oberen horizontalen Oberflächen der Halbleiterkörper und den unteren horizontalen Oberflächen kontaktiert, die sich zwischen den vertikalen Oberflächen der Halbleiterkörper der ersten und der wenigstens zweiten Rippe befinden; eine dielektrische Schicht, welche die erste leitfähige Platte kontaktiert; und eine zweite leitfähige Platte, welche die dielektrische Schicht kontaktiert.
  14. Struktur nach Anspruch 13, wobei die erste und die zweite leitfähige Platte aus W, TiN, TaN oder WN bestehen.
  15. Struktur nach Anspruch 1, wobei jeder der Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur aus einkristallinem Si oder SiGe besteht.
  16. Verfahren zum Bilden einer Struktur, das aufweist: Bilden einer ersten und wenigstens einer zweiten Rippenstruktur, wobei jede der ersten und der wenigstens zweiten Rippenstruktur einen vertikal orientierten Halbleiterkörper aufweist, wobei der vertikal orientierte Halbleiterkörper vertikale Oberflächen aufweist; Bilden eines dotierten Bereichs in jeder der ersten und der wenigstens zweiten Rippenstruktur, der eine Konzentration von Dotierstoffionen beinhaltet, die in dem Halbleiterkörper vorhanden ist, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden; und Bilden eines Paars von zusammengeschlossenen Rippen auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur, wobei das Paar von zusammengeschlossenen Rippen derart elektrisch angeschlossen ist, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
  17. Verfahren nach Anspruch 16, wobei jeder der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur in dem vertikal orientierten Halbleiterkörper derart vorliegt, dass er sich von den vertikalen Oberflächen nach innen erstreckt.
  18. Verfahren nach Anspruch 16, wobei die Dotierstoffionen der ersten und der wenigstens zweiten Rippenstruktur bis zu einer vorgegebenen Tiefe in den Halbleiterkörper hinein diffundiert werden, die unabhängig von einer Dicke des Halbleiterkörpers und der Konzentration der Dotierstoffionen ist.
  19. Verfahren nach Anspruch 16, wobei jeder Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur oben auf einer horizontalen Oberfläche eine dielektrische Rippendeckschicht aufweist.
  20. Verfahren nach Anspruch 16, wobei sich die erste und die wenigstens zweite Rippenstruktur auf einer Isolatormaterialschicht eines Substrats befinden.
  21. Verfahren nach Anspruch 16, wobei die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur beinhalten: Bilden eines dotierten Bereichs in jeder der ersten und der wenigstens zweiten Rippenstruktur, der eine Konzentration von Dotierstoffionen beinhaltet, die in dem Halbleiterkörper vorhanden ist, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden; und Bilden eines Paars von zusammengeschlossenen Rippen auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur, wobei das Paar von zusammengeschlossenen Rippen derart elektrisch angeschlossen ist, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
  22. Verfahren nach Anspruch 16, wobei der dotierte Bereich der ersten Rippenstruktur einen anderen Dotierstofftyp oder den gleichen Dotierstofftyp wie der dotierte Bereich der wenigstens zweiten Rippenstruktur aufweist.
  23. Verfahren nach Anspruch 16, wobei das Paar von zusammengeschlossenen Rippen eine Vielzahl von Kontakten auf einer Oberseite des Paars von zusammengeschlossenen Rippen beinhaltet.
  24. Verfahren nach Anspruch 16, wobei die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur beinhalten: Bilden einer ersten leitfähigen Platte, welche die Halbleiterkörper der ersten und der wenigstens zweiten Rippenstruktur an den vertikalen Oberflächen und den oberen horizontalen Oberflächen der Halbleiterkörper und den unteren horizontalen Oberflächen kontaktiert, die sich zwischen den vertikalen Oberflächen der Halbleiterkörper der ersten und der wenigstens zweiten Rippe befinden; Bilden einer dielektrischen Schicht, welche die erste leitfähige Platte kontaktiert; und Bilden einer zweiten leitfähigen Platte, welche die dielektrische Schicht kontaktiert.
  25. Integrierter Schaltkreis, der wenigstens einen Schaltkreis mit parallelen Widerständen beinhaltet, wobei der wenigstens eine Schaltkreis mit parallelen Widerständen aufweist: eine erste und wenigstens eine zweite Rippenstruktur, wobei jede der ersten und der wenigstens zweiten Rippenstruktur einen vertikal orientierten Halbleiterkörper aufweist, wobei der vertikal orientierte Halbleiterkörper vertikale Oberflächen aufweist; einen dotierten Bereich in jeder der ersten und der wenigstens zweiten Rippenstruktur, der eine Konzentration von Dotierstoffionen aufweist, die in dem Halbleiterkörper vorhanden ist, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden; und ein Paar von zusammengeschlossenen Rippen, die auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur ausgebildet sind, wobei das Paar von zusammengeschlossenen Rippen derart elektrisch angeschlossen ist, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385050B2 (en) 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8796772B2 (en) * 2012-09-24 2014-08-05 Intel Corporation Precision resistor for non-planar semiconductor device architecture
US8815668B2 (en) * 2012-12-07 2014-08-26 International Business Machines Corporation Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask
US8847311B2 (en) * 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US20140239395A1 (en) * 2013-02-25 2014-08-28 International Business Machines Corporation Contact resistance reduction in finfets
KR102191221B1 (ko) 2014-09-23 2020-12-16 삼성전자주식회사 저항 소자 및 이를 포함하는 반도체 소자
US9614023B2 (en) * 2014-12-29 2017-04-04 Globalfoundries Inc. Substrate resistor with overlying gate structure
US9837405B1 (en) 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width
CN107799522B (zh) * 2016-08-29 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10002868B2 (en) 2016-09-30 2018-06-19 International Business Machines Corporation Vertical fin resistor devices
US10930729B2 (en) * 2016-10-21 2021-02-23 Intel Corporation Fin-based thin film resistor
US9954050B1 (en) 2016-10-24 2018-04-24 International Business Machines Corporation Precise/designable FinFET resistor structure
CN108091639B (zh) * 2016-11-23 2020-05-08 中芯国际集成电路制造(北京)有限公司 半导体电阻及其制造方法
US10249769B1 (en) * 2017-12-13 2019-04-02 Dialog Semiconductor, Inc. On-chip tuneable diffusion resistor
US10797046B1 (en) 2019-03-29 2020-10-06 GlobalFoundries, Inc. Resistor structure for integrated circuit, and related methods
WO2022034423A1 (en) * 2020-08-10 2022-02-17 Silanna Asia Pte Ltd Ultra-high voltage resistor with voltage sense

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3654580A (en) 1969-03-14 1972-04-04 Sanders Associates Inc Resistor structure
US5315143A (en) * 1992-04-28 1994-05-24 Matsushita Electric Industrial Co., Ltd. High density integrated semiconductor device
JP3877188B2 (ja) 1997-04-10 2007-02-07 株式会社ウェブマネー 電子通貨システム
JPH11330363A (ja) * 1998-05-19 1999-11-30 Mitsumi Electric Co Ltd 半導体装置
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
US6720231B2 (en) 2002-01-28 2004-04-13 International Business Machines Corporation Fin-type resistors
JP2003347414A (ja) 2002-05-28 2003-12-05 Ricoh Co Ltd 半導体装置の製造方法
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6853020B1 (en) * 2002-11-08 2005-02-08 Advanced Micro Devices, Inc. Double-gate semiconductor device
US7173310B2 (en) 2002-12-03 2007-02-06 International Business Machines Corporation Lateral lubistor structure and method
US6855607B2 (en) 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. Multi-step chemical mechanical polishing of a gate area in a FinFET
US7087506B2 (en) 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
EP1519421A1 (de) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Halbleiterbauelement mit mehrfachem Gate und diesbezügliches Herstellungsverfahren
US6787406B1 (en) * 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US8217450B1 (en) * 2004-02-03 2012-07-10 GlobalFoundries, Inc. Double-gate semiconductor device with gate contacts formed adjacent sidewalls of a fin
US7241649B2 (en) 2004-10-29 2007-07-10 International Business Machines Corporation FinFET body contact structure
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
DE102005039365B4 (de) 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
US7491630B2 (en) 2006-03-15 2009-02-17 Freescale Semiconductor, Inc. Undoped gate poly integration for improved gate patterning and cobalt silicide extendibility
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US7859081B2 (en) 2007-03-29 2010-12-28 Intel Corporation Capacitor, method of increasing a capacitance area of same, and system containing same
JP2009016525A (ja) 2007-07-04 2009-01-22 Renesas Technology Corp 半導体装置
JP4455632B2 (ja) 2007-09-10 2010-04-21 株式会社東芝 半導体装置
DE102008059500B4 (de) 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8227867B2 (en) 2008-12-23 2012-07-24 International Business Machines Corporation Body contacted hybrid surface semiconductor-on-insulator devices
US8053809B2 (en) 2009-05-26 2011-11-08 International Business Machines Corporation Device including high-K metal gate finfet and resistive structure and method of forming thereof
US8187928B2 (en) * 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
JP2011119606A (ja) * 2009-12-07 2011-06-16 Sen Corp 半導体装置の製造方法
US8664720B2 (en) * 2010-08-25 2014-03-04 Infineon Technologies Ag High voltage semiconductor devices
US9385050B2 (en) 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes

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Publication number Publication date
GB2500541A (en) 2013-09-25
GB201312090D0 (en) 2013-08-21
CN103283016A (zh) 2013-09-04
JP2014506400A (ja) 2014-03-13
US9385050B2 (en) 2016-07-05
CN103283016B (zh) 2015-11-25
GB2500541B (en) 2014-08-13
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