DE102008035707B4 - Bipolartransistor-Finfet-Technologie - Google Patents

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Abstract

Vorrichtung, aufweisend: mindestens einen CMOS-Transistor, der über einem Substrat (110) angeordnet ist; und mindestens einen Finnen-Bipolartransistor (100) mit einer Finnenstruktur (126), der über dem Substrat (110) angeordnet ist; und eine Basiselektroden-Kontaktleitung (130), die auf der Oberfläche der Finnenstruktur (126) über einem Basisbereich (128) des Finnen-Bipolartransistors (100) angeordnet ist und mit dem Basisbereich (128) des Finnen-Bipolartransistors (100) in elektrisch leitfähigem Kontakt steht, wobei der Basisbereich (128) in der Finnenstruktur (126) angeordnet ist.

Description

  • Die verschiedenen hierin beschriebenen Ausführungsformen betreffen im Allgemeinen die Transistortechnologie und insbesondere eine Vorrichtung und ein Verfahren zum Herstellen von Transistoren.
  • Bipolartransistoren sind in Halbleitervorrichtungen weit verbreitet. In einigen elektronischen Schaltungsanwendungen ist es wünschenswert, Bipolartransistoren und CMOS-Vorrichtungen zu verwenden.
  • Wenngleich schon lange Zeit bekannt ist, dass die Reduzierung der Größe von elektronischen Komponenten wünschenswert ist, sind die praktischen Mittel dazu nicht ohne weiteres zu bestimmen und führen zu keinerlei vorhersagbaren Ergebnissen.
  • Auf dem Gebiet der Halbleitertechnik ist der Wunsch nach der kontinuierlichen Verringerung der Größe von Halbleitervorrichtungen keine Entwicklung von kleineren Schritten zur Verringerung der Größe von verschiedenen Aspekten einer Halbleitervorrichtung gewesen, sondern hat wesentliche Änderungen in der Grundstruktur als auch in der Herstellungsweise der Struktur erforderlich gemacht.
  • Aus einer Reihe von Gründen, zu denen die Verringerung der Halbleitergröße gehört, sind Feldeffekttransistoren, die mit CMOS-Technologie hergestellt werden, zum Standard für Speichervorrichtungen geworden, bei denen eine große Anzahl von Halbleitervorrichtungen auf einen integrierten Schaltkreis-Chip gepackt wird. Die Verwendung der CMOS-Technologie hat im Allgemeinen eine Verringerung der Größe von Halbleitervorrichtungen ermöglicht, verglichen mit derjenigen, die beim Verwenden von Bipolartransistor-Vorrichtungen erreicht wird.
  • Es gibt eine Reihe von Schaltkreis-Anwendungen, bei denen zunehmend große Treiberströme bei stetig zunehmenden Frequenzen gehandhabt werden müssen. In solchen Anwendungen ist die Stromhandhabungskapazität von Bipolartransistoren wünschenswert, wenngleich ihre Größe ein Nachteil ist. Außerdem kann es sein, dass die Bipolartransistoren nicht für alle betriebsbedingten Einschränkungen eines bestimmten Schaltkreises die beste Lösung sind.
  • Aus dem Dokument US 5 115 289 A sind Schaltungen bekannt, welchen einen MOSFET und einen damit gekoppelten Bipolartransistor in Finnentechnologie aufweisen.
  • Mit der Erfindung soll die Aufgabe gelöst werden, elektronische Schaltungen mit einer flexiblen Gestaltung hinsichtlich ihrer Anwendungsmöglichkeiten und ihrer Funktionalität zu ermöglichen.
  • Diese Aufgabe wird mit den Gegenständen der unabhängigen Ansprüche 1, 4 und 13 gelöst. In den jeweiligen Unteransprüchen sind weitere Ausgestaltungen angegeben.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden noch näher erläutert.
  • Es zeigen
  • 1 eine perspektivische Ansicht eines Bipolartransistors gemäß mindestens einer Ausführungsform der Erfindung;
  • 2A bis 2D sind Detailansichten im Schnitt von Zwischenprodukten des Bipolartransistors aus 1 zu verschiedenen Stufen im Herstellungsverfahren entlang der Schnittlinie 2-2' aus 1;
  • 3A bis 3D sind Detailansichten im Schnitt von Zwischenprodukten des Bipolartransistors aus 1 zu verschiedenen Stufen im Herstellungsverfahren entlang der Schnittlinie 3-3' aus 1, die unter Anwendung des Verfahrens aus 5 hergestellt werden;
  • 4A und 4B sind Schnittansichten einer anderen Ausführungsform des Zwischenprodukts des in 2B und 3B dargestellten Bipolartransistors, das unter Anwendung des Verfahrens aus 6 hergestellt wird;
  • 5 ist ein Flussdiagramm von Ausführungsformen einiger der Verfahrensschritte bei der Herstellung von Finnen-Bipolartransistoren und FinFET-Transistoren auf demselben Substrat;
  • 6 ist ein Flussdiagramm von Ausführungsformen einiger der Verfahrensschritte bei der Herstellung von Finnen-Bipolartransistoren und FinFET-Transistoren auf demselben Substrat;
  • 7 ist ein Flussdiagramm von Ausführungsformen einiger der Verfahrensschritte bei der Herstellung von Finnen-Bipolartransistoren und FinFET-Transistoren auf demselben Substrat; und
  • 8A bis 8B und 9A bis 9B sind Schnittansichten einer anderen Ausführungsform des Zwischenprodukts des in 2B und 3B dargestellten Bipolartransistors, das unter Anwendung des Verfahrens aus 7 hergestellt wird;
  • Um die vorteilhaften Betriebseigenschaften zu erhalten, die von Bipolartransistoren und CMOS-Vorrichtungen bereitgestellt werden, gibt es Situationen, in denen die Verwendung von Bipolartransistoren und CMOS-Transistoren in einer einzigen Schaltung gewünscht wird. Aus Gründen, die aus der nachstehenden Beschreibung deutlicher werden, erfordert die Herstellung von integrierten Schaltungen mit Bipolar-Vorrichtungen und CMOS-Vorrichtungen auf demselben Chip Lösungen, die mehr als das einfache Kombinieren von Herstellungsschritten sind, die bei der Herstellung von CMOS-Transistoren und Bipolartransistoren benutzt werden.
  • Bipolartransistoren in BiCMOS-Schaltungen werden im Allgemeinen als vertikale Bipolartransistoren gebildet. Die Verringerung der Größe solcher Vorrichtungen wird oft durch vertikales Skalieren mit steilen und schmalen Basis-Dotierungsprofilen erreicht. Einige integrierte BiCMOS-Strukturen haben SiGe-Bipolartransistoren verwendet. Verbesserungen hinsichtlich der Vorrichtungsgeschwindigkeit in solchen Vorrichtungen sind durch die Verringerung der Basisbreite erreicht worden. Jedoch wird eine planare Integration in solchen Vorrichtungen oft zu Lasten einer stark verringerten Leistung erreicht, da die verfügbaren Halbleitermerkmalsgrößen unter Verwendung von vertikalen Bipolartransistoren und planarer CMOS-Integration zu groß gewesen sind.
  • Die Herstellungsverfahren für Bipolartransistoren und CMOS-Vorrichtungen sind grundlegend verschieden. Aus diesem Grund kann die Umsetzung von Schaltungen mit sowohl Bipolar-Vorrichtungen als auch CMOS-Vorrichtungen mit Hilfe des Wissens des Durchschnittsfachmanns durch Bilden der Bipolar-Vorrichtung und der CMOS-Vorrichtung auf getrennten Chips angegangen werden. Jedoch führen die Schwierigkeiten bei der Verbindung solcher Hybridschaltungen aufgrund der physikalischen Größen der Vorrichtungen und der Schaltung zum Verbinden davon zu verringerten Leistungsniveaus.
  • Um diese Schwierigkeiten zu bestreiten, sind verschiedene bipolare und CMOS-Technologielösungen vorgeschlagen worden. Bislang sind Versuche zum Bereitstellen von BiCMOS-Schaltungen auf einem einzigen Chip mindestens teilweise aufgrund der Unvorhersagbarkeit der Herstellungsverfahrensschritte, wenn BiCMOS- und bipolare Herstellungsvorgänge kombiniert werden, sehr komplex gewesen. Diese Integrationsanstrengungen haben sich im Allgemeinen auf das Bilden der bipolaren Vorrichtungen als vertikal gestapelte Bereiche gerichtet, die für die meisten bipolaren Vorrichtungen typisch sind.
  • Während Verfahren entstanden, um CMOS-Vorrichtungen zunehmend kleiner zu machen, überschritten die Größeneinschränkungen solcher Skalierungsanstrengungen das, was unter Anwendung herkömmlicher Photolithographietechniken erreicht werden konnte. Um diese Notwendigkeit anzugehen, wurden FinFET-Vorrichtungen konzipiert, um die Herstellung von CMOS-Vorrichtungen zu ermöglichen, die mehrere Größenordnungen kleiner waren als unter Anwendung von Herstellungsverfahren für planare CMOS-Vorrichtungen erreicht werden konnte.
  • Die Bildung von Hybridschaltungen auf EinzelWafersubstraten, die sowohl FinFET-CMOS-Vorrichtungen als auch Finnen-Bipolartransistoren aufweisen, ist mittels Modifikationen von Finnen-Bildungstechniken möglich, die zuvor zur Bildung von FinFET-Vorrichtungen benutzt wurden. Ausführungsformen der vorliegenden Erfindung ermöglichen, dass sowohl FinFET-Vorrichtungen als auch Finnen-Bipolar-Vorrichtungen auf einem Einzelchipsubstrat gebildet werden. Durch die Verwendung von Ausführungsformen der modifizierten Herstellungsverfahren können sowohl FinFET-Transistoren als auch Finnen-Bipolartransistoren von außerordentlich kleiner Größe in hybriden integrierten Schaltungen hergestellt werden, die auf einem einzigen Chip gebildet sind.
  • In 1 ist eine perspektivische Ansicht einiger Ausführungsformen eines Finnen-Bipolartransistors 100 eines hybriden integrierten Schaltkreises dargestellt, in dem in einigen Ausführungsformen mindestens ein Bipolartransistor und mindestens ein FinFET-CMOS-Transistor kombiniert sein kann. In einigen anderen Ausführungsformen kann die Schaltung mindestens einen Finnen-Bipolartransistor ohne CMOS-Vorrichtungen aufweisen. In einigen Ausführungsformen kann der Finnen-Bbipolartransistor 100 Teil einer Speicherelement-Auswählvorrichtung für ein Phasenumwandlungs-Speichermodul sein, da solch eine Vorrichtung den Betrieb von kleinen Speicherzellelementen mit einem geeigneten Schaltstrom ermöglicht. Phasenumwandlungsmaterialien können zwischen einem ersten strukturellen Zustand, in dem das Material im Allgemeinen amorph (weniger geordnet) ist, und einem zweiten strukturellen Zustand programmiert sein, in dem das Material im Allgemeinen kristallin (geordneter) ist. Der weniger geordnete Zustand weist im Allgemeinen einen höheren Widerstand auf als der geordnetere Zustand. Zu Beispielen von Phasenumwandlungsmaterialien gehören Chalkogenidmaterialien, die mindestens ein Chalkogenelement umfassen. Ein Beispiel eines Chalkogenid-Phasenumwandlungsmaterials ist Ge2Sb2Te5.
  • In einigen anderen Ausführungsformen kann eine Verbindungsstelle des Finnen-Bipolartransistors als eine Bandabstands-Spannungsreferenz zur Verwendung in einem CMOS-Schaltkreis verbunden werden.
  • Gemäß einigen Ausführungsformen liegt mindestens ein Finnen-Bipolartransistor 100 über einer vergrabenen Oxidschicht 120 eines Siliziumwafersubstrats 110 und wird von diesem getragen. Die vergrabene Oxidschicht 120 liegt über verbleibenden Siliziumschichten 121 und wird von diesen getragen. Die Finnenstruktur 126 des Bipolartransistors 100 ist derjenigen der Finne einer FinFET-CMOS-Vorrichtung recht ähnlich. Anstatt von Source-/Drainbereichen weist die Finne 126 Kollektor-/Emitterbereiche 122 und 124 auf, die benachbart ihrer gegenüberliegenden Enden positioniert sind. Die Finne 126 liegt über der Oberfläche der vergrabenen Oxidschicht 120 des Wafersubstrats 110 und wird von dieser getragen.
  • In dem Finnen-Bipolartransistor 100 sind der Kollektorbereich 122 und der Emitterbereich 124 auf der Finne 126 angeordnet und stimmen im Allgemeinen mit den Source-/Drainbereichen für FinFETs überein, wenngleich ihre Dotierungsgrade unterschiedlich sind, wie unten erläutert. Der Kollektorbereich 122 und der Emitterbereich 124 sind geeignet dotierte Bereiche der Finne 126, wobei die Dotierungsionen und Konzentrationen teilweise dadurch bestimmt werden, ob der Bipolartransistor 100 in einer npn-Konfiguration konstruiert werden soll oder ob er eine pnp-Konfiguration haben soll. Die vorliegende Beschreibung betrifft bipolare npn-Transistoren und NMOS-FinFETs. PMOS-FinFETs und bipolare pnp-Transistoren werden in entsprechender Weise erhalten.
  • Ein Basisbereich 128 ist zwischen dem Kollektorbereich 122 und dem Emitterbereich 124 der Finnenstruktur 126 angeordnet. Der Basisbereich 128 ist in 1 nicht vollständig zu sehen, ist jedoch in der ausführlicheren Ansicht in 2D zu sehen. Da der Basisbereich 128 mit der Finne 126 in elektrisch leitendem Kontakt steht, kann er von dem Gate eines FinFETs unterschieden werden, der von seiner Finne und seinem leitfähigen Kanal elektrisch isoliert ist.
  • Wie in 1 dargestellt, liegt eine Kontaktleitung 130 über der Oberfläche des Substrats 110 und steht mit dem Basisbereich 128 der Finne 126 in elektrisch leitfähigem Kontakt. Die Kontaktleitung 130 ist eine leitfähige Leitung, die in einigen Ausführungsformen aus Polysilizium gebildet ist. In einigen Ausführungsformen ist die Kontaktleitung 130 metallisch oder ist ein Metall. In einer Ausführungsform ist das Material ausgewählt aus einer Gruppe von Leitern, bestehend aus Polysilizium, Gold, Kupfer und Aluminium, und Legierungen davon.
  • Ebenfalls in 1 dargestellt sind das Kollektor-Kontakt-Lande-Pad 132 und das Emitter-Kontakt-Lande-Pad 134, die zu dem entsprechenden Kollektorbereich 122 bzw. dem entsprechenden Emitterbereich 124 der Finnenstruktur 126 benachbart sind und mit diesen in elektrischem Kontakt stehen. Die Kontakt-Lande-Pads 132 und 134 werden benutzt, um die Elektroden des Transistors 100 mit anderen Bereichen der integrierten Schaltung 100 mittels Durchkontaktierungen (Vias) und Metallisierungsschichten in einem BEOL(Back End Of Line)-Verbindungsverfahren zu verbinden. Die Durchkontaktierungen (Vias) und Metallisierungsschichten sind in 1 nicht dargestellt.
  • In 1 ist der Bipolartransistor 100 nicht maßstabsgetreu dargestellt, wobei die relativen Größen seiner verschiedenen Teile nicht unbedingt das gleiche relative Größenverhältnis wie das Dargestellte haben. In einigen Ausführungsformen beträgt die Breite der Finne 126 etwa 20 nm und ihre Höhe etwa 60 bis 80 nm.
  • In einigen Ausführungsformen ist eine Vielzahl von Finnen-Transistoren 100 auf demselben Substrat 110 ausgebildet. In einigen Ausführungsformen sind die Finnen-Bipolartransistoren 100 gleichzeitig auf demselben Substrat 110 gemeinsam mit mindestens einem FinFET-Transistor ausgebildet. 2A bis 2D und 3A bis 3D sind Detailansichten im Querschnitt von mehreren Zwischenprodukt-Ausführungsformen bei der Herstellung des Finnen-Bipolartransistors 100 aus 1. 4A und 4B sind Ansichten einer alternativen Zwischenprodukt-Ausführungsform aus jeweils 2B und 3B. Diese Ansichten sind jeweils entlang der Längsachse der Finne 126 und entlang der Längsachse der Kontaktleitung 130 dargestellt. 2A bis 2D und 3A bis 3D stellen auch einige Aspekte einiger Verfahrensschritte dar, die im Laufe des Herstellungsverfahrens ausgeführt werden, das in dem Prozessflussdiagramm aus 5 dargestellt ist.
  • Wie in 2A und 3A dargestellt, ist die Struktur eines einzigen Finnen-Transistors 100 an einem Zwischenpunkt 520 in dem Herstellungsverfahren aus 5 nach der Bildung der Finne 126 und der Bildung des Basisstapels dargestellt, der später zu dem Basisbereich der Finne 126 wird.
  • 5 ist ein Prozessflussdiagramm für einige Ausführungsformen eines Herstellungsverfahrens zur Herstellung von Finnen-Bipolartransistoren. In einigen Ausführungsformen stellt das Verfahren zur Herstellung von Finnen-Bipolartransistoren gleichzeitig mit FinFET-Transistoren her. Für jeden Verfahrensvorgang in 5 ist in getrennten Spalten eine Beschreibung darüber bereitgestellt, was der Verfahrensvorgang für den Finnen-Bipolartransistor (FinBIP) und den FinFET-CMOS-Transistor bereitstellt.
  • In einigen Ausführungsformen beginnt das Herstellungsverfahren bei Block 501 mit dem Bereitstellen eines Wafers 110, das eine präparierte Waferoberfläche aufweist, die einen Siliziumbereich aufweist, der über einer vergrabenen Oxidschicht 120 liegt, die von einem Siliziumsubstrat 120 getragen wird. Der Siliziumbereich der Waferoberfläche wird in einem planaren Kollektorimplantationsvorgang 502 schwach dotiert, wie in 5 dargestellt, um planare Kollektorimplantatbereiche der Waferoberfläche zu bilden, wobei die Finnen 126 der Bipolartransistoren 100 in nachfolgenden Vorgängen gebildet werden.
  • Das Kollektorimplantat-Dotierungsverfahren 502 führt zu einem schwach dotierten Kollektorbereich 122 in der Finnenstruktur 126 des endbearbeiteten Bipolartransistors 100. Wenn sowohl die Bipolar-Vorrichtung als auch die CMOS-Vorrichtung gleichzeitig auf demselben Wafer 120 gebildet werden, kann in einigen Ausführungsformen auch derselbe Implantationsvorgang 502, der den schwach dotierten Kollektor 122 für die Bipolar-Vorrichtung bereitstellt, zum Bereitstellen einer Wannen-Dotierung in den CMOS-FinFET-Vorrichtungen benutzt werden, die gleichzeitig auf demselben Substrat gebildet werden.
  • Die Finnen 126 für sowohl die Finnen-Bipolartransistoren 100 als auch für die FinFETs werden durch ein Photolithographieverfahren und ein selektives Ätzverfahren 503 hergestellt. In einigen Ausführungsformen beginnt das Verfahren 503 mit der Abscheidung eines Hartmaskenmaterials, das gegenüber aggressiven Ätzchemien wie Plasmaätzen beständig ist. In dem weiteren Vorgang 503 wird eine Reihe von Lithographieverfahren zum Bilden der Finnenstruktur 126 mittels Finnenbildungsvorgängen ausgeführt, die denjenigen entsprechen, die zur Herstellung von FinFET-Vorrichtungen ausgeführt werden. Zu den Lithographieverfahren gehört das selektive Ätzen der Waferoberfläche in Block 503, um eine längliche Finne 126 mit einem Kollektorbereich 122 zu bilden, der einen Abschnitt des vorher gebildeten Kollektorimplantats aufweist.
  • Die gleichen Hartmasken- und Photolithographieverfahren 503, die zur Bildung der Bipolar-Finnen 126 benutzt werden, können auf den Bereichen des Chips ausgeführt werden, auf denen die FinFET-Vorrichtungen gebildet werden sollen, um eine FinFET-Finne bereitzustellen. Folglich benutzen die Finnenstrukturen 126 für Finnen-Bipolar-Vorrichtungen und diejenigen fur gleichzeitig gebildete FinFETs das gleiche Verfahren 503, das zur Bildung von Finnen in Fin FET-Vorrichtungen benutzt wird.
  • In den weiteren Vorgängen 505 bis 507 wird in einigen Ausführungsformen eine dielektrische Opferschicht 136 aufgebracht, um während eines späteren Ätzvorgangs 507 einen Ätzstopp bereitzustellen. Die Basis- und Gate-Lithographie 506 und anisotrope Ätzverfahren 507 werden als nächstes auf dem Bipolar-Finnen-Transistor und den FinFETs ausgeführt. Diese Vorgänge bilden eine Polysilizium-Opferbasisabscheidung 138 zwischen einem Paar Oxidseitenwand-Abstandshalter 140. Die Opferbasisabscheidung 138 wird später durch ein Basiselektrodenmaterial in einem weiteren Vorgang 521 ersetzt. Die Vorgänge, die den Bipolartransistor-Basisbereich bilden, bilden auch gleichzeitig eine Gateelektrode in FinFETs, die auf demselben Substrat gebildet werden. Die Seitenwand-Oxidabstandshalter 140 stellen einen Abstand zwischen dem Emitterbereich/Kollektorbereich 122 und 124 und dem Basisbereich 128 bereit.
  • Der Basisbereich 128 des Bipolartransistors, der mit dem Gate einer FinFET-Struktur übereinstimmt, wird zwischen den Enden der Finne 126 gebildet. Die Ergebnisse der Basisbildungsvorgänge, die zur Bildung des Basisbereichs 128 für den Finnen-Bipolartransistor 100 gleichzeitig ausgeführt werden, sind in 2A dargestellt. Gatebereiche für FinFET-Transistoren werden auf demselben Substrat 110 gebildet.
  • In einigen Ausführungsformen werden in einem weiteren Verfahrensvorgang 509 Erweiterungsimplantate für die FinFET-Transistoren gebildet. Die Erweiterungsimplantatbereiche werden nicht zu den Bipolar-Finnen-Transistoren hinzugefügt. Nitridabstandshalter 142 werden dann in Vorgang 510 gebildet und Lithographievorgänge 511 und Implantationsvorgänge 512 werden ausgeführt, um den bipolaren Emitterbereich 122 und den Kollektorbereich 124 zu bilden. In 2B wird in Vorgang 512 eine Dotierung 242 angewendet, wie in dem Prozessflussdiagramm aus 5 dargestellt, um einen Emitterbereich 124 zwischen dem Basisbereich und einem Ende der Finne 126 zu bilden. In einigen Ausführungsformen wird die gleiche Dotierung angewendet, um einen Kollektorbereich 122 zwischen dem Basisbereich und dem anderen Ende der Finne zu bilden.
  • Zum Erreichen eines Dotierungsgradienten für die Basis-Kollektor-Übergangsstelle wird der Kollektorbereich 126 stärker dotiert als ein schwach dotierter Kollektorbereich 123 und andere dotierte Bereiche. In einigen Ausführungsformen wurde eine Resistmaske 144 auf die Oberfläche über dem Emitterbereich 124 aufgebracht, wie in 2B dargestellt. Die Maske 144 blockiert einen Abschnitt des Dotierungsimplantats, um die Dosis, die unter der Resistmaske 144 aufgenommen wurde, zu verringern. Die FinFET-Source- und Drainbereiche werden in einem gleichzeitigen Vorgang gebildet, der auf FinFET-Transistoren auf demselben Substrat ausgeführt wird.
  • Die Pfeile 242 in 2B stehen für die Anwendung von Dotierungsvorgängen 516 zur Bildung von Emitter- und Kollektorbereichen. Die Pfeile 242 zeigen auch, dass die Dotierungsvorgänge in einigen Ausführungsformen derart ausgeführt werden, dass die Dotierung im Wesentlichen senkrecht zu der Oberfläche des Substrats 110 angewendet wird.
  • 4 ist eine Ansicht einer Ausführungsform eines Zwischenprodukts eines FinBIP, der mittels eines anderen als dem in 2B dargestellten und erläuterten Dotierungsverfahrens gebildet wird. 6 ist eine Schritt-für-Schritt-Darstellung weiterer Ausführungsformen des Herstellungsverfahrens, während es auf die Bildung des Bipolartransistors und des FinFET-Transistors angewendet wird, die in 4 dargestellt sind. Spezifisch sind die Verfahrensausführungsformen aus 6 denjenigen ähnlich, die in 5 dargestellt sind. In Vorgang 611 und 612 wird die Resistmaske aus Vorgang 511 und 512 nicht benutzt. Stattdessen wird der Implantatstrahl von der Vertikalen derart geneigt, dass der leicht dotierte Kollektorbereich in den Schutz der Opfer-”Gatestruktur” fällt, die bei Vorgang 604 bis 607 gebildet wird. Der Schutz verhindert, dass das gesamte Implantat an den leicht dotierten Kollektorbereich geliefert wird, und ermöglicht die Erschaffung eines Basis-Kollektor-Dotierungsgradienten, der in Vorgang 616 fein eingestellt wird, wenn das geneigte Basisimplantat geliefert wird.
  • In 4 wird die Dotierung 442 in Vorgang 612 aus 6 bei einem Winkel zur Senkrechten über den gesamten Bereich, an dem der Finnen-Transistor gebildet wird, angewendet. In dieser alternativen Ausführungsform wird keine Resistmaske benötigt, um eine Dotierungsverteilung zu erzeugen. Da sich das Basisimplantatmaterial 138 und die Seitenwände 140 von der Finne 126 nach oben erstrecken, schirmt der Basisimplantatstapel die Finne 126 benachbart des Basisbereichs ab, um den gewünschten Dotierungsgradienten bereitzustellen, um einen schwach dotierten Kollektorbereich 123 des Kollektors 122 benachbart des Basisimplantats zu bilden.
  • Nach der Injektion der Kollektor- und Emitterdotierung nach einem Verfahren 512 oder 612, wie in entweder 2B oder 4 dargestellt, wird eine BSG-Schicht 246 gebildet und danach durch einen CMP-Vorgang 513 behandelt, um die Bildung der Zwischenproduktstruktur zu vollenden, die in 2B dargestellt ist. In einigen Ausführungsformen ist die obere Oberfläche der BSG-Schicht 246 mit dem Basisopferbereich 138 bündig und dient als ein Ätzblock, um in Vorgang 514 ein selektives Ätzen nur des Opfermaterials 138 in dem ”Gatestapel”-Bereich zu ermöglichen, der zu dem Basisbereich 128 des Bipolartransistors und des Gates des FinFET wird.
  • In dem Basisätzvorgang 514 wird der Basisbereich 128 auf die Oxidschicht 136 auf der Finne 126 und auf die Abstandshalterbereiche 140 geätzt, die den Basisbereichhohlraum auskleiden. Nach dieser Ätzung wird die Breite des zu bildenden Basisbereichs in Vorgang 515 durch Abscheiden von inneren Abstandshaltern 142 in dem bipolaren Basisbereich 128 eingestellt. Das Abstandshaltermaterial, das in den FinFET-Gatebereichen gleichzeitig gebildet wird, wird wieder von den FinFET-Vorrichtungen entfernt.
  • In 2C sind die Pfeile 248 dargestellt, um den Dotierungsvorgang 516 des geneigten Basisimplantats zu kennzeichnen. Die Basisimplantatdotierung wird in einem Winkel zu der Senkrechten angewendet, um die Dotierungsladung in dem schwach dotierten Kollektorbereich 123 zu verringern, um den gewünschten Basis-Kollektor-Dotierungsniveaugradienten fein einzustellen.
  • In Verfahrensblock 518 wird die dielektrische Opferschicht weggeätzt. Ein Gatedielektrikum-Abscheidungsverfahren 518 Das Gatedielektrikum wird benötigt, um ein isoliertes Gate in CMOS-Transistoren bereitzustellen, und wird auch gleichzeitig und zeitweise auf den Bipolartransistor angewendet. Es wird von dem Finnen-Bipolartransistor 100 nach Anwendung eines Lithographieverfahrens entfernt, um die Basisbereiche der Bipolartransistoren sowie die Kollektor- und Emitterelektroden freizulegen, während die Gatebereiche des CMOS vor diesem Ätzverfahren durch eine strukturierte Ätzsperrschicht geschützt bleiben.
  • Nach dem Lithographieverfahren und Ätzverfahren 519 und 520 zur Entfernung der dielektrischen Oxidschicht 138 in dem Basisbereich der Bipolartransistoren wird ein Abscheidungsverfahren 521 ausgeführt, um einen Basiselektrodenleiter 250 abzuscheiden, der aus Polysilizium oder anderen Metallen gebildet ist, wie in 2D dargestellt. Dieser Bereich wird direkt mit dem Basisbereich der Finne verbunden. In den gleichzeitig gebildeten FinFETs sind ähnlich gebildete Bereiche vorhanden, um eine isolierte Gateelektrode für die FinFET-Transistoren bereitzustellen.
  • In einem weiteren Vorgang 522 wird dann eine CMP-Planarisierung ausgeführt, um eine glatte Oberfläche für den Wafer herzustellen, wobei der implantierte Basiselektrodenbereich und der Emitter- und Kollektorbereich zur Verbindung in einem geeigneten Back-End-Of-Line(BEOL)-Verbindungsverfahren 523 freigelegt werden, um die Transistorelektroden mit den leitfähigen Verbindungsschichten (nicht dargestellt) zu verbinden.
  • 7 ist eine Schritt-für-Schritt-Darstellung von weiteren Ausführungsformen des Herstellungsverfahrens zur Bildung der Bipolartransistoren und FinFET-Transistoren. In diesem Verfahren wird die BiCMOS-Struktur ohne Bilden und Ersetzen einer Opfergatestruktur gebildet, wie in den Verfahren dargestellt wurde, die in 5 und 6 dargestellt und oben erläutert sind. Die Zwischenstrukturen, die durch die Ausführung des Verfahrens aus 7 geschaffen wurden, sind in 8A und 8B und 9A und 9B dargestellt.
  • Das Verfahren in 7 beginnt bei 701 mit der Herstellung der Waferoberfläche. In dem Verfahren bei Block 702 wird eine Basisimplantatdotierung in dem Bereich des Wafers angewendet, in dem der Bipolartransistor gebildet wird. In Vorgang 702 selbst kann auch eine Wannen-Dotierung für gleichzeitig gebildete FinFET-CMOS-Vorrichtungen implantiert werden.
  • In Vorgang 703 werden die Finnen 826 für die Bipolar-FinFET-Transistoren durch Ätz- und Lithographievorgänge, die mit denjenigen von Block 503 und 603 aus 5 und 6 übereinstimmen, gleichzeitig gebildet. Eine leitfähige Schicht eines Materials wie CoSi wird in Vorgang 704 auf die Finne 826 in dem Bipolar-Bereich aufgebracht, um als ein Ätzstopp für das Ätzverfahren zu dienen, das in Block 707 ausgeführt wird. In den FinFET-Vorrichtungsbereichen muss die leitfähige Schicht in CMOS-Bereichen entfernt werden. Wenn das CoSi-Material für die abgeschiedene leitfähige Schicht benutzt wird, wird eine Silizidierung in CMOS-Bereichen durch zum Beispiel geeignetes Maskieren vermieden.
  • In Vorgang 705 bis 707 werden ein Gatestapel und eine Hartmaske auf die Bipolar-Vorrichtung und FinFET-Vorrichtung aufgebracht und eine Gatelithographie wird ausgeführt, um eine Basiselektrode 828 für die Bipolar-Vorrichtungen zu definieren und um Gates für die FinFETs zu definieren, wobei in dem Ätzschritt 707 die Basiselektrode und die Gateelektrode in der leitfähigen Schicht geätzt werden. Die leitfähige Schicht wird in Vorgang 708 entfernt.
  • In den Vorgängen bei Block 709 und 710 werden die Seitenwand 840 und Oxidabstandshalter gebildet, um den Emitter/Kollektor 832 und 834 und die Basisbereiche 828 der Bipolartransistoren und Erweiterungen für die FETs voneinander zu beabstanden.
  • In Vorgang 711 und 712 werden Kollektorimplantate gebildet. In Vorgang 711 wird das Dotierungsimplantat 811, das in 8B dargestellt ist, im Wesentlichen vertikal zu der Oberfläche des Wafers ausgerichtet, um eine schwache Kollektordotierung anzuwenden. Dieses Implantat 811 stellt nur einen geringfügigen Beitrag zur S/D-Dotierung des FinFETs bereit. In einigen Ausführungsformen wird in Block 712a ein geneigter Implantationsvorgang 812 ausgeführt, wobei der schwach dotierte Kollektorbereich vor der Anwendung des Implantats abgeschirmt wird. In einigen anderen Ausführungsformen wird in Block 712b eine Resistmaske, die in 8B nicht dargestellt ist, benutzt, um den leicht dotierten Kollektorbereich vor einem vertikalen Implantat zu schützen, das auch auf die S/D-Bereiche des FinFET-CMOS angewendet wird.

Claims (20)

  1. Vorrichtung, aufweisend: mindestens einen CMOS-Transistor, der über einem Substrat (110) angeordnet ist; und mindestens einen Finnen-Bipolartransistor (100) mit einer Finnenstruktur (126), der über dem Substrat (110) angeordnet ist; und eine Basiselektroden-Kontaktleitung (130), die auf der Oberfläche der Finnenstruktur (126) über einem Basisbereich (128) des Finnen-Bipolartransistors (100) angeordnet ist und mit dem Basisbereich (128) des Finnen-Bipolartransistors (100) in elektrisch leitfähigem Kontakt steht, wobei der Basisbereich (128) in der Finnenstruktur (126) angeordnet ist.
  2. Vorrichtung nach Anspruch 1, wobei mindestens einer des mindestens einen CMOS-Transistors ein FinFET-Transistor ist.
  3. Vorrichtung nach Anspruch 1, wobei der mindestens eine CMOS-Transistor mit dem Finnen-Bipolartransistor (100) wirk-verbunden ist.
  4. Finnen-Bipolartransistor (100), aufweisend: einen Emitterbereich (124) an einer Position entlang der Achse einer Finnenstruktur (126), der über einer Oberfläche eines Substrats (110) getragen wird; einen Kollektorbereich (122) an einer anderen Position entlang dem Achsenende der Finnenstruktur (126); einen Basisbereich (128) zwischen dem Emitterbereich (124) und dem Kollektorbereich (122), wobei der Basisbereich (128) in der Finnenstruktur (126) angeordnet ist; und eine Basiselektroden-Kontaktleitung (130), die auf der Oberfläche der Finnenstruktur (126) über dem Basisbereich (128) des Finnen-Bipolartransistors (100) angeordnet ist und mit dem Basisbereich (128) des Finnen-Bipolartransistors (100) in elektrisch leitfähigem Kontakt steht.
  5. Finnen-Bipolartransistor (100) nach Anspruch 4, wobei die Basiselektroden-Kontaktleitung (130) leitfähiges Material aufweist.
  6. Finnen-Bipolartransistor (100) nach Anspruch 5, wobei das leitfähige Material metallisch ist oder ein Metall ist.
  7. Finnen-Bipolartransistor (100) nach Anspruch 5 oder 6, wobei das leitfähige Material Polysilizium ist.
  8. Finnen-Bipolartransistor (100) nach einem der Ansprüche 4 bis 7, wobei der Emitterbereich (124), der Kollektorbereich (122) und der Basisbereich (128) aus einem oder mehreren Halbleitermaterialien gefertigt sind, die ausgewählt sind aus einer Gruppe von Halbleitermaterialien, bestehend aus Silizium, Germanium, Siliziumkarbid, Galliumarsenid und Indiumphosphid.
  9. Finnen-Bipolartransistor (100) nach einem der Ansprüche 4 bis 8, wobei der Emitterbereich (124) einen stark dotierten Bereich umfasst.
  10. Finnen-Bipolartransistor (100) nach einem der Ansprüche 4 bis 9, wobei der Kollektorbereich (122) einen stark dotierten Teilbereich und einen schwach dotierten Teilbereich (123) zwischen dem Basisbereich (128) und dem stark dotierten Teilbereich aufweist.
  11. Finnen-Bipolartransistor (100) nach einem der Ansprüche 4 bis 10, wobei das Substrat (110) eine vergrabene Oxid-Schicht (120) aufweist.
  12. Finnen-Bipolartransistor (100) nach einem der Ansprüche 4 bis 11, wobei der Raum zwischen dem Substrat (110), dem Emitterbereich (124), dem Kollektorbereich (122), dem Basisbereich (128) und der Basiselektroden-Kontaktleitung (130) mit Borphosphosilikatglas oder Siliziumoxid gefüllt ist.
  13. Verfahren, aufweisend: Bilden eines Implantats auf einer Substratoberfläche; selektives Ätzen der Substratoberfläche, so dass eine längliche Finne (126) gebildet wird, die einen Bereich des Implantats aufweist; Bilden eines Kollektorbereichs (122) und eines Emitterbereichs (124) benachbart der gegenüberliegenden Enden der Finne (126) mittels eines Kollektor-Emitter-Dotierimplantats; Bilden eines in der Finne (126) angeordneten Basisbereichs (128) zwischen dem Kollektorbereich (122) und dem Emitterbereich (124); Bilden einer mit dem Basisbereich (128) in elektrischem Kontakt stehenden Basiselektroden-Kontaktleitung (130) auf der Oberfläche der Finne (126) über dem Basisbereich (128).
  14. Verfahren nach Anspruch 13, wobei das Implantat ein Kollektorimplantat ist.
  15. Verfahren nach Anspruch 13 oder 14, ferner aufweisend: Bilden einer Resistmaske (144) über der Finne (126); und Bilden eines schwach dotierten Kollektorbereichs (123) der Finne (126) als Teil eines des Kollektorbereichs (122) und/oder des Emitterbereichs (124) durch Blockieren der Applikation des Kollektor-Emitter-Dotierimplantats mit der Resistmaske (144) über dem schwach dotierten Kollektorbereich.
  16. Verfahren nach einem der Ansprüche 13 bis 15, ferner aufweisend: Bilden eines Opfergatestapels (138) über der Finne (126); und Bilden eines schwach dotierten Kollektorbereichs (123) der Finne (126) als Teil eines des Kollektorbereichs (122) und des Emitterbereichs (124) durch Neigen der Applikation des Kollektor-Emitter-Dotierimplantats, um den schwach dotierten Kollektorbereich (123) hinter dem Opfergatestapel (138) abzuschirmen.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner aufweisend: Bilden mindestens einer länglichen CMOS-Finne mit einem Sourcebereich und einem Drainbereich während des selektiven Ätzens der Substratoberfläche; Bilden eines Gates über und isoliert von mindestens einer CMOS-Finne; und Bilden eines Source-Kontaktbereichs und eines Drain-Kontaktbereichs benachbart der Enden mindestens einer der CMOS-Finnen.
  18. Verfahren nach Anspruch 13, ferner aufweisend: Bilden einer länglichen CMOS-Finne mit einem Sourcebereich und einem Drainbereich während des selektiven Ätzens der Substratoberfläche; Aufbringen einer dielektrischen Opferschicht (136); Bilden einer Opfer-”Gate”-Struktur (138) über und in Kontakt mit der Finne (126) benachbart des Kollektorbereichs (122) davon und Bilden einer Opfergatestruktur über und isoliert von der CMOS-Finne; Bilden von Seitenwandabstandshaltern (140) an der Finne (126) und an der CMOS-Finne und Applizieren einer Erweiterungsimplantatdotierung auf die CMOS-Finne; Bilden von Nitridabstandshaltern (142) an der Finne (126) zwischen dem Emitterbereich (124) und dem Basisbereich (128) und zwischen dem Kollektorbereich (122) und dem Basisbereich (128); Applizieren von Source-/Drainimplantaten auf die CMOS-Finne; Planarisieren durch Abscheiden von Planarisierungsmaterial; Ätzen von Gatestapelmaterial bis auf die Oberfläche des Planarisierungsmaterials und der Abstandshalter, Anhalten bei der dielektrischen Opferschicht (136) auf der Finne (126) und der CMOS-Finne; Bilden von inneren Abstandshaltern; Applizieren einer Basisimplantatdotierung; Ätzen des Gatebereichs, um die dielektrische Opferschicht (136) zu entfernen; Abscheiden einer dielektrischen Gateschicht; lithographisches Auswählen der Finne (126); Entfernen der dielektrischen Gateschicht an der Finne (126); Abscheiden des Basiselektroden- und Gateelektrodenmaterials in dem Gatestapel; und Bilden von Source-Kontaktbereichen und Drain-Kontaktbereichen benachbart der Enden der CMOS-Finne.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei die Substratoberfläche eine Wafersubstratoberfläche ist.
  20. Verfahren nach Anspruch 19, wobei die Wafersubstratoberfläche eine Siliziumwafersubstratoberfläche ist.
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