CN104124153B - 鳍式双极结型晶体管及其形成方法 - Google Patents

鳍式双极结型晶体管及其形成方法 Download PDF

Info

Publication number
CN104124153B
CN104124153B CN201310156947.7A CN201310156947A CN104124153B CN 104124153 B CN104124153 B CN 104124153B CN 201310156947 A CN201310156947 A CN 201310156947A CN 104124153 B CN104124153 B CN 104124153B
Authority
CN
China
Prior art keywords
district
base
fin
bipolar junction
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310156947.7A
Other languages
English (en)
Other versions
CN104124153A (zh
Inventor
陶佳佳
三重野文健
李勇
张帅
黄新运
居建华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310156947.7A priority Critical patent/CN104124153B/zh
Publication of CN104124153A publication Critical patent/CN104124153A/zh
Application granted granted Critical
Publication of CN104124153B publication Critical patent/CN104124153B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors

Abstract

一种鳍式双极结型晶体管及其形成方法,所述鳍式双极结型晶体管包括:基底;位于基底上掺杂有杂质的鳍部,所述鳍部为第一区;位于所述第一区上基区;位于所述基区上或基区内的第二区,所述第一区为发射区、第二区为集电区或者第一区为集电区、第二区为发射区。本鳍式双极结型晶体管,基区与发射区之间形成的PN结具有较大的面积,该PN结面积可调,且可调范围很大。

Description

鳍式双极结型晶体管及其形成方法
技术领域
本发明属于半导体制造领域,特别是涉及一种鳍式双极结型晶体管及其形成方法。
背景技术
场效应晶体管由于工作电流和电压小,且在工艺上易于集成,因此在大规模集成电路中占主导地位。但是双极结型晶体管(Bipolar Junction Transistor,BJT)能够放大信号,并且具有较好的功率控制、高速工作以及耐久能力,所以仍然得到广泛的应用。双极结型晶体管是由两个彼此紧邻且背对背的PN结结合构成的,分为PNP和NPN两种组合结构;外部引出三个极:集电极、发射极和基极。基区为两PN结共用。
随着半导体尺寸的不断减小,晶体管的漏电流(leakage)等问题越来越突出。鳍式晶体管(FinFET)因可以大幅改善电路控制并减少漏电流,也可以大幅缩短晶体管的闸长,而且鳍式晶体管的制备工艺与常规晶体管的制造工艺具有很好的兼容性而得到了广泛的应用。
为了使制备双极结型晶体管的工艺与制备鳍式晶体管的工艺相兼容,现有技术中采用制备鳍式晶体管的工艺来制备鳍式双极结型晶体管。现有技术中鳍式双极结型晶体管的制备方法包括:
参照图1A和图1B,提供基底101,在基底101上形成鳍部102,所述鳍部102包括第一区1021、第二区1023和位于第一区1021与第二区1023之间的第三区1022。实际中第一区1021、第二区1023和第三区1022之间无界限,为了描述方便,图1A中使用界线将其区分开。图1A为在基底101上形成了鳍部102的立体结构示意图,图1B为图1A中切线A-A’所切平面的剖面图。
参照图2A、图2B和图2C,在所述鳍部102上外延生长半导体材料103,所述半导体材料103生长于整条所述鳍部102上。图2A为在鳍部102上生长了半导体材料103的立体结构示意图,图2B为图2A中切线A-A’所切平面的剖面图,图2C为图2A中切线B-B’所切平面的剖面图。图2C中,所述半导体材料103由于被鳍部102遮挡,所以只露出一部分。
参考图3A、图3B和图3C,根据所需鳍式双极结型晶体管的类型对第一区1021、第二区1023和第三区1022分别进行离子注入,以形成NPN型鳍式双极结型晶体管。图3A所示为NPN型鳍式双极结型晶体管的立体结构示意图。图3B为图3A中切线A-A’所切平面的剖面图,图3C为图3A中切线B-B’所切平面的剖面图,图3C中,所述半导体材料103由于被鳍部102遮挡,所以只露出一部分。
参照图3A和图3D,p区与n区的交界面上形成PN结,交界面的面积为PN结面积,在图3D中以阴影部分的面积表示PN结面积,图示中仅起示意作用。由于所述鳍部102的宽度很小,在其上形成的半导体材料103垂直A-A’方向的横截面的面积也较小,所以鳍式双极结型晶体管中的PN结面积S1很小。双极结型晶体管放大信号的性能与晶体管发射区与基区之间形成的PN结面积有关,该PN结面积越大,单位电压下通过该PN结的电流越大,晶体管信号放大的能力就越强。现有技术中,由于鳍式双极结型晶体管中的PN结面积S1很小,限制了信号放大的能力。
实验还发现,通过上述工艺形成的鳍式双极结型晶体管,由于离子注入工艺参数的变动,形成的掺杂区域长度即基区、集电区和发射区的长度很难控制,容易造成鳍式双极结型晶体管的PN结位置变动。
发明内容
本发明解决的问题是现有技术中制作的鳍式双极结型晶体管中发射区与基区之间形成的PN结面积小;且容易造成鳍式双极结型晶体管的PN结位置变动。
为解决上述问题,本发明提供一种鳍式双极结型晶体管的形成方法,包括:提供基底;在所述基底上形成掺杂有杂质的鳍部,作为第一区;在所述第一区上形成基区;在所述基区上或基区内形成第二区,所述第一区为集电区、第二区为发射区或者所述第一区为发射区、第二区为集电区。
可选的,在所述第一区上形成基区包括:在所述第一区上形成图形化的掩膜层,定义出基区的形成位置;以所述图形化的掩膜层为掩膜,使用外延沉积法、化学气相沉积法或物理气相沉积法在所述第一区上形成基区材料层;在形成所述基区材料层期间进行原位掺杂,或在形成所述基区材料层后,对所述基区材料层进行掺杂,形成基区。
可选的,在所述基区上形成第二区包括:在所述基区上形成图形化的掩膜层,定义出第二区的形成位置;以所述图形化的掩膜层为掩膜,使用外延沉积法、化学气相沉积法或物理气相沉积法在所述基区上形成第二区材料层;在形成所述第二区材料层期间进行原位掺杂,或在形成所述第二区材料层后,对所述第二区材料层进行掺杂,形成第二区。
可选的,在所述基区内形成第二区包括:在所述基区上形成图形化的掩膜层,定义出第二区的形成位置;以所述图形化的掩膜层为掩膜,使用离子注入法或热扩散法在所述基区内形成第二区。
可选的,在所述基底上形成掺杂有杂质的鳍部的方法为:使用图形化基底的方法形成鳍部;在形成所述鳍部后,对所述鳍部进行掺杂。
可选的,在所述基底上形成掺杂有杂质的鳍部的方法为:采用外延生长形成鳍部,在形成所述鳍部期间进行原位掺杂;或在形成所述鳍部后,对所述鳍部进行掺杂。
可选的,所述鳍式双极结型晶体管为PNP型晶体管,所述基区的材料为SiC,基区掺杂的杂质为n型杂质,所述第一区和第二区的材料为SiGe,所述第一区和第二区掺杂的杂质为p型杂质;
或者,所述鳍式双极结型晶体管为NPN型晶体管,所述基区的材料为SiGe,所述基区掺杂的杂质为p型杂质,所述第一区和第二区的材料SiC,所述第一区和第二区掺杂的杂质为n型杂质。
可选的,所述n型杂质为磷或砷,所述p型杂质为硼或镓。
可选的,所述基区的长度小于第一区的长度,所述第二区的长度小于所述基区的长度。
可选的,还包括:在所述第一区、第二区和基区上形成接触电极。
可选的,所述接触电极的材料为W。
与现有技术相比,本发明具有以下优点:
由于基区与发射区之间形成的PN结面积越大,则晶体管的信号放大能力越强。本技术方案的鳍式双极结型晶体管的形成方法中,若第一区为发射区,由于第一区与基区之间形成的PN结面积很大,而且第一区与基区之间形成的PN结的面积可以通过调节基区的长度进行调节,且可调节的范围很大,提高了所述晶体管的信号放大能力。同理,如果第二区为发射区,基区与第二区之间形成的PN结面积也很大,而且基区与第二区之间形成的PN结面积可以通过调节第二区的长度进行调节,且可调节的范围很大,第二区与基区之间形成较大的PN结面积能够提高所述晶体管的信号放大能力。另外,本技术方案鳍式双极结型晶体管的形成方法与鳍式场效应晶体管的制作方法相兼容,能够有效整合制备工艺,以降低生产成本和生产周期。
进一步,使用原位掺杂对基区、第一区和第二区进行掺杂,可以避免离子注入带来的掺杂不均的缺点,以在基区、第一区和第二区中得到均匀的掺杂,有利于得到性能均一稳定的鳍式双极结型晶体管。使用离子注入法对基区、第一区和第二区进行掺杂时,掺杂后需要进行热处理来激活杂质离子,但热处理会带来离子的扩散,离子扩散后会导致PN结位置的变动。使用原位掺杂可以避免热处理带来的PN结位置的变动问题。
本发明还提供一种鳍式双极结型晶体管,包括:基底;位于基底上掺杂有杂质的鳍部,所述鳍部为第一区;位于所述第一区上基区;位于所述基区上或基区内的第二区,所述第一区为发射区、第二区为集电区或者第一区为集电区、第二区为发射区。
可选的,所述鳍式双极结型晶体管为PNP型晶体管,所述基区的材料为SiC,所述基区掺杂的杂质为n型杂质,所述第一区和第二区的材料为SiGe,所述第一区和第二区掺杂的杂质为p型杂质;
或者,所述鳍式双极结型晶体管为NPN型晶体管,所述基区的材料为SiGe,所述基区掺杂的杂质为p型杂质,所述第一区和第二区的材料SiC,所述第一区和第二区掺杂的杂质为n型杂质。
可选的,所述n型杂质为磷或砷,所述p型杂质为硼或镓。
可选的,所述基区的长度小于第一区的长度,所述第二区的长度小于所述基区的长度。
可选的,所述第一区、第二区和基区上形成有接触电极。
可选的,所述接触电极的材料为W。
与现有技术相比,本发明具有以下优点:
由于基区与发射区之间形成的PN结面积越大,则晶体管的信号放大能力越强。本技术方案的鳍式双极结型晶体管,若第一区为发射区,由于第一区与基区之间形成的PN结面积很大,而且第一区与基区之间形成的PN结的面积可以通过调节基区的长度进行调节,且可调节的范围很大,提高了所述晶体管的信号放大能力。同理,如果第二区为发射区,基区与第二区之间形成的PN结面积也很大,而且基区与第二区之间形成的PN结面积可以通过调节第二区的长度进行调节,且可调节的范围很大,第二区与基区之间形成较大的PN结面积能够提高所述晶体管的信号放大能力。
附图说明
图1A至图3C是现有技术中制备鳍式双极结型晶体管的方法的结构示意图;
图3D是显示现有技术中鳍式双极结型晶体管的PN结面积示意图;
图4A至图7B是本发明第一具体实施例的制备鳍式双极结型晶体管的方法的结构示意图;
图8A至图8C是本发明第二具体实施例的制备鳍式双极结型晶体管的方法的结构示意图。
具体实施方式
为使本发明的上述目的、特点和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
第一具体实施例
本实施例将详细描述制备鳍式双极结型晶体管的方法。
图4A至图7B是本发明具体实施例的制备鳍式双极结型晶体管的方法的结构示意图,下面将图4A至图7B与图4结合起来对本发明的技术方案进行详细说明。
首先参考图4A-4C,提供基底201;在所述基底201上形成掺杂有杂质的鳍部,作为第一区202。
图4A为在基底201上形成了鳍部的立体结构示意图,图4B为图4A中切线A-A’所切平面的剖面图,图4C为图4A中切线B-B’所切平面的剖面图。
在具体实施例中,所述基底201的材料可以为硅、硅锗、绝缘体上硅(siliconon insulator,简称SOI),在其他实施例中,也可以为本领域所熟知的其他常规的半导体材料。
在具体实施例中,使用图形化基底201的方法形成鳍部或采用外延生长形成所述鳍部。使用图形化基底201以形成所述鳍部时,基底201与鳍部之间无分界线,图4A-4C为描述方便,使用了界线以示区分。
所述在基底上外延生长形成所述鳍部的方法为:先在基底201上形成图形化的掩膜层,图形化的掩膜层定义了鳍部的位置;以图形化的掩膜层为掩膜,采用外延生长法在所述基底201上形成鳍部。
在具体实施例中,对所述鳍部进行掺杂的方法可以是:使用图形化基底201的方法形成鳍部,然后在形成所述鳍部后,对所述鳍部进行掺杂;或者或采用外延生长形成所述鳍部,然后在形成所述鳍部期间进行原位掺杂,或者在形成所述鳍部后,对所述鳍部进行掺杂。
在具体实施例中,在形成所述鳍部后,对所述鳍部进行掺杂的方法可以为离子注入或热扩散等本领域所熟知的掺杂方法。使用原位掺杂可以避免离子注入带来的掺杂不均的缺点,而得到均匀的掺杂,有利于得到性能均一稳定的鳍式双极结型晶体管。使用离子注入法进行掺杂,掺杂后需要进行热处理来激活杂质离子,但热处理会引起离子的扩散,离子扩散后会导致PN结位置的变动。使用原位掺杂可以避免热处理带来的PN结的位置的变动问题。
在具体实施例中,所述鳍式双极结型晶体管为PNP型晶体管,所述第一区202的材料为SiGe,掺杂的杂质为p型杂质。在其他实施例中,所述鳍式双极结型晶体管为NPN型晶体管,所述第一区202的材料为SiC,掺杂的杂质n型杂质。在具体实施例中,所述n型杂质为磷或砷,在其他实施例中,也可以为其他本领域所熟知的其他n型杂质材料。在具体实施例中,所述p型杂质为硼或镓,在其他实施例中,也可以为其他本领域所熟知的其他p型杂质材料。在其他实施例中,所述第一区202的材料可以为本领域技术人员所熟知的、满足鳍式双极结型晶体管类型要求的任意材料。
参考图5A-5C,在所述第一区202上形成基区203。所述基区203掺杂类型与第一区202的掺杂类型相反。
在具体实施例中,所述基区203的长度小于第一区202的长度,以便在第一区202上留下空间以形成接触电极。
图5A为在第一区202上形成了基区203的立体结构示意图,图5B为图5A中切线A-A’所切平面的剖面图,图5C为图5A中切线B-B’所切平面的剖面图。参照图5C,在该实施例中,基区203的长度L2小于第一区202的长度L1,为在第一区202上形成接触电极预留空间,如果无需为接触电极的形成预留空间,则第一区的长度可以等于基区的长度。图5A-5C所示的图中,基区203的一端与第一区202的一端对齐。在其他实施例中,所述基区203的任一端不需要与第一区202的一端对齐。
在具体实施例中,所述基区203的形成方法包括:在基底201和第一区202上形成图形化的掩膜层,定义出基区203的形成位置,被所述图形化的掩膜层覆盖部分不被后续工艺影响;然后以图形化的掩膜层为掩膜,使用外延沉积法、化学气相沉积法或物理气相沉积法在所述第一区202上形成基区材料层;接着,在形成所述基区材料层期间进行原位掺杂,或在形成所述基区材料层后对所述基区材料层进行掺杂,以形成基区203。使用原位掺杂可以避免离子注入带来的掺杂不均的缺点,而得到均匀的掺杂,有利于得到性能均一稳定的鳍式双极结型晶体管。使用离子注入法进行掺杂,掺杂后需要进行热处理来激活杂质离子,但热处理会带来离子的扩散,离子扩散后会导致PN结位置的变动。使用原位掺杂可以避免热处理带来的PN结的位置的变动问题。在具体实施例中,若在形成所述基区材料层后,对所述基区材料层进行掺杂,应当控制好掺杂工艺参数,防止掺杂的杂质进入第一区202而对第一区202性能造成影响。
在具体实施例中,所述鳍式双极结型晶体管为PNP型晶体管,基区203的材料为SiC,掺杂的杂质为n型杂质。在其他实施例中,所述鳍式双极结型晶体管为NPN型晶体管,基区203的材料为SiGe,掺杂的杂质为p型杂质。在具体实施例中,所述n型杂质为磷或砷,在其他实施例中,也可以为其他本领域所熟知的其他n型杂质材料。在具体实施例中,所述p型杂质为硼或镓,在其他实施例中,也可以为其他本领域所熟知的其他p型杂质材料。在其他实施例中,只要满足可形成所需类型的鳍式双极结型晶体管,可以根据需要任意选择本领域所熟知的材料以形成基区203。
图5A所示为使用外延沉积法在所述第一区202上形成的基区203的立体结构示意图,外延沉积在特定方向上具有选择性生长的特性,图5A中仅示意出外延沉积形成的基区的形状,图示中的形状不构成对基区形状的限制。当使用化学气相沉积或物理气相沉积形成基区材料层时,基区材料层的形状会随之发生相应的变化。本发明中基区材料层的形状不构成对本发明技术方案的限制。
参照图5B和5C,图5C中基区203由于被第一区202挡住,所以只露出一部分。基区203与第一区202之间形成的PN结的面积为S2=L2*H*2+L2*W。由于第一区202的宽度W很小,形成的基区203的宽度也很小,导致现有技术中的S1很小,而由于L2可以很大,而使S2很大,所以S2远大于现有技术的S1。若第一区为发射区,发射区和基区203之间形成的PN结面积很大,有利于鳍式双极结型晶体管信号放大能力的提高。而且本实施例得到的鳍式双极结型晶体管的PN结面积的大小可以通过调整基区203的长度L2来调整,且调整的范围较大。
使用原位掺杂形成基区203,由于该方法形成的鳍式双极结型晶体管的PN结形成于该第一区202与基区203相接触的侧表面和上表面,其位置固定,避免了PN结位置的变动。
参考图6A至图7B,在所述基区203上或基区203内形成第二区204。所述第二区204的掺杂类型与所述第一区202的掺杂类型相同。
在具体实施例中,所述第二区204的长度L3小于基区203的长度L2,以便在基区203上预留空间以形成接触电极,如果无需为接触电极的形成预留空间,则所述第二区204的长度L3不必小于基区203的长度L2。图6A-6C所示的图中,第二区204的一端与基区203的一端对齐。在其他实施例中,所述第二区204的任一端不需要与基区203的一端对齐,只要满足第二区204的长度L3小于基区203的长度L2即可。
在具体实施例中,在所述基区203内形成第二区204,基区203内所述掺杂深度H2小于高出第一区202的基区203的高度H1,以防止第一区202与第二区204相接触。
图6A为在所述基区203上形成了第二区204的立体结构示意图,图6B为图6A中切线A-A’所切平面的剖面图,图6C为图6A中切线B-B’所切平面的剖面图。参照图6C,在本实施例中,第二区204的长度L3小于基区203的长度L2。
在具体实施例中,在所述基区203上形成第二区204的方法包括:在基底201、第一区202和基区203上形成图形化的掩膜层,定义出第二区204的位置,被所述图形化的掩膜层覆盖部分不被后续工艺影响;然后以图形化的掩膜层为掩膜,使用外延沉积法、化学气相沉积法或物理气相沉积法在所述基区203上形成第二区材料层;接着,在形成所述第二区材料层期间进行原位掺杂,或在形成所述第二区材料层后,对所述第二区材料层进行掺杂。使用原位掺杂可以避免离子注入带来的掺杂不均的缺点,而得到均匀的掺杂,有利于得到性能均一稳定的鳍式双极结型晶体管。使用离子注入法进行掺杂,掺杂后需要进行热处理来激活杂质离子,但热处理会带来离子的扩散,离子扩散后会导致PN结位置的变动。使用原位掺杂可以避免热处理带来的PN结的位置的变动问题。若在形成所述第二区材料层后,对所述第二区材料层进行掺杂应当控制好掺杂工艺参数,避免掺杂杂质进入基区203,而对基区203造成影响。
在具体实施例中,所述鳍式双极结型晶体管为PNP型晶体管,第二区204的材料为SiGe,掺杂的杂质为p型杂质。在其他实施例中所述鳍式双极结型晶体管为NPN型晶体管,第二区204的材料为SiC,掺杂的杂质为n型杂质。在具体实施例中,所述n型杂质为磷或砷,在其他实施例中,也可以为其他本领域所熟知的其他n型杂质材料。在具体实施例中,所述p型杂质为硼或镓,在其他实施例中,也可以为其他本领域所熟知的其他p型杂质材料。在其他实施例中,只要满足可形成所需类型的鳍式双极结型晶体管,可以根据需要任意选择本领域所熟知的材料以形成第二区204。
使用原位掺杂形成第二区204,基区203与第二区204之间形成的PN结位于该第二区204与基区203相接触的表面上,其位置固定,避免了PN结位置的变动。
参照图7A和7B,在具体实施例中,在所述基区203、第一区202和第二区204上形成接触电极205。在具体实施例中,接触电极205的材料为W。图7A为在基区203、第一区202和第二区204上形成了接触电极205的立体结构示意图,图7B为图7A中切线A-A’所切平面的剖面图,图7B由于基区203被第一区202挡住,所以只露出一部分。
第二具体实施例
参考图8A-8C,第二具体实施例与第一具体实施例的不同在于:在所述基区203内形成第二区204。其他可以参考第一具体实施例,在此不做赘述。
在具体实施例中,基区203内所述掺杂深度H2小于高出第一区202的基区203的高度H1,以防止第一区202与第二区204相接触。
图8A为在基区203内形成了第二区204的立体结构示意图,图8B为图8A中切线A-A’所切平面的剖面图,图8C为图8A中切线B-B’所切平面的剖面图。参照图8B,在本实施例中,掺杂深度H2小于高出第一区202的基区203的高度H1。图8C中,基区203由于被第一区202挡住,所以只露出一部分。
在所述基区203内形成第二区204包括:在所述基区203上形成图形化的掩膜层,定义出第二区204的形成位置;以所述图形化的掩膜层为掩膜,使用离子注入法或热扩散法在所述基区203内形成第二区204。
第三具体实施例
本实施例为鳍式双极结型晶体管的实施例。
参照图6A-6C,鳍式双极结型晶体管包括:基底201;位于基底201上掺杂有杂质的鳍部,所述鳍部为第一区202;
位于所述第一区202上基区203;
位于所述基区203上的第二区204。所述第一区202为发射区,第二区204为集电区;或者第一区202为集电区,第二区204为发射区。所述基区203的掺杂类型与第一区202的掺杂类型相反,所述第二区204的掺杂类型与所述第一区202的掺杂类型相同。
参照图6C,在具体实施例中,所述基区203的长度L2小于第一区202的长度L1。
在具体实施例中,参照图6C,所述第二区204的长度L3小于基区203的长度L2。
参照图7A和7B,在具体实施例中,在所述基区203、第一区202和第二区204上形成有接触电极205。在具体实施例中,接触电极205的材料为W。
第一实施例方法部分中关于材料、结构的内容可以援引于此,在此不做赘述。
第四具体实施例
参考图8A-8C,第四具体实施例与第三具体实施例的不同在于:形成第二区204位于所述基区203内。其他可以参考第一具体实施例,在此不做赘述。
参照图8B,在本具体实施例中,基区203内掺杂深度H2小于高出第一区202的基区203的高度H1,以防止第一区202与第二区204相接触。图8C中,基区203由于被第一区202挡住,所以只露出一部分。
第一实施例方法部分中关于材料的内容可以援引于此,在此不做赘述。本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。

Claims (17)

1.一种鳍式双极结型晶体管的形成方法,其特征在于,包括:
提供基底;
在所述基底上形成掺杂有杂质的鳍部,作为第一区;
在所述第一区上形成基区;
在所述基区上或基区内形成第二区,所述第一区为集电区、第二区为发射区或者所述第一区为发射区、第二区为集电区。
2.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,在所述第一区上形成基区包括:
在所述第一区上形成图形化的掩膜层,定义出基区的形成位置;
以所述图形化的掩膜层为掩膜,使用外延沉积法、化学气相沉积法或物理气相沉积法在所述第一区上形成基区材料层;
在形成所述基区材料层期间进行原位掺杂,或在形成所述基区材料层后,对所述基区材料层进行掺杂,形成基区。
3.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,在所述基区上形成第二区包括:
在所述基区上形成图形化的掩膜层,定义出第二区的形成位置;
以所述图形化的掩膜层为掩膜,使用外延沉积法、化学气相沉积法或物理气相沉积法在所述基区上形成第二区材料层;
在形成所述第二区材料层期间进行原位掺杂,或在形成所述第二区材料层后,对所述第二区材料层进行掺杂,形成第二区。
4.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,在所述基区内形成第二区包括:
在所述基区上形成图形化的掩膜层,定义出第二区的形成位置;
以所述图形化的掩膜层为掩膜,使用离子注入法或热扩散法在所述基区内形成第二区。
5.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,在所述基底上形成掺杂有杂质的鳍部的方法为:
使用图形化基底的方法形成鳍部;
在形成所述鳍部后,对所述鳍部进行掺杂。
6.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,在所述基底上形成掺杂有杂质的鳍部的方法为:
采用外延生长形成鳍部,在形成所述鳍部期间进行原位掺杂;或在形成所述鳍部后,对所述鳍部进行掺杂。
7.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,所述鳍式双极结型晶体管为PNP型晶体管,所述基区的材料为SiC,基区掺杂的杂质为n型杂质,所述第一区和第二区的材料为SiGe,所述第一区和第二区掺杂的杂质为p型杂质;
或者,所述鳍式双极结型晶体管为NPN型晶体管,所述基区的材料为SiGe,所述基区掺杂的杂质为p型杂质,所述第一区和第二区的材料SiC,所述第一区和第二区掺杂的杂质为n型杂质。
8.如权利要求7所述的鳍式双极结型晶体管的形成方法,其特征在于,所述n型杂质为磷或砷,所述p型杂质为硼或镓。
9.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,所述基区的长度小于第一区的长度,所述第二区的长度小于所述基区的长度。
10.如权利要求1所述的鳍式双极结型晶体管的形成方法,其特征在于,还包括:在所述第一区、第二区和基区上形成接触电极。
11.如权利要求10所述的鳍式双极结型晶体管的形成方法,其特征在于,所述接触电极的材料为W。
12.一种鳍式双极结型晶体管,其特征在于,包括:
基底;
位于基底上掺杂有杂质的鳍部,所述鳍部为第一区;
位于所述第一区上的基区;
位于所述基区上或基区内的第二区,所述第一区为发射区、第二区为集电区或者第一区为集电区、第二区为发射区。
13.如权利要求12所述的鳍式双极结型晶体管,其特征在于,所述鳍式双极结型晶体管为PNP型晶体管,所述基区的材料为SiC,所述基区掺杂的杂质为n型杂质,所述第一区和第二区的材料为SiGe,所述第一区和第二区掺杂的杂质为p型杂质;
或者,所述鳍式双极结型晶体管为NPN型晶体管,所述基区的材料为SiGe,所述基区掺杂的杂质为p型杂质,所述第一区和第二区的材料SiC,所述第一区和第二区掺杂的杂质为n型杂质。
14.如权利要求13所述的鳍式双极结型晶体管,其特征在于,所述n型杂质为磷或砷,所述p型杂质为硼或镓。
15.如权利要求12所述的鳍式双极结型晶体管,其特征在于,所述基区的长度小于第一区的长度,所述第二区的长度小于所述基区的长度。
16.如权利要求12所述的鳍式双极结型晶体管,其特征在于,所述第一区、第二区和基区上形成有接触电极。
17.如权利要求16所述的鳍式双极结型晶体管,其特征在于,所述接触电极的材料为W。
CN201310156947.7A 2013-04-28 2013-04-28 鳍式双极结型晶体管及其形成方法 Active CN104124153B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310156947.7A CN104124153B (zh) 2013-04-28 2013-04-28 鳍式双极结型晶体管及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310156947.7A CN104124153B (zh) 2013-04-28 2013-04-28 鳍式双极结型晶体管及其形成方法

Publications (2)

Publication Number Publication Date
CN104124153A CN104124153A (zh) 2014-10-29
CN104124153B true CN104124153B (zh) 2016-08-31

Family

ID=51769523

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310156947.7A Active CN104124153B (zh) 2013-04-28 2013-04-28 鳍式双极结型晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN104124153B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486535A (zh) * 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法
CN106952950B (zh) * 2016-01-06 2020-05-08 中芯国际集成电路制造(上海)有限公司 双极型晶体管及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1695245A (zh) * 2002-12-03 2005-11-09 国际商业机器公司 横向lubistor结构和方法
CN101369577A (zh) * 2007-08-13 2009-02-18 英飞凌科技股份公司 双极晶体管finfet技术
US7618872B2 (en) * 2006-06-30 2009-11-17 International Business Machines Corporation Semiconductor device structures for bipolar junction transistors and methods of fabricating such structures
US7824969B2 (en) * 2008-01-23 2010-11-02 International Business Machines Corporation Finfet devices and methods for manufacturing the same
CN202816952U (zh) * 2011-09-27 2013-03-20 美国博通公司 鳍式双极结型晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1695245A (zh) * 2002-12-03 2005-11-09 国际商业机器公司 横向lubistor结构和方法
US7618872B2 (en) * 2006-06-30 2009-11-17 International Business Machines Corporation Semiconductor device structures for bipolar junction transistors and methods of fabricating such structures
CN101369577A (zh) * 2007-08-13 2009-02-18 英飞凌科技股份公司 双极晶体管finfet技术
US7824969B2 (en) * 2008-01-23 2010-11-02 International Business Machines Corporation Finfet devices and methods for manufacturing the same
CN202816952U (zh) * 2011-09-27 2013-03-20 美国博通公司 鳍式双极结型晶体管

Also Published As

Publication number Publication date
CN104124153A (zh) 2014-10-29

Similar Documents

Publication Publication Date Title
CN104518032B (zh) 半导体器件及其制造方法
CN105448916B (zh) 晶体管及其形成方法
CN102088029B (zh) SiGe BiCMOS工艺中的PNP双极晶体管
CN104037083B (zh) 一种半导体器件的制造方法
CN105576025A (zh) 一种浅沟槽半超结vdmos器件及其制造方法
CN104124152B (zh) 鳍式双极结型晶体管及其形成方法
CN108242467A (zh) Ldmos器件及其制作方法
CN101599435B (zh) 单层多晶硅hbt非本征基区的掺杂方法
CN104124153B (zh) 鳍式双极结型晶体管及其形成方法
CN100583447C (zh) 具有双极晶体管的半导体器件和制造这种器件的方法
CN103094343B (zh) 具有t形外延硅沟道的mosfet结构
CN102376776A (zh) BiCMOS工艺中的寄生PIN二极管及制造方法
CN106409890B (zh) 鳍式双极结型晶体管的形成方法
CN104282763A (zh) 射频横向双扩散场效应晶体管及其制作方法
CN107546276A (zh) 带有注入式背栅的集成jfet结构
CN104465372B (zh) 双极型三极管的制造方法及结构
CN208904025U (zh) 半导体器件和集成电路
CN103887240B (zh) 一种逆导型igbt器件的制备方法
CN106548943A (zh) 晶体管及其形成方法
CN103107186B (zh) 一种BiCMOS工艺中寄生N-I-P型PIN器件结构及其制造方法
CN104205337B (zh) 具有提高的击穿电压-截止频率乘积的SiGe异质结双极晶体管
CN102412275A (zh) 锗硅BiCMOS工艺中纵向PNP器件及制作方法
CN102446978B (zh) BiCMOS工艺中的PIN器件
CN102544082A (zh) 锗硅异质结npn三极管器件及制造方法
CN103178100B (zh) 纵向pnp型三极管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170613

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: SMIC new IC technology research and development (Shanghai) Co., Ltd.

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170616

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: SMIC new IC technology research and development (Shanghai) Co., Ltd.

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation