KR100253077B1 - 소이 구조를 갖는 반도체 메모리 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 바디 플로팅 현상을 방지하는 SOI 구조를 갖는 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, SOI 기판의 제 1 도전형 반도체막 내에 형성된 소자분리영역과, 상기 제 1 도전형 반도체막의 일부분으로 형성된 제 1 불순물 영역과, 상기 제 1 불순물 영역 양측의 상기 제 1 도전형 반도체막 내에 형성된 제 2 도전형의 제 2 및 제 3 불순물 영역과, 상기 제 1 도전형 반도체막 상에 형성된 제 1 층간절연막과, 상기 제 1 층간절연막을 뚫고, 상기 제 1 불순물 영역과 전기적으로 접속되도록 형성된 베이스 전극과, 상기 베이스 전극을 포함하여 상기 제 1 층간절연막 상에 형성된 제 2 층간절연막과, 상기 제 1 및 제 2 층간절연막을 뚫고, 상기 제 2 불순물 영역과 전기적으로 접속되도록 형성된 제 1 콘택플러그와, 상기 제 1 콘택플러그 상에 형성된 비트라인 전극과, 상기 비트라인 전극을 포함하여 상기 제 2 층간절연막 상에 형성된 제 3 층간절연막과, 상기 제 1 및 제 2, 그리고 제 3 절연막을 뚫고, 상기 제 3 불순물 영역과 전기적으로 접속되도록 형성된 제 2 콘택플러그와, 상기 제 2 콘택플러그와 전기적으로 접속되도록 형성된 캐패시터를 포함한다. 이와 같은 반도체 장치 및 그 제조 방법에 의해서, DRAM 셀을 SOI기판 상에 용이하게 형성할 수 있고, 바디 플로팅 현상을 방지하여 DRAM 셀을 안정되게 동작되도록 할 수 있다.

Description

소이 구조를 갖는 반도체 메모리 장치 및 그의 제조 방법(Semiconductor Memory Device having SOI Structure and Manufacturing Method thereof)
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 모오스 트랜지스터(MOS transistor) 구조 대신 바이폴라 트랜지스터(bipolar transistor) 구조를 사용하여 SOI(Silicon On Insulator) 기판 상에 반도체 메모리 셀(semiconductor memory cell)을 형성함으로써, 바디 플로팅(body floating) 현상을 방지하고, 메모리 셀이 안정적으로 동작되도록 하는 반도체 메모리 장치의 제조 방법에 관한 것이다.
종래 DRAM 메모리 셀(memory cell) 구조는 하나의 모오스 트랜지스터(one MOS transistor)와 하나의 캐패시터(one capacitor)로 구성된다.
이 때, 반도체 기판 내에는 확산된 트윈 웰(diffused win well)이 형성되어 있다.
이 때, 상기 종래 DRAM 메모리 셀을 SOI 기판 상에 형성하는 경우, 단위 셀(unit cell)이 플로팅 되어 동작되는 동안 벌크(bulk) 내에 원치 않는 전하가 축적되어 벌크 농도를 감소시킴으로써, 트랜지스터의 쓰레스홀드 전압(threshold voltage)을 변화시키는 바디 플로팅 현상이 발생되고, 따라서 단위 셀이 모두 균일하게 동작하지 못하는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, SOI 기판상에 모오스 트랜지스터 대신 바이폴라 트랜지스터를 형성하여 반도체 메모리 장치를 용이하게 제조할 수 있고, 반도체 메모리 장치의 동작시 바디 플로팅 현상이 발생되지 않도록 할 수 있으며, 반도체 메모리 장치의 성능 및 그 집적도를 향상시킬 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
제1도 내지 제7도는 본 발명의 실시예에 따른 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법을 순차적으로 보여주는 수직 단면도.
제8도는 본 발명의 실시예에 따른 SOI 구조를 갖는 반도체 메모리 장치의 수직 단면도.
제9도는 제8도의 등가 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
14 : SOI 기판 20 : 소자분리영역
23 : 에미터 영역 24 : 콜렉터 영역
25 : 베이스 영역 26 : 제 1 층간절연막
28 : 베이스 전극 30 : 제 2 층간절연막
32 : 제 1 콘택플러그 34 : 비트라인 전극
36 : 제 3 층간절연막 38 : 제 2 콘택플러그
44 : 캐패시터 46 : 제 4 층간절연막
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, SOI 구조를 갖는 반도체 메모리 장치는, SOI 기판의 제 1 도전형 반도체막 내에 형성된 소자분리영역과; 상기 제 1 도전형 반도체막의 일부분으로 형성된 제 1 불순물 영역과; 상기 제 1 불순물 영역 양측의 상기 제 1 도전형 반도체막 내에 형성된 제 2 도전형의 제 2 및 제 3 불순물 영역과; 상기 제 1 도전형 반도체막 상에 형성된 제 1 층간절연막과; 상기 제 1 층간절연막을 뚫고, 상기 제 1 불순물 영역과 전기적으로 접속되도록 형성된 베이스 전극과; 상기 베이스 전극을 포함하여 상기 제 1 층간절연막 상에 형성된 제 2 층간절연막과; 상기 제 1 및 제 2 층간절연막을 뚫고, 상기 제 2 불순물 영역과 전기적으로 접속되도록 형성된 제 1 콘택플러그와; 상기 제 1 콘택플러그 상에 형성된 비트라인 전극과; 상기 비트라인 전극을 포함하여 상기 제 2 층간절연막 상에 형성된 제 3 층간절연막과; 상기 제 1 및 제 2, 그리고 제 3 절연막을 뚫고, 상기 제 3 불순물 영역과 전기적으로 접속되도록 형성된 제 2 콘택플러그와; 상기 제 2 콘택플러그와 전기적으로 접속되도록 형성된 캐패시터를 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 SOI 기판은, SDB SOI 기판 및 SIMOX SOI 기판 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 반도체막은, 실리콘막, GaAs막, 그리고 InP막 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형이다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 도전형은 N형이고, 제 2 도전형은 P형이다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 콘택플러그는, 폴리실리콘 및 텅스텐, 알루미늄, 그리고 이들의 혼합물질 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 캐패시터는, 상기 제 2 콘택플러 그와 전기적으로 접속되도록 형성된 캐패시터 하부전극과; 상기 캐패시터 하부전극상에 형성된 캐패시터 유전체막과; 상기 캐패시터 유전체막을 포함하여 상기 제 3층간절연막 상에 형성된 캐패시터 상부전극을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 캐패시터 하부전극 및 상부전극은, 각각 W막, Pt막, Ir막, IrO2막, 그리고 RuO2막 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, 산화막, 질화막, NO막, ONO막, BST막, 그리고 강유전체막 중 적어도 하나 이상으로 형성된다.
상술한 목적은 달성하기 위한 본 발명에 의하면, SOI 구조를 갖는 반도체 메모리 장치의 제조 방법은, SOI 기판의 제 1 도전형 반도체막 상에 활성영역과 비활성영역을 정의하여 소자분리영역을 형성하는 단계와; 상기 활성영역 상에 제 2 도 전형 불순물 이온을 주입하여 상기 제 1 도전형 반도체막 내에 제 2 도전형의 제 1 및 제 2 불순물 영역을 형성하는 단계와; 상기 제 1 및 제 2 불순물 영역은 소정의 거리를 갖도록 형성되고, 상기 제 1 및 제 2 불순물 영역 사이의 상기 제 1 도전형 반도체막은 베이스 영역으로 사용되며, 상기 제 1 도전형 반도체막 상에 제 1 층간 절연막을 형성하는 단계와; 상기 제 1 층간절연막을 식각하여 상기 베이스 영역의 상기 반도체막의 일부가 노출되도록 제 1 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀을 충전하여 베이스 전극을 형성하는 단계와; 상기 베이스 전극을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 제 1 및 제 2 층간절연막을 식각하여 상기 제 1 불순물 영역의 상기 반도체막의 일부가 노출되도록 제 2 콘택홀을 형성하는 단계와; 상기 제 2 콘택홀을 충전하여 제 1 콘택플러그를 형성하는 단계와; 상기 제 1 콘택플러그와 전기적으로 접속되도록 비트라인 전극을 형성하는 단계와; 상기 비트라인 전극을 포함하여 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계와; 상기 제 1 및 제 2, 그리고 제 3 층간절연막을 식각하여 상기 제 2 불순물 영역의 상기 반도체막의 일부가 노출되도록 제 3 콘택홀을 형성하는 단계와; 상기 제 3 콘택홀을 충전하여 제 2 콘택플러그를 형성하는 단계와; 상기 제 2 콘택플러그와 전기적으로 접속되도록 캐패시터를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 SOI 기판은, SDB SOI 기판 및 SIMOX SOI 기판 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체막은, 실리콘막, GaAs막, 그리고 InP막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전형은 N형이고, 제 2 도전형은 P형이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 콘택플러그는, 폴리실리콘 및 텅스텐, 알루미늄, 그리고 이들의 혼합물질 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터를 형성하는 단계는, 상기 제 2 콘택플러그를 포함하여 상기 제 3 층간절연막 상에 캐패시터 하부전극을 형성하는 단계와; 상기 캐패시터 하부 전극 상에 캐패시터 유전체막을 형성하는 단계와; 상기 캐패시터 유전체막을 포함하여 상기 제 3 층간절연막 상에 개패시터 상부전극을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 하부전극 및 상부전극은, 각각 W막, Pt막, Ir막, IrO2막, 그리고 RuO2막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 유전체막은, 산화막, 질화막, NO막, ONO막, BST막, 그리고 강유전체막 중 적어도 하나 이상으로 형성된다.
본 발명에 의한 SOI 구조를 갖는 반도체 메모리 장치 및 그 제조 방법은 SOI 기판 상에 모오스 트랜지스터 대신 바이폴라 트랜지스터를 사용하여 DRAM을 제조함으로써, 바디 플로팅 현상을 방지하여 단위 셀들이 균일하게 동작될 수 있도록 한다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 수직 단면도이고, 도 9는 도 8의 등가 회도로이다.
먼저, 도 9를 참조하면, 본 발명의 실시예에 따른 SOI 구조를 갖는 DRAM 셀의 등가 회로는, 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터의 에미터(emitter) 및 콜렉터(collector) 중 어느 하나에 연결된 캐패시터(Cap)를 포함하여 구성된다. 상기 캐패시터(Cap)가 연결되지 않은 에미터 또는 콜렉터에는 비트라인(bit line) 전극(34)이 연결된다. 이 때, 상기 바이폴라 트랜지스터의 베이스에 게이트 퍼텐셜(Vgate)이 인가된다.
도 8에 있어서, 본 발명의 실시예에 따른 SOI 구조를 갖는 DRAM 셀은, SOI 기판(14)상에 형성된 NPN형 바이폴라 트랜지스터, 캐패시터(44)를 포함한다.
좀 더 구체적으로, 상기 SOI 기판(14)의 얇은 반도체막(12) 내에 소자분리영역(20)이 형성되어 있다. 이 때, 상기 SOI 기판(14)은 SDB(Silicon Direct Bonding) SOI 기판 및 SIMOX(Separation by IMplanted OXygen) SOI 기판 중 어느 하나이며, 벌크(bulk, sub)(10)상에 산화막(11), 그리고 얇은 반도체막(12)이 순차적으로 형성된 구조를 갖는다.
상기 벌크(10) 및 얇은 반도체막(12)은 여기서 P형 실리콘막으로, GaAs 막 또는 InP 막 등으로 형성 할 수도 있다.
그리고, 상기 소자분리영역(20)은, 반도체 메모리 셀간의 격리(isolation)를 위한 절연막으로서, 상기 얇은 반도체막(12) 표면으로부터 상기 SOI 기판(14) 내의 상기 산화막(11) 표면에 맞닿도록 형성된다.
다음, 상기 얇은 반도체막(12)상에 층간절연막(26)이 형성되어 있고, 상기 층간절연막(26)을 뚫고 상기 얇은 반도체막(12)과 전기적으로 접속되도록 베이스(base) 전극(28)이 형성되어 있다.
상기 베이스 전극(28) 양측의 상기 얇은 반도체막(12) 내에 에미터 영역(23)과 콜렉터 영역(24)으로서, N형 불순물 영역(23, 24)이 형성되어 있다. 이 때, 상기 N형 불순물 영역(23, 24) 사이의 P형 실리콘 영역은 베이스 영역(25)으로서, 상기 베이스 전극(28)과 옴성 접촉(ohmic contact)을 형성한다.
상기 베이스 전극(28)을 포함하여 상기 층간절연막(26)상에 다른 층간절연막(30)이 형성되어 있다. 그리고, 상기 다른 층간절연막(30)을 뚫고 상기 콜렉터 영역(24)과 전기적으로 접속되도록 콘택플러그(32)가 형성되어 있다.
이 때, 상기 콘택플러그(32)는, 폴리실리콘 및 텅스텐(W), 알루미늄(Al), 그리고 이들의 혼합물질 중 어느 하나이다.
상기 콘택플러그(32) 상에 데이터 이동 통로인 비트라인 전극(34)이 형성되어 있고, 상기 비트라인 전극(34)을 포함하여 상기 층간절연막(30)상에 또 다른 층간절연막(36)이 형성되어 있다. 상기 층간절연막들(26, 30, 36)을 뚫고, 상기 에미터 영역(23)과 옴성 접촉을 이루는 다른 콘택플러그(38)가 형성되어 있다.
이 때, 상기 비트라인 전극(34)은 텅스텐막 및 알루미늄막 중 어느 하나이고, 상기 다른 콘택플러그(38)는, 폴리실리콘 및 텅스텐, 알루미늄, 그리고 이들의 혼합물질 중 어느 하나이다.
상기 다른 콘택플러그(38)상에 캐패시터(44)가 형성되어 있다. 이 때, 상기 다른 콘택플러그(38)상에 캐패시터 하부전극(40)으로서, 스토리지 노드 폴리실리콘막 패턴(storage node poly pattern)(40)이 형성되어 있다. 그리고, 상기 캐패시터 하부전극(40)상에 캐패시터 유전체막(41)이 형성되어 있다. 또한, 상기 캐패시터 유전체막(41)을 포함하여 상기 또다른 층간절연막(36)상에 캐패시터 상부전극(42)으로서, 플레이트 폴리실리콘막(plate poly)(42)이 형성되어 있다.
상기 캐패시터 하부전극(40) 및 상부전극(42)은 도전막(conductive layer)으로서, 텅스텐막, 플라티늄(Pt)막, 이리듐(Ir)막, IrO2막, 그리고 RuO2막 중 어느 하나로 형성된다. 그리고, 상기 캐패시터 유전체막(41)은, 산화막 및 질화막 등의 단일막 또는 NO막 및 ONO막, 그리고 BST막 등의 다층 절연막 또는 강유전체막(ferroelectric layer) 또는 이들의 혼합막으로 형성된다.
다음, 상기 캐패시터 상부전극(42)을 포함하여 상기 또 다른 층간절연막(36)상에 또 다른 층간절연막(46)이 형성되어 있다.
이 때, 상기 캐패시터(44)는, 스택(stack) 캐패시터 또는 트렌치(trench) 캐패시터 또는 베리드(buried) 캐패시터 형태로 형성할 수 있다.
상술한 바와 같은 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법은 다음과 같다. 여기서, 에미터에 캐패시터가 연결되고, 콜렉터에 비트라인이 연결된 NPN형 바이폴라 트랜지스터로 그 제조 방법을 설명한다.
먼저, 도 1을 참조하면, SOI 구조를 갖는 DRAM 셀의 제조 방법은, SOI 기판(14)을 준비한다. 이 때, 상기 SOI 기판(14)으로서, 벌크(10) 전면에 산소를 주입하고 열처리하여 형성한 SIMOX SOI 기판 또는 상기 벌크(10)상에 산화막을 형성한 후 상기 산화막 상에 상부 기판을 형성한 SDB SOI 기판 등이 사용된다.
이 때, 상기 벌크(10) 및 상기 상부 기판으로, NPN 바이폴라 트랜지스터에 대해 P형 실리콘막을 사용하고 또한, GaAs막 또는 InP막 등을 사용할 수도 있다.
도 2에 있어서, 상기 SOI 기판(14)의 산화막(11)상에 형성된 상기 벌크(10)보다 상대적으로 얇은 P형 실리콘막(12)상에 약 500 Å의 패드 산화막(padoxide)(16)과 약 1500 Å의 질화막(nitride)(18)을 순차적으로 형성한다. 이어서, 상기 질화막(18)상에 활성영역과 비활성영역을 정의하고, 상기 질화막(18)과 상기 패드 산화막(16)을 식각하여 상기 얇은 P형 실리콘막(12)의 표면의 일부가 노출되도록 절연막 패턴을 형성한다.
상기 노출된 얇은 P형 실리콘막(12)내에 메모리 셀간의 격리를 위한 소자분리영역(20)을 형성한다.
다음, 도 3을 참조하면, 상기 얇은 P형 실리콘막(12)의 활성영역 상에 에미터와 콜렉터를 정의하여 포토레지스트막(photoresist layer) 패턴(22)을 형성한다.
상기 포토레지스트막 패턴(22)을 마스크(mask)로 사용하여 상기 얇은 P형 실리콘막(12)상에 N형 불순물 이온(도면에 미도시)을 주입하여 에미터 영역(23)과 콜렉터 영역(24)을 형성한다.
이 때, 상기 에미터 영역(23)과 콜렉터 영역(24) 사이의 상기 P형 실리콘막(12)은 베이스 영역(25)이 된다.
도 4에 있어서, 상기 포토레지스터막 패턴(22)을 제거한 후, 상기 에미터 영역(23)과 콜렉터 영역(24)을 포함하여 상기 얇은 P형 실리콘막(12)상에 다른 도전막 배선과의 절연을 위해 BPSG(BoroPhosphoSilicate Glass) 등의 산화막으로 층간 절연막(26)을 형성하고, 상기 층간절연막(26)을 뚫고 상기 베이스 영역(25)과 전기적으로 접속되도록 알루미늄막 등으로 베이스 전극(28)을 형성한다.
이 때, 상기 베이스 전극(28)은 상기 베이스 영역(25)과 옴성 접촉을 형성한다.
상기 베이스 전극(28)을 포함하여 상기 층간절연막(26)상에 다른 층간절연막(30)을 형성하고, 상기 층간절연막들(26, 30)을 뚫고 상기 콜렉터 영역(24)과 전기적으로 접속되도록 콘택플러그(32)를 형성한다. 그리고, 도 5에 도시한 바와 같이, 상기 콘택플러그(32)상에 비트라인 전극(34)을 형성한다.
이 때, 상기 콘택플러그(32)는, 폴리실리콘 및 텅스텐(W), 알루미늄, 그리고 이들의 혼합물질 중 어느 하나로 형성한다. 상기 비트라인 전극(34)은 텅스텐막 또는 알루미늄막 등으로 형성한다.
도 6을 참조하면, 상기 비트라인 전극(34)을 포함하여 상기 다른 층간절연막(30)상에 또다른 층간절연막(36)을 형성하고, 상기 층간절연막들(26, 30, 36)을 뚫고 상기 에미터 영역(23)과 전기적으로 접속되도록 다른 콘택플러그(38)를 형성한다.
이 때, 상기 다른 콘택플러그(38)는 폴리실리콘 및 텅스텐(W), 알루미늄, 그리고 이들의 혼합물질 중 어느 하나로 형성하여 옴성 접촉이 이루어지도록 한다.
마지막으로, 상기 다른 콘택플러그(38)상에 스토리지 폴리실리콘막을 사용하여 캐패시터 하부전극(40)을 형성하고, 상기 캐패시터 하부전극(40)상에 캐패시터 유전체막(41)을 형성한다. 그리고, 상기 캐패시터 유전체막(41)을 포함하여 상기 또 다른 층간절연막(36)상에 플레이트 폴리실리콘막을 사용하여 캐패시터 상부전극(42)을 형성하면, 도 7에 도시된 바와 같이, SOI 기판(14)상에 수평 트랜지스터(lateral transistor) 구조의 NPN형 바이폴라 트랜지스터와, 캐패시터(44)가 형성되어 DRAM 셀이 완성된다.
이 때, 상기 캐패시터(44)는, 스택 캐패시터 또는 트렌치 캐패시터 또는 베리드 캐패시터 형태로 형성할 수 있다.
상술한 바와 같은 SOI 구조를 이용한 반도체 메모리 장치 및 그의 제조 방법은 N형 벌크를 사용하는 PNP형 바이폴라 트랜지스터에 대해서도 마찬가지로 적용되며, 또한, 각 경우에 대해 상기 캐패시터(44)가 콜렉터에 연결될 때 상기 비트라인은 에미터에 연결되도록 형성한다.
상기 DRAM 셀의 동작 조건은 다음과 같다.
Figure kpo00002
상기 표 1을 참조하면, 본 발명의 실시예에 따른 DRAM 셀의 기입(write) 동작 조건은, 억세스(access) 트랜지스터인 바이폴라 트랜지스터를 턴 온/오프(turn on/off)시키기 위해 수동(passive) 캐패시터(44)가 직렬로 연결되어 있는 것을 고려하여, 베이스에 AC 신호를 적용해야 한다. 즉, 게이트 퍼텐셜(Vgate)로 Vplate+ 0.7 V가 인가될 때 비트라인의 퍼텐셜(VB/L)이 0 및 Vcc에서 각각 세츄레이션(saturation) 및 엑티브(active)로 동작하게 된다.
이 때, 상기 비트라인으로 흐르는 전류의 양의 차이로 데이터 D0 및 D1을 구별하여 판독하게 된다.
다음, 상기 DRAM 셀의 독출(read) 동작 조건은 먼저, 상기 데이터 D1을 독출 하는 경우 베이스-콜렉터에는 순방향 바이어스(forward bias), 베이스-에미터에는 역방향 바이어스(reverse bias)가 각각 인가되어 엑티브 영역에서 동작하게 된다.
그러나, 상기 데이터 D0을 독출 하는 경우 베이스-콜렉터에는 순방향 바이어스, 베이스-에미터도 순방향 바이어스가 각각 인가되어 세츄레이션 영역에서 미소한 전류가 흐르게 된다.
따라서, 전류의 크기 차이를 판독하여 데이터를 구분하게 된다.
그리고, 상기 DRAM 셀의 대기(stand-by) 조건은, 상기 1안을 참조하면, 상기 데이터 D1 및 D0 에 대한 어느 경우든지 상기 비트라인 퍼텐셜(VB/L)로 0.7V 보다 상대적으로 큰 1/2Vcc을 인가하여 일정한 퍼텐셜을 유지시킴으로써, 베이스에 노이즈(noise)가 다소 인가되더라도, 상기 억세스 트랜지스터에 대해 예상치 않은 오동작 문제가 발생되지 않고 안정된 오프 상태로 남아 있도록 한다.
상술한 바와 같은 SOI 구조를 이용한 DRAM 셀이 동작하는 동안 발생되는 전하는 상기 바이폴라 트랜지스터의 두 종류의 전하에 의해 재결합(recombination)하여 제거되거나, 상기 베이스의 옴성 접촉을 통해 유출되어 제거됨으로써, 상기 DRAM 셀이 바디 플로팅 현상을 발생시키지 않고 안정된 동작을 하도록 한다. 또한, 이러한 구조의 DRAM 셀은 베이스 콘택에 바이어스(bias)를 인가 할 때 다른 셀이 그 영향을 받지 않도록 한다.
본 발명은 바이폴라 트랜지스터를 사용함으로써 DRAM 셀을 SOI 기판 상에 용이하게 형성할 수 있고, 바디 플로팅 현상을 방지하여 DRAM 셀이 안정되게 동작되도록 할 수 있는 효과가 있다.

Claims (18)

  1. SOI 기판의 제 1 도전형 반도체막 내에 형성된 소자분리영역과; 상기 제 1 도전형 반도체막의 일부분으로 형성된 제 1 불순물 영역과; 상기 제 1 불순물 영역 양측의 상기 제 1 도전형 반도체막 내에 형성된 제 2 도전형의 제 2 및 제 3 불순물 영역과; 상기 제 1 도전형 반도체막 상에 형성된 제 1 층간절연막과; 상기 제 1 층간절연막을 뚫고, 상기 제 1 불순물 영역과 전기적으로 접속되도록 형성된 베이스 전극과; 상기 베이스 전극을 포함하여 상기 제 1 층간절연막 상에 형성된 제 2 층간절연막과; 상기 제 1 및 제 2 층간절연막을 뚫고, 상기 제 2 불순물 영역과 전기적으로 접속되도록 형성된 제 1 콘택플러그와; 상기 제 1 콘택플러그 상에 형성된 비트라인 전극과; 상기 비트라인 전극을 포함하여 상기 제 2 층간절연막 상에 형성된 제 3 층간절연막과; 상기 제 1 및 제 2, 그리고 제 3 절연막을 뚫고, 상기 제 3 불순물 영역과 전기적으로 접속되도록 형성된 제 2 콘택플러그와; 상기 제 2 콘택플러그와 전기적으로 접속되도록 형성된 캐패시터를 포함하는 SOI 구조를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 SOI 기판은, SDB SOI 기판 및 SIMOX SOI 기판 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체막은, 실리콘막, GaAs막, 그리고 InP막 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형인 SOI 구조를 갖는 SOI 구조를 갖는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제 1 도전형은 N형이고, 제 2 도전형은 P형인 SOI 구조를 갖는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제 1 및 제 2 콘택플러그는, 폴리실리콘 및 텅스텐, 알루미늄, 그리고 이들의 혼합물질 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 캐패시터는, 상기 제 2 콘택플러그와 전기적으로 접속되도록 형성된 캐패시터 하부전극과; 상기 캐패시터 하부전극 상에 형성된 캐패시터 유전체막과; 상기 캐패시터 유전체막을 포함하여 상기 제 3 층간절연막 상에 형성된 캐패시터 상부전극을 포함하는 SOI 구조를 갖는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 캐패시터 하부전극 및 상부전극은, 각각 W막, Pt막, Ir막, IrO2막, 그리고 RuO2막 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 캐패시터 유전체막은 산화막, 질화막, NO막, ONO막, BST막, 그리고 강유전체막 중 적어도 하나 이상으로 형성되는 SOI 구조를 갖는 반도체 메모리 장치.
  10. SOI 기판의 제 1 도전형 반도체막 상에 활성영역과 비활성영역을 정의하여 소자분리영역을 형성하는 단계와; 상기 활성영역 상에 제 2 도전형 불순물 이온을 주입하여 상기 제 1 도전형 반도체막 내에 제 2 도전형의 제 1 및 제 2 불순물 영역을 형성하는 단계와; 상기 제 1 및 제 2 불순물 영역은 소정의 거리를 갖도록 형성되고, 상기 제 1 및 제 2 불순물 영역 사이의 상기 제 1 도전형 반도체막은 베이스 영역으로 사용되며, 상기 제 1 도전형 반도체막 상에 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막을 식각하여 상기 베이스 영역의 상기 반도체막의 일부가 노출되도록 제 1 콘택홀을 형성하는 단계와; 상기 제 1 콘택홀을 충전하여 베이스 전극을 형성하는 단계와; 상기 베이스 전극을 포함하여 상기 제 1 층간절연막 상에 제 2 층간절연막을 형성하는 단계와; 상기 제 1 및 제 2 층간절연막을 식각하여 상기 제 1 불순물 영역의 상기 반도체막의 일부가 노출되도록 제 2 콘택홀을 형성하는 단계와; 상기 제 2 콘택홀을 충전하여 제 1 콘택플러그를 형성하는 단계와; 상기 제 1 콘택플러그와 전기적으로 접속되도록 비트라인 전극을 형성하는 단계와; 상기 비트라인 전극을 포함하여 상기 제 2 층간절연막 상에 제 3 층간절연막을 형성하는 단계와; 상기 제 1 및 제 2, 그리고 제 3 층간절연막을 식각하여 상기 제 2 불순물 영역의 상기 반도체막의 일부가 노출되도록 제 3 콘택홀을 형성하는 단계와; 상기 제 3 콘택홀을 충전하여 제 2 콘택플러그를 형성하는 단계와; 상기 제 2 콘택플러그와 전기적으로 접속되도록 캐패시터를 형성하는 단계를 포함하는 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 SOI 기판은, SDB SOI 기판 및 SIMOX SOI 기판 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  12. 제10항에 있어서, 상기 반도체막은, 실리콘막, GaAs막, 그리고 InP막 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형인 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 상기 제 1 도전형은 N형이고, 제 2 도전형은 P형인 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제 1 및 제 2 콘택플러그는, 폴리실리콘 및 텅스텐, 알루미늄, 그리고 이들의 혼합물질 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  16. 제10항에 있어서, 상기 캐패시터를 형성하는 단계는, 상기 제 2 콘택플러그를 포함하여 상기 제 3 층간절연막 상에 캐패시터 하부전극을 형성하는 단계와; 상기 캐패시터 하부전극 상에 캐패시터 유전체막을 형성하는 단계와; 상기 캐패시터 유전체막을 포함하여 상기 제 3 층간절연막 상에 캐패시터 상부전극을 형성하는 단계를 포함하는 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 캐패시터 하부전극 및 상부전극은, 각각 W막, Pt막, Ir막, IrO2막, 그리고 RuO2막 중 어느 하나인 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
  18. 제16항에 있어서, 상기 캐패시터 유전체막은, 산화막, 질화막, NO막, ONO막, BST막, 그리고 강유전체막 중 적어도 하나 이상으로 형성되는 SOI 구조를 갖는 반도체 메모리 장치의 제조 방법.
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