KR100256054B1 - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, SOI 기판을 사용하여 DRAM을 형성하는 데 있어서, 강유전체 캐패시터를 바이폴라 트랜지스터의 베이스와 연결되도록 하여, 바이폴라 트랜지스터로 메모리 셀 어레이를 형성하는데 있어서 발생되는 DC 누설 전류를 구조적으로 방지한다. 그리고, SOI 기판의 엑티브 영역을 베이스 영역으로 사용하고, 이 베이스 영역을 엑티브 라인에 연결하여 각 셀을 컨트롤함으로써 1T/1C 구조의 메모리 셀 어레이 구현을 가능하게 한다.
Description
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 SOI(Silicon On Insulator) 기판 상에 바이폴라 트랜지스터(bipolar transistor) 및 강유전체 캐패시터(ferroelectric capacitor)를 형성하여 DRAM 셀(Dynamic Random Access Memory Cell)의 동작 특성을 향상시키는 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 셀 어레이는 공통된 확산 웰(diffused well) 영역 내에 형성되어 있어, 1 트랜지스터 셀 어레이 구현에 근본적인 문제가 있게 된다.
DRAM을 포함한 통상적인 메모리 셀 구조는 1트랜지스터/1캐패시터(이하 '1T/1C'라 함) 구조로서, 캐패시터의 영역이 별도의 면적을 요구하고 있어 구조적으로 1 기가(1G) 이상의 소자를 구현하는데 있어 면적 확보의 어려움이 있게 된다.
또한, 종래 DRAM 동작 특성상 리프레시(refresh)를 시켜 주어야 하는데, 이에 따라 메모리 소자의 전력이 소모되는 문제점이 발생된다.
도 1은 종래의 실시예에 따른 반도체 메모리 장치의 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래의 실시예에 따른 DRAM의 구조는 반도체 기판(10)의 표면층에 웰 영역(12)이 형성되어 있고, 상기 웰 영역(12) 내에 에미터(emitter) 영역(14a) 및 콜렉터(collector) 영역(14b)이 형성되어 있다.
그리고, 상기 반도체 기판(10) 전면에 일 층간절연막(16)이 형성되어 있고, 상기 일 층간절연막(16)을 뚫고 상기 에미터 영역(14a) 및 콜렉터 영역(14b)과 각각 전기적으로 접속 되도록 에미터 전극(18a) 및 콜렉터 전극(18b)이 각각 형성되어 있다.
다음, 상기 에미터 전극(18a) 및 콜렉터 전극(18b)을 포함하여 상기 일 층간절연막(16) 상에 다른 층간절연막(20)이 형성되어 있고, 상기 층간절연막들(16, 20)을 뚫고 상기 에미터 영역(14a) 및 콜렉터 영역(14b) 사이의 반도체 기판(10) 즉, 상기 웰 영역(12)과 전기적으로 접속되도록 콘택 플러그(22)가 형성되어 있다.
이때, 상기 웰 영역(12)은 베이스(base) 영역으로 작용한다.
상기 다른 층간절연막(20) 상에 상기 콘택 플러그(22)와 전기적으로 접속되도록 강유전체 캐패시터(24)가 형성되어 있다.
이때, 상기 강유전체 캐패시터(24)는, 캐패시터 하부전극(24a) 및 강유전체막(24b), 그리고 캐패시터 상부전극(24c)을 포함하여 구성된다.
그리고, 상기 캐패시터 상부전극(24c)을 포함하여 상기 다른 층간절연막(240) 상에 또 다른 층간절연막(26)이 형성되어 있다.
그리고, 상기 또 다른 층간절연막(26)을 뚫고 상기 캐패시터 상부전극(24c)과 전기적으로 접속되도록 컨트롤 게이트(28)가 형성되어 있다.
상술한 바와 같은 종래 반도체 메모리 장치는 상기 웰 영역(12)을 베이스 영역으로 사용함에 따라, 어레이를 구현하는데 있어서 취약한 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 구조적으로 누설 전류를 방지할 수 있고, 각 셀의 동작을 각각 콘트롤 할 수 있으며, 이로써 1T/1C 구조의 메모리 셀 어레이를 구현할 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 실시예에 따른 반도체 메모리 장치의 구조를 보여주는 단면도;
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃 도면;
도 3은 도 2의 A-A' 단면도;
도 4는 도 2의 B-B' 단면도;
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 순차적으로 보여주는 단면도;
도 6은 본 발명의 실시예에 따른 단위 셀의 등가 회로도;
도 7은 본 발명의 실시예에 따른 단위 셀의 히스테리시스 곡선을 보여주는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 웰 영역
13, 109 : 베이스 영역 14a, 110a : 에미터 영역
14b, 110b : 콜렉터 영역 18a, 112a, 112a' : 에미터 전극
18b, 112b, 112b' : 콜렉터 전극 22, 118 : 콘택 플러그
24, 122 : 강유전체 캐패시터 28, 128 : 컨트롤 게이트
100 : SOI 기판 101 : 소자 격리 영역
16, 20, 26, 102, 114, 124 : 절연층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 반도체 기판 및 반도체 소자층, 그리고 상기 반도체 기판과 상기 소자층 사이의 제 1 절연층을 포함하는 SOI 기판을 준비하는 단계와; 상기 소자층 상에 제 2 절연층을 형성하는 단계와; 상기 소자층의 상부 표면이 노출되도록 상기 제 2 절연층을 식각 하여 에미터 콘택홀 및 콜렉터 콘택홀을 각각 형성하는 단계와; 상기 에미터 콘택홀 및 콜렉터 콘택홀에 소정의 불순물 이온을 주입하여 상기 소자층 내에 각각 에미터 영역 및 콜렉터 영역을 형성하는 단계와; 상기 에미터 영역 및 콜렉터 영역 사이의 소자층은 베이스 영역으로 작용하고, 상기 에미터 콘택홀 및 콜렉터 콘택홀을 통해 상기 에미터 영역 및 콜렉터 영역과 각각 전기적으로 접속되도록 에미터 전극 및 콜렉터 전극을 각각 형성하는 단계와; 상기 에미터 전극 및 콜렉터 전극을 포함하여 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와; 상기 베이스 영역이 노출되도록 상기 제 2 및 제 3 절연층을 식각 하여 베이스 콘택홀을 형성하는 단계와; 상기 베이스 콘택홀을 도전막으로 채워서 콘택 플러그를 형성하는 단계와; 상기 제 3 절연층 상에 상기 콘택 플러그와 전기적으로 접속되도록 강유전체 캐패시터를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 소자층은, n형 반도체층 및 p형 반도체층 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 기판 및 소자층은, 실리콘막 및 GaAs막과 같은 반도체막과 도전막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 소정의 불순물 이온은, As(P) 및 B 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 에미터 전극 및 콜렉터 전극 물질은, 각각 텅스텐(W) 및 알루미늄(Al) 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 콘택 플러그는, 상기 베이스 영역과 옴성 접촉을 이룬다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터는, 상기 콘택 플러그를 통해 베이스 영역과 옴성 접촉을 이룬다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터 형성 단계는, 상기 베이스 전극을 포함하여 상기 제 3 절연층 상에 캐패시터 하부 전극막 및 강유전체막, 그리고 캐패시터 상부 전극막을 차례로 형성하는 단계와; 상기 캐패시터 하부 전극막 및 강유전체막, 그리고 캐패시터 상부 전극막을 식각 하여 전극 패턴을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체막은, PZT, Y1, 그리고 BST 중 적어도 하나 이상을 포함하여 형성된 막이다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터 형성 단계는, 상기 캐패시터 하부 전극막과 상기 강유전체막 사이에 배리어막을 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터 형성 단계는, 상기 캐패시터 상부 전극막 상에 배리어막을 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 메모리 장치의 제조 방법은, 상기 강유전체 캐패시터를 포함하여 상기 제 3 절연층 상에 제 4 절연층을 형성하는 단계와; 상기 강유전체 캐패시터의 상부 표면이 노출되도록 비아를 형성하는 단계와; 상기 비아를 통해 상기 강유전체 캐패시터와 전기적으로 접속되도록 컨트롤 게이트를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 반도체 기판 및 반도체 소자층과, 상기 반도체 기판과 상기 반도체 소자층 사이에 형성된 제 1 절연층을 갖는 SOI 기판과; 상기 반도체 소자층은 제 1 도전형으로 도핑되어 있고, 상기 소자층 내에 서로 어느 정도 거리를 두고 형성된 제 2 도전형 에미터 영역 및 콜렉터 영역과; 상기 제 2 도전형 에미터 영역과 상기 제 2 도전형 콜렉터 영역 사이의 상기 소자층은 제 1 도전형 베이스 영역으로 작용하고, 상기 소자층 상에 형성된 제 2 절연층과; 상기 제 2 절연층을 뚫고 각각 상기 에미터 영역 및 콜렉터 영역과 전기적으로 접속되도록 각각 형성된 에미터 전극 및 콜렉터 전극과; 상기 에미터 전극 및 콜렉터 전극을 포함하여 상기 소자층 상에 형성된 제 3 절연층과; 상기 제 3 절연층 및 상기 제 2 절연층을 뚫고 상기 베이스 영역과 전기적으로 접속되도록 형성된 콘택 플러그와; 상기 콘택 플러그와 전기적으로 접속되도록 형성되어 있되, 상기 콘택 플러그 양측의 상기 제 2 절연층의 일부와 오버랩 되도록 형성된 강유전체 캐패시터를 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형이다.
이 장치의 바람직한 실시예에 있어서, 상기 반도체 기판 및 소자층은, 실리콘막 및 GaAs막과 같은 반도체막과 도전막 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 에미터 전극 및 콜렉터 전극 물질은, 텅스텐(W) 및 알루미늄(Al) 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 콘택 플러그는, 상기 베이스 영역과 옴성 접촉을 이룬다.
이 장치의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터는, 상기 콘택 플러그를 통해 베이스 영역과 옴성 접촉을 이룬다.
이 장치의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터는, 상기 베이스 전극과 전기적으로 접속되도록 형성된 캐패시터 하부전극과; 상기 캐패시터 하부전극 상에 형성된 강유전체막과; 상기 강유전체막 상에 형성된 캐패시터 상부전극을 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터는, 상기 캐패시터 하부전극과 상기 강유전체막 사이에 배리어막을 더 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터는, 상기 캐패시터 상부전극 상에 배리어막을 더 포함한다.
이 장치의 바람직한 실시예에 있어서, 상기 강유전체막은, PZT, Y1, 그리고 BST 중 적어도 하나 이상을 포함하여 형성된 막이다.
이 장치의 바람직한 실시예에 있어서, 상기 강유전체 캐패시터를 포함하여 상기 제 3 절연층 상에 형성된 제 4 절연층과; 상기 제 4 절연층을 뚫고 상기 캐패시터와 전기적으로 접속되도록 형성된 컨트롤 게이트를 포함한다.
(작용)
본 발명에 의한 반도체 메모리 장치 및 그의 제조 방법은 반도체 메모리 장치의 누설 전류를 구조적으로 방지하고, 각 셀의 동작을 각각 컨트롤한다. 이로써 1T/1C 구조의 메모리 셀 어레이 구현이 가능하도록 한다.
(실시예)
도 3 내지 도 4를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치 및 그의 제조 방법은, SOI 기판을 사용하여 DRAM을 형성하는 데 있어서, 강유전체 캐패시터를 바이폴라 트랜지스터의 베이스와 연결되도록 하여, 바이폴라 트랜지스터로 메모리 셀 어레이를 형성하는데 있어서 발생되는 DC 누설 전류를 구조적으로 방지한다. 그리고, SOI 기판의 엑티브 영역을 베이스 영역으로 사용하고, 이 베이스 영역을 엑티브 라인에 연결하여 각 셀을 컨트롤함으로써 1T/1C 구조의 메모리 셀 어레이 구현을 가능하게 한다.
이하, 도 2 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃(layout) 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 1T/1C DRAM 셀의 레이아웃에 있어서, 참조 번호 "109"는 엑티브 라인(이하 'AL'이라 함)으로서, 바이폴라 트랜지스터의 베이스 영역을 나타내고, 참조 번호 "112a, 112b"는 에미터 전극 및 콜렉터 전극을 각각 나타내며, 참조 번호 "122"는 강유전체 캐패시터를 나타낸다. 그리고, 참조 번호 "128"은 컨트롤 게이트(이하 'CG'라 함)를 나타낸다.
도 3은 도 2의 A-A' 단면도이고, 도 4는 도 2의 B-B' 단면도이다.
도 3 내지 도 4를 참조하면, 본 발명의 실시예에 따른 1T/1C 구조의 DRAM 셀은, 핸들 웨이퍼(handle wafer)인 반도체 기판(100a)과, 반도체 소자층(semiconductor device layer)(100c) 및 상기 기판(100a)과 소자층(100c) 사이의 제 1 절연층(100b)을 포함하는 SOI 기판(100)과, 상기 소자층(100c)에 엑티브 영역(active region)과 필드 영역(field region)을 정의하여 형성된 소자 격리 영역(101)을 포함한다.
이때, 상기 SOI 기판(100)은, 실리콘 벌크(silicon bulk)에 산소(oxygen)를 주입하여 상기 벌크 내에 산화층(oxide layer)을 형성하는 SIMOX(Separation by IMplanted OXygen) 방법 또는 절연막을 사이에 두고 반도체 기판 및 반도체 소자층을 직접 본딩시키는 SDB(Silicon Direct Bonding) 방법 등으로 형성되고, 상기 소자층(100c)은 npn 바이폴라 트랜지스터의 경우 p형으로 형성되고, pnp 바이폴라 트랜지스터의 경우 n형으로 형성된다.
상기 기판(100a) 및 소자층(100c)으로서, 실리콘막 및 GaAs막 과 같은 반도체막 또는 도전막이 사용되고, 상기 소자층(100c)은 일반적으로 약 1000 Å 두께로 형성된다.
여기서, 상기 소자층(100c)의 엑티브 영역(상기 레이아웃의 AL)은 베이스 영역(109a, 109b)으로 사용된다.
다음, 상기 엑티브 영역에 형성되어 있되, 서로 어느 정도 거리를 두고 상기 소자층(100c) 내에 형성된 에미터 영역(110a) 및 콜렉터 영역(110b)을 포함한다.
이때, 상기 에미터 영역(110a) 및 콜렉터 영역(110b)은, 상기 npn 바이폴라 트랜지스터의 경우, 각각 n형 불순물 영역이 되고, 상기 pnp 바이폴라 트랜지스터의 경우, 각각 p형 불순물 영역이 된다.
그리고, 상기 반도체 메모리 장치는, 상기 SOI 기판(100) 상에 형성된 제 2 절연층(102a, 102b)과, 상기 제 2 절연층(102a, 102b)을 뚫고 상기 에미터 영역(110a) 및 상기 콜렉터 영역(110b)과 각각 전기적으로 접속되도록 형성된 에미터 전극(112a, 112a') 및 콜렉터 전극(112b, 112b')을 포함한다.
이때, 상기 제 2 절연층(102a, 102b)은, BPSG(BoroPhosphoSilicate Glass) 등으로 형성되고, 상기 에미터 전극(112a, 112a') 및 콜렉터 전극(112b, 112b')은 알루미늄(Al) 또는 텅스텐(W) 등으로 형성된다.
상기 에미터 전극(112a, 112a') 및 콜렉터 전극(112b, 112b')을 포함하여 상기 제 2 절연층(102a, 102b) 상에 형성된 제 3 절연층(114a, 114b)을 포함하고, 상기 제 3 절연층(114a, 114b) 및 제 2 절연층(102a, 102b)을 뚫고 상기 베이스 영역(109a, 109b)과 전기적으로 접속되도록 형성된 콘택 플러그(118a, 118b)를 포함한다.
상기 콘택 플러그(118a, 118b)와 상기 베이스 영역(109a, 109b)은 옴성 접촉(ohmic contact) 을 이룬다.
이때, 상기 제 3 절연층(114a, 114b)은, USG 또는 TEOS 등의 절연막으로 형성되고, 상기 콘택 플러그(118a, 118b)는 폴리실리콘막 또는 금속막 등으로 형성된다.
또한, 상기 제 3 절연층(114a, 114b) 상에 상기 콘택 플러그(118a, 118b)와 전기적으로 접속되도록 형성된 강유전체 캐패시터(122a, 122b)를 포함한다.
상기 강유전체 캐패시터(122a, 122b)는, 상기 콘택 플러그(118a, 118b)를 통해 상기 베이스 영역(109a, 109b)과 옴성 접촉을 이룬다.
상기 강유전체 캐패시터(122a, 122b)는, 캐패시터 하부전극(119) 및 강유전체막(120), 그리고 캐패시터 상부전극(121)을 포함한다.
이때, 상기 캐패시터 하부전극(119)과 강유전체막(120) 사이에 배리어막(barrier layer)(도면에 미도시)이 더 형성되도록 할 수 있고, 또한 상기 캐패시터 상부전극(121) 상에 다른 배리어막(도면에 미도시)이 이 분야에서 잘 알려진 목적으로 더 형성되도록 할 수 있다.
이때, 상기 강유전체 물질은, PZT 및 Y1, 그리고 BST 중 적어도 하나 이상을 포함한다.
다음, 상기 강유전체 캐패시터(122a, 122b)를 포함하여 상기 제 3 절연층(114a, 114b) 상에 형성된 제 4 절연층(124a, 124b)을 포함하고, 상기 제 4 절연층(124a, 124b)을 뚫고 상기 강유전체 캐패시터(122a, 122b)와 전기적으로 접속되도록 형성된 컨트롤 게이트(128a, 128b)를 포함한다.
도 5a 내지 도 5g는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 순차적으로 보여주는 단면도이다.
이때, 도 5a 내지 도 5g는 도 3의 단면도를 중심으로 설명한다.
도 5a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법은 먼저, SOI 기판(100)을 준비한다.
이때, 상기 SOI 기판(100)은, SIMOX 또는 SDB 방법으로 형성되고, 반도체 기판(100a)과, 반도체 소자층(100c)과, 상기 기판(100a)과 소자층(100c) 사이의 제 1 절연층(100b)을 포함한다.
상기 소자층(100c)은 일반적으로 약 1000 Å 두께로 형성되고, npn 바이폴라 트랜지스터의 경우 p형으로 형성되고, pnp 바이폴라 트랜지스터의 경우 n형으로 형성된다.
그리고, 상기 기판(100a) 및 소자층(100c)은, 실리콘막 및 GaAs막 과 같은 반도체막 또는 도전막으로 형성된다.
상기 소자층(100c) 상에 엑티브 영역과 필드 영역을 정의하여 소자 격리 영역(101)을 형성한다.
이때, 상기 엑티브 영역의 소자층(100c)은, 베이스 영역(109a)으로 사용된다.
상기 소자층(100c) 상에 BPSG 등으로 제 2 절연층(102)을 형성한다.
도 5b에 있어서, 상기 엑티브 영역의 소자층(100c)의 상부 표면이 노출되도록 제 2 절연층(102)을 식각 하여 에미터 콘택홀(106a) 및 콜렉터 콘택홀(106b)을 각각 형성한다.
그리고, 상기 에미터 콘택홀(106a) 및 콜렉터 콘택홀(106b)에 n형 불순물 이온 또는 p형 불순물 이온(108)을 주입하고 RTA(Rapid Thermal Annealing) 또는 확산로 어닐링(Furnace annealing) 공정을 수행하여 상기 소자층(100c) 내에 각각 에미터 영역(110a) 및 콜렉터 영역(110b)을 형성한다.
상기 n형 불순물 이온은, As 또는 P 등이 사용되고, 상기 p형 불순물 이온은 B 등이 사용된다.
이어서, 도 5c를 참조하면, 상기 에미터 콘택홀(106a) 및 콜렉터 콘택홀(106b)을 알루미늄 또는 텅스텐 등의 도전막으로 채워서 각각 에미터 전극(112a) 및 콜렉터 전극(112b)을 형성한다.
상기 에미터 전극(112a') 및 콜렉터 전극(112b')을 포함하여 상기 제 2 절연층(102) 상에 제 3 절연층(114a)을 형성한다.
다음, 상기 제 3 절연층(114a) 및 제 2 절연층(102)을 차례로 식각 하여 상기 베이스 영역(109a)이 노출되도록 베이스 콘택홀(116)을 형성한다.
그리고, 도 5d에 있어서, 상기 베이스 콘택홀(116)을 폴리실리콘막 또는 금속막으로 채워서 베이스 콘택용 콘택 플러그(118a)를 형성한다.
상기 제 3 절연층(114) 상에 상기 콘택 플러그(118)와 전기적으로 접속되도록 강유전체 캐패시터(122a)를 형성한다. 이때, 상기 콘택 플러그(118)는, 강유전체 캐패시터의 폴리 패드(poly pad)로 사용된다.
이때, 상기 강유전체 캐패시터(122a)은 상기 콘택 플러그(118a)를 포함하여 상기 제 3 절연층(114a) 상에 캐패시터 하부 전극막(119) 및 강유전체막(120), 그리고 캐패시터 상부 전극막(121)을 차례로 형성한 후, 패터닝(patterning) 식각 하여 형성한다.
이때, 상기 강유전체막(120)은, PZT 및 Y1, 그리고 BST 중 적어도 하나 이상으로 형성된다.
마지막으로, 상기 강유전체 캐패시터(122a)를 포함하여 상기 제 3 절연층(114a) 상에 제 4 절연층(124a)을 형성한다. 그리고, 상기 캐패시터 상부전극(121) 표면이 노출되도록 상기 제 4 절연층(124a)을 식각 하여 비아(via)(126)를 형성한다. 그리고, 상기 비아(126)를 도전막으로 채워서 컨트롤 게이트(128a)를 형성하면 도 5e에 도시된 바와 같이, 1T/1C 구조의 DRAM 셀 소자가 완성된다.
상기 제 4 절연층(124)은, USG 또는 TEOS 등의 절연막으로 형성되고, 상기 컨트롤 게이트(128)는 Al 등으로 형성된다.
도 6은 본 발명의 실시예에 따른 단위 셀의 등가 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 DRAM 단위 셀의 등가 회로는, 예를 들어 pnp형 바이폴라 트랜지스터(pnp Tr.)(130)와, 스택(stack) 구조의 강유전체 캐패시터(FC)(131)를 포함하여 구성된다.
이때, 상기 pnp형 바이폴라 트랜지스터(pnp Tr.)(130)의 에미터는, 신호 라인(signal line; 이하 'SL'이라 함)에 연결되고, 콜렉터는 비트라인(bit line; 이하 'BL'이라 함) 에 연결되며, 베이스는 상기 강유전체 캐패시터(FC)(131)의 하부전극과 엑티브 라인(active line; 이하 'AL'이라 함) 사이에 연결된다.
그리고, 상기 캐패시터 상부전극에는 상기 CG가 연결된다.
상술한 바와 같은 1T/1C DRAM 셀의 동작은 다음과 같다. 여기서, 상기 1T로서, pnp 바이폴라 트랜지스터를 예로 들어 설명한다.
| 모드 | 데이터 상태 | CG | AL | SL | BL |
| 기입 | D1 | Vcc | 0 | 0 | 0 |
| D0 | 0 | Vcc | 0 | 0 | |
| 독출 | D1 | AC 신호 | FLOAT | Vcc | 0 |
| D0 | AC 신호 | FLOAT | Vcc | 0 | |
| 대기 | D1 | 0 | 0 | 0 | 0 |
| D0 | 0 | 0 | 0 | 0 |
이때, 상기 AC 신호는 셀 동작을 위한 입력 신호이다.
표 1을 참조하면, 상기 DRAM 셀의 동작은 CG와 AL에 각각 인가되는 신호에 의해 수행된다. 예를 들어, 데이터 "1"(이하 'D1' 이라 함)을 기입 하고자 하는 경우, 상기 CG에는 Vcc를 인가하고, 상기 AL에는 그라운드(0)를 인가한다.
그리고, 데이터 "0"(이하 'D0' 이라 함)를 기입 하고자 하는 경우, 상기 CG에는 그라운드(0)를 인가하고, 상기 AL에는 Vcc를 인가한다.
한편, 상기 기입된 데이터를 판독하고자 하는 경우, 상기 AL을 플로팅(floating) 시키고, 상기 SL에 Vcc를 인가하며, 상기 BL에는 그라운드(0)를 인가하여 상기 pnp 바이폴라 트랜지스터의 동작을 위한 DC 바이어스 조건을 설정한다. 그리고, 상기 CG에 강유전체 캐패시터의 강제 전압(coercive voltage) 보다 적고, AC 관점에서 소자의 동작을 위한 바이어스를 인가한다.
결과적으로, 강유전체의 분극 상태에 따라 상기 1T 셀은 동작 전류의 차이를 나타내어 상기 D1 및 D0를 판독할 수 있는 전류를 흐르게 한다.
도 7은 본 발명의 실시예에 따른 단위 셀의 히스테리시스 특성 곡선(hysteresis characteristics curve)을 보여주는 그래프이다.
도 7을 참조하면, 본 발명의 실시예에 따른 단위 셀의 히스테리시스 특성은 도시된 바와 같이, 강유전체의 특성에 따라 상기 D1과 D0를 각각 유지한다.
이때, 가로축(abscissa)은 강유전체막에 작용하는 전기장(electric field)을 나타내고, 세로축(ordinate)은 분극 전하(polarization charge)를 나타낸다.
본 발명은 DRAM 셀의 누설 전류를 구조적으로 방지할 수 있고, 각 셀의 동작을 효과적으로 콘트롤 할 수 있으며, 따라서 1T/1C 구조의 메모리 셀 어레이를 구현할 수 있는 효과가 있다.
Claims (23)
- 반도체 기판(semiconducting substrate) 및 반도체 소자층(semiconductor device layer), 그리고 상기 반도체 기판과 상기 소자층 사이의 제 1 절연층(insulating layer)을 포함하는 SOI 기판을 준비하는 단계와;상기 소자층 상에 제 2 절연층을 형성하는 단계와;상기 소자층의 상부 표면이 노출되도록 상기 제 2 절연층을 식각 하여 에미터 콘택홀 및 콜렉터 콘택홀을 각각 형성하는 단계와;상기 에미터 콘택홀 및 콜렉터 콘택홀에 소정의 불순물 이온을 주입하여 상기 소자층 내에 각각 에미터 영역 및 콜렉터 영역을 형성하는 단계와;상기 에미터 영역 및 콜렉터 영역 사이의 소자층은 베이스 영역으로 작용하고,상기 에미터 콘택홀 및 콜렉터 콘택홀을 통해 상기 에미터 영역 및 콜렉터 영역과 각각 전기적으로 접속되도록 에미터 전극 및 콜렉터 전극을 각각 형성하는 단계와;상기 에미터 전극 및 콜렉터 전극을 포함하여 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와;상기 베이스 영역이 노출되도록 상기 제 2 및 제 3 절연층을 식각 하여 베이스 콘택홀을 형성하는 단계와;상기 베이스 콘택홀을 도전막으로 채워서 콘택 플러그를 형성하는 단계와;상기 제 3 절연층 상에 상기 콘택 플러그와 전기적으로 접속되도록 강유전체 캐패시터를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 소자층은, n형 반도체층 및 p형 반도체층 중 어느 하나인 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판 및 소자층은, 실리콘막 및 GaAs막과 같은 반도체막과 도전막 중 어느 하나인 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 소정의 불순물 이온은, As(P) 및 B 중 어느 하나인 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 에미터 전극 및 콜렉터 전극 물질은, 각각 텅스텐(W) 및 알루미늄(Al) 중 어느 하나인 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 콘택 플러그는, 상기 베이스 영역과 옴성 접촉을 이루는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 강유전체 캐패시터는, 상기 콘택 플러그를 통해 베이스 영역과 옴성 접촉을 이루는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 강유전체 캐패시터 형성 단계는, 상기 베이스 전극을 포함하여 상기 제 3 절연층 상에 캐패시터 하부 전극막 및 강유전체막, 그리고 캐패시터 상부 전극막을 차례로 형성하는 단계와;상기 캐패시터 하부 전극막 및 강유전체막, 그리고 캐패시터 상부 전극막을 식각 하여 전극 패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 8 항에 있어서,상기 강유전체막은, PZT, Y1, 그리고 BST 중 적어도 하나 이상을 포함하여 형성된 막인 반도체 메모리 장치의 제조 방법.
- 제 8 항에 있어서,상기 강유전체 캐패시터 형성 단계는, 상기 캐패시터 하부 전극막과 상기 강유전체막 사이에 배리어막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
- 제 8 항에 있어서,상기 강유전체 캐패시터 형성 단계는, 상기 캐패시터 상부 전극막 상에 배리어막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 반도체 메모리 장치의 제조 방법은, 상기 강유전체 캐패시터를 포함하여 상기 제 3 절연층 상에 제 4 절연층을 형성하는 단계와;상기 강유전체 캐패시터의 상부 표면이 노출되도록 비아를 형성하는 단계와;상기 비아를 통해 상기 강유전체 캐패시터와 전기적으로 접속되도록 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 반도체 기판 및 반도체 소자층과, 상기 반도체 기판과 상기 반도체 소자층 사이에 형성된 제 1 절연층을 갖는 SOI 기판과;상기 반도체 소자층은 제 1 도전형으로 도핑되어 있고,상기 소자층 내에 서로 어느 정도 거리를 두고 형성된 제 2 도전형 에미터 영역 및 콜렉터 영역과;상기 제 2 도전형 에미터 영역과 상기 제 2 도전형 콜렉터 영역 사이의 상기 소자층은 제 1 도전형 베이스 영역으로 작용하고,상기 소자층 상에 형성된 제 2 절연층과;상기 제 2 절연층을 뚫고 각각 상기 에미터 영역 및 콜렉터 영역과 전기적으로 접속되도록 각각 형성된 에미터 전극 및 콜렉터 전극과;상기 에미터 전극 및 콜렉터 전극을 포함하여 상기 소자층 상에 형성된 제 3 절연층과;상기 제 3 절연층 및 상기 제 2 절연층을 뚫고 상기 베이스 영역과 전기적으로 접속되도록 형성된 콘택 플러그와;상기 콘택 플러그와 전기적으로 접속되도록 형성되어 있되, 상기 콘택 플러그 양측의 상기 제 2 절연층의 일부와 오버랩 되도록 형성된 강유전체 캐패시터를 포함하는 반도체 메모리 장치.
- 제 13 항에 있어서,상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 반도체 메모리 장치.
- 제 13 항에 있어서,상기 반도체 기판 및 소자층은, 실리콘막 및 GaAs막과 같은 반도체막과 도전막 중 어느 하나인 반도체 메모리 장치.
- 제 13 항에 있어서,상기 에미터 전극 및 콜렉터 전극 물질은, 텅스텐(W) 및 알루미늄(Al) 중 어느 하나인 반도체 메모리 장치.
- 제 13 항에 있어서,상기 콘택 플러그는, 상기 베이스 영역과 옴성 접촉을 이루는 반도체 메모리 장치.
- 제 13 항에 있어서,상기 강유전체 캐패시터는, 상기 콘택 플러그를 통해 베이스 영역과 옴성 접촉을 이루는 반도체 메모리 장치.
- 제 13 항에 있어서,상기 강유전체 캐패시터는, 상기 베이스 전극과 전기적으로 접속되도록 형성된 캐패시터 하부전극과;상기 캐패시터 하부전극 상에 형성된 강유전체막과;상기 강유전체막 상에 형성된 캐패시터 상부전극을 포함하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 강유전체 캐패시터는, 상기 캐패시터 하부전극과 상기 강유전체막 사이에 배리어막을 더 포함하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 강유전체 캐패시터는, 상기 캐패시터 상부전극 상에 배리어막을 더 포함하는 반도체 메모리 장치.
- 제 19 항에 있어서,상기 강유전체막은, PZT, Y1, 그리고 BST 중 적어도 하나 이상을 포함하여 형성된 막인 반도체 메모리 장치.
- 제 13 항에 있어서,상기 강유전체 캐패시터를 포함하여 상기 제 3 절연층 상에 형성된 제 4 절연층과;상기 제 4 절연층을 뚫고 상기 캐패시터와 전기적으로 접속되도록 형성된 컨트롤 게이트를 포함하는 반도체 메모리 장치.
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