KR100528264B1 - 단일-트랜지스터-메모리 셀 장치 및 그 제조 방법 - Google Patents
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Abstract
하나의 트렌치 커패시터(1)와 하나의 선택 트랜지스터(2)를 포함하는 반도체 기판에 다이내믹 메모리 셀을 제조하기 위한 방법 및 상기 메모리 셀을 포함한 반도체 메모리에 있어서, 선택 트랜지스터와 트렌치 커패시터 사이에 하나의 유전 절연체 층(107, 201)이 형성되고, 상기 선택 트랜지스터의 제 1 전극 영역(203)이 실질적으로 트렌치 커패시터의 블록형 내부 전극(102) 위에 배치되며, 도전 충전층(214)을 가진, 유전 절연체 층 내의 콘택홀(213)을 통해 상기 내부 전극에 접속된다.
Description
본 발명은 하나의 트렌치 커패시터 및 하나의 선택 트랜지스터를 포함하는 반도체 기판에 다이내믹 메모리 셀을 제조하기 위한 방법 및 상기 메모리 셀을 포함한 반도체 메모리에 관한 것이다.
랜덤 액세스 다이내믹 기록/판독 메모리(DRAM)에는 주로 단일 트랜지스터 메모리 셀이 사용된다. 상기 메모리 셀은 각각 하나의 선택 트랜지스터 및 하나의 메모리 커패시터로 이루어지고, 정보는 메모리 커패시터에 전하의 형태로 저장된다. DRAM 메모리는 행렬의 형태로 접속된 상기 메모리 셀의 매트릭스로 이루어진다. 통상적으로 행 라인는 워드 라인이라 하고 열 라인은 비트 라인이라 한다. 메모리 셀 내에서 선택 트랜지스터 및 메모리 커패시터가 서로 접속되므로, 워드 라인을 통한 선택 트랜지스터의 제어시, 메모리 커패시터의 전하가 비트 라인을 통해 판독(read-in 및 read-out)될 수 있다.
단일 트랜지스터 메모리 셀은 실질적으로 3가지 기본 요구 조건을 충족시켜야 한다. 저장된 전하의 확실한 검출 및 그에 따른 충분한 판독 신호를 얻기 위해, 메모리 커패시터가 셀 당 약 25 내지 40 fF의 충분히 큰 메모리 용량을 가져야 한다. 또한, 소형화 증가로 인해 높은 패킹 밀도의, 구조화가 용이한 셀 레이아웃이 형성되어야 한다. 또한, 상기 레이아웃에 의해 메모리 셀에 필요한 표면도 현전히 감소될 수 있어야 한다. 또한, 한편으로는 충분한 전류가 선택 트랜지스터를 통해 메모리 전하의 판독을 위해 메모리 커패시터로 흘러야 하고, 다른 한편으로는 선택 트랜지스터가 차단 상태에서 안전하게 차단되어야 한다. 특히 선택 트랜지스터의 상기 파라미터는 메모리 커패시터와의 매우 인접함에 의해 또는 선택 트랜지스터와 메모리 커패시터 사이에 필요한 콘택에 의해 불리한 영향을 받지 않아야 한다.
DRAM 메모리의 기술 개발시 중요한 점은 메모리 커패시터이다. 기술적 세대 마다 계속 감소하는 셀 표면에서도 메모리 셀이 충분한 메모리 용량을 가지기 위해, 3차원 메모리 커패시터가 개발되었다. 이러한 3차원 메모리 커패시터는 DRAM 셀에서 종종 트렌치 커패시터로서 구현된다. 상기 트렌치 커패시터에서는 반도체 기판에 트렌치가 에칭되고, 유전층 및 제 1 메모리 전극으로 채워진다. 반도체 기판의 도핑된 영역은 제 2 메모리 전극으로 사용된다. DRAM 셀의 선택 트랜지스터는 통상적으로 플레이너 반도체 표면 상에서 트렌치 커패시터 옆에 형성된다.
메모리 셀이 더욱 소형화됨으로 인해, 트렌치 커패시터에서도 필요한 표면을 줄이는 동시에 커패시터 용량을 증가시킬 수 있는 방법이 모색된다. 상기 방법 중 하나는 트렌치의 깊이를 증가시킴으로써, 더 큰 커패시터 용량을 얻는 것이다. 그러나, 이 경우 매우 높은 종횡비(트렌치 깊이 대 트렌치 폭의 비율)로 인해, 기술적 한계가 있다. 트렌치의 깊이 증가에 대한 대안으로서 그리고 그것에 부가해서, 트렌치 커패시터 내부의 표면을 하부 트렌치 영역에서의 부가 확대에 의해 증가시킬 수 있는 방법이 사용된다. 그러나, 트렌치의 상기 확대를 위해 필요한 에칭 프로세스도 기술적 한계가 있다.
또한, 트렌치 커패시터의 용량 증가를 위해, 높은 유전 상수를 가진 매우 얇은 메모리 유전체가 커패시터 전극들 사이의 유전 중간층으로 사용되고, 매우 높은 전도율을 갖는 커패시터 전극의 재료가 선택된다.
물론, 트렌치 커패시터의 계속적인 개발과 더불어 메모리 셀의 선택 트랜지스터도 기술 개발의 대상이다. 메모리 셀 내에서 선택 트랜지스터의 출력을 높이기 위해, 전극 영역 및 채널 영역 및 선택 트랜지스터를 제한하는 웰을 형성하기 위한 도핑 프로파일이 최적화된다. 이와 더불어, 채널 영역을 게이트 영역과 경계짓기 위한 절연체 층이 개선되고 열 버짓(budget)의 최적화가 이루어진다. 부가의 출발점은 반도체 기판에 선택 트랜지스터를 형성할 때의 결점을 피하고, 낮은 옴저항의 접속 콘택에 의해 선택 트랜지스터의 전극 영역을 접속하기 위한 프로세스를 개선하는 것이다.
메모리 셀을 개선할 때 부가의 목표는 트렌치 커패시터와 선택 트랜지스터가 매우 인접함으로 인해 서로 영향을 주는 것을 피하는 것이다. 이 경우, 트렌치 커패시터를 따라 기생 트랜지스터가 형성될 위험이 있다. 이러한 기생 트랜지스터를 줄이기 위해, 특히 선택 트랜지스터로부터 외부 커패시터 전극을 절연하기 위한 두꺼운 산화물 칼라가 사용된다. 이것은 트렌치 커패시터의 트렌치가 깊게, 즉 높은 종횡비로 형성되어야 한다는 단점을 갖는다.
미국 특허 제 6,236,079호에는 청구항 제 1항 또는 제 5항의 전제부에 따른 다이내믹 메모리 셀의 제조 방법 및 다이내믹 메모리 셀을 가진 반도체 메모리가 공지되어 있다. IBM Disclosure Bulletin, 제 32권, 3B호, 1989, 페이지 163 내지 168에는 유사한 방법 또는 유사한 반도체 메모리가 개시되어 있다. 또 다른 제조 방법 또는 반도체 메모리는 미국 특허 제 5,914,510호, 미국 특허 제 5,627,092호 및 미국 특허 제 5,442,211호에 공지되어 있다.
본 발명의 목적은 메모리 용량을 유지하면서 특히 작은 트렌치 직경이 주어질 수 있고, 동시에 선택 트랜지스터의 성능이 트렌치 커패시터에 인접함으로 인해 영향을 받지 않는, 반도체 기판에 다이내믹 메모리 셀을 제조하기 위한 방법 및 상응하는 메모리 셀을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 방법 및 청구항 제 5항에 따른 반도체 메모리에 의해 달성된다. 바람직한 실시예는 종속 청구항에 제시된다.
본 발명에 따라 선택 트랜지스터와 트렌치 커패시터 사이에는 유전 절연체 층이 형성된다. 상기 선택 트랜지스터의 제 1 전극 영역은 실질적으로 트렌치 커패시터의 블록형 내부 전극 위에 배치되고, 도전 충전층을 가진, 유전 절연체 층 내의 콘택홀을 통해 상기 전극에 접속된다.
선택 트랜지스터와 트렌치 커패시터 사이에 유전 절연체 층을 가진 본 발명에 따른 실시예에서는 상기 2개의 액티브 소자가 메모리 셀 내에서 도전 충전층을 통한 콘택팅을 제외하고 서로 전기적으로 완전히 분리되고 그에 따라 선택 트랜지스터와 트렌치 커패시터 사이의 수직 기생 트랜지스터의 위험이 확실하게 방지된다.
특히, 상기 유전층은 선택 트랜지스터와 트렌치 커패시터 사이의 기생 트랜지스터를 방지하기 위해 통상적으로 트렌치 커패시터 내에서 트렌치의 상부 섹션에 형성되는 절연 칼라가 생략됨으로써 트렌치의 전체 깊이가 액티브 메모리 표면으로 사용될 수 있게 한다. 이로 인해, 절연 칼라를 가진 종래의 트렌치 커패시터에 비해 동일한 커패시터 용량을 보장하면서도 낮은 종횡비를 가진 트렌치가 형성됨으로써, 제조 프로세스가 현저히 간소화될 수 있다. 또한, 종래의 트렌치 커패시터에서 절연 칼라를 형성하기 위해 필요했던, 시간 및 비용이 많이 소요되는 프로세스가 절연층의 간단한 디포짓 프로세스에 의해 생략될 수 있기 때문에, 제조 공정이 더욱 간소화된다.
본 발명에 따라 선택 트랜지스터와 트렌치 커패시터 사이의 유전 절연체 층이 웨이퍼 본딩 방법에 의해 형성된다. 바람직하게는 얇은 제 1 절연체 층이 트렌치 커패시터를 구비한 반도체 기판 상에 제공된 다음 제 2 반도체 기판에 얇은 제 2 유전 절연체층이 제공되며, 상기 2개의 반도체 기판은 그 절연체 층들이 층층이 놓임으로써, 웨이퍼 본딩에 의해 유전 절연체 층 사이에 기계적으로 고정된 접속이 이루어지는 상기 웨이퍼 본딩 방법은 선택 트랜지스터와 트렌치 커패시터 사이에 매우 얇고 균일한 유전 절연체 층의 형성을 가능하게 한다.
바람직한 실시예에서는, 제 2 기판에 웨이퍼 본딩 방법에 따라 선택 트랜지스터가 형성된다. 이로 인해, 선택 트랜지스터를, 특히 신속한 스위칭 특성을 가진 트랜지스터를 형성할 수 있게 하는 SOI-기술로 제조하는 것이 가능해진다.
또 다른 바람직한 실시예에 따라 유전 충전층을 가진 콘택홀이 선택 트랜지스터의 제 1 전극 영역과 트렌치 커패시터의 블록형 내부 전극 사이에 자기 조절 방식으로 형성된다. 바람직하게는 선택 트랜지스터의 워드 라인 영역의 절연 슬리브가 콘택홀의 형성을 위한 에칭 마스크로서 사용된다. 이로 인해, 간단한 방식으로 선택 트랜지스터와 트렌치 커패시터 사이의 콘택팅이 이루어질 수 있다. 이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
본 발명은 DRAM-메모리에 다이내믹 메모리 셀을 형성하기 위한 프로세스 시퀀스를 참고로 설명된다. 다이내믹 메모리 셀의 개별 구조물의 형성은 바람직하게는 실리콘 플레이너 기술에 의해 이루어진다. 상기 기술은 실리콘 반도체 기판의 표면에서 전체 표면에 작용하는 개별 프로세스로 이루어지며, 적합한 마스킹 층을 통해 의도적으로 실리콘 기판의 국부적 변경이 이루어진다. DRAM-메모리의 제조시, 다수의 다이내믹 메모리 셀이 동시에 형성된다. 그러나, 이하에서는 본 발명이 하나의 다이내믹 메모리 셀의 형성에 관해서만 설명된다.
DRAM-메모리에서는 주로 단일 트랜지스터 메모리 셀이 사용되며, 그 회로도는 도 1에 도시된다. 상기 단일 트랜지스터 메모리 셀은 하나의 메모리 커패시터(1) 및 하나의 선택 트랜지스터(2)로 이루어진다. 선택 트랜지스터(2)는 바람직하게는 FET로 형성되고 제 1 소오스/드레인 전극(21) 및 제 2 소오스/드레인 전극(23)을 포함한다. 상기 전극들 사이에는 액티브 영역(22)이 배치된다. 상기 액티브 영역(22) 위에는 게이트 절연층(24) 및 게이트 전극(25)이 배치된다. 상기 게이트 전극(25)은 액티브 영역(22)의 전하 밀도에 영향을 줄 수 있는 플레이트 커패시터와 같이 작용하므로, 제 1 전극(21)과 제 2 전극(23) 사이의 전류 채널이 형성되거나 차단된다.
선택 트랜지스터(2)의 제 2 전극(23)은 접속 라인(4)을 통해 메모리 커패시터(1)의 제 1 전극(11)에 접속된다. 메모리 커패시터(1)의 제 2 전극(12)은 커패시터 플레이트(5)에 접속된다. 상기 커패시터 플레이트는 바람직하게는 DRAM-메모리 셀 장치의 모든 메모리 커패시터에 공통이다. 선택 트랜지스터(2)의 제 1 전극(21)은 또한 비트 라인(6)에 접속됨으로써, 메모리 커패시터(1)에 전하의 형태로 저장된 정보가 판독(read-in 및 read-out)될 수 있다. 상기 판독 과정은 워드 라인(7)을 통해 제어되며, 상기 워드 라인은 동시에 선택 트랜지스터(2)의 게이트 전극(25)이므로, 전압의 인가에 의해 제 1 전극(21)과 제 2 전극(23) 사이의 액티브 영역(22)에 전류 채널이 형성된다.
다이내믹 메모리 셀에서 메모리 커패시터로는 대부분 트렌치 커패시터가 사용되는데, 그 이유는 3차원 구조에 의해 메모리 셀 표면이 현저히 감소될 수 있기 때문이다. 그러나, 최대 100 nm의 크기를 가진 메모리 셀이 점점 소형화됨에 따라, DRAM 메모리의 다이내믹 메모리 셀에 대한 3가지 기본 요구 조건을 충족시키기 위해 부가의 조치가 필요하다: 트렌치 커패시터에 저장된 전하의 확실한 검출을 위한 약 25 내지 40 fF의 충분히 큰 메모리 용량; 최소 칩 표면 및 그에 따라 비용 절감을 위해 높은 패킹 밀도의 그리고 구조에 알맞는 셀-레이아웃; 선택 트랜지스터의 높은 성능 및 충분한 판독 전류 및 충분히 낮은 차단 전류.
칩 표면의 계속적인 소형화시 어려움은 특히 트렌치 커패시터와 선택 트랜지스터의 매우 밀접한 인접성 및, 특히 선택 트랜지스터의 기능에 불리한 영향을 줄 수 있는, 트렌치 커패시터와 선택 트랜지스터 사이의 전기 접속이다. 특히, 트렌치 커패시터의 외부 전극과 상기 트렌치 커패시터에 인접한 선택 트랜지스터의 전극 사이의 트렌치 커패시터의 상부 섹션에 수직 기생 FET가 생기는 위험이 있다.
트렌치 커패시터의 부가의 구조화 또는 그 메모리 용량의 제한 없이, 상기 바람직하지 않은 기생 트랜지스터를 방지하기 위해, 본 발명에 따라 트렌치 커패시터와 선택 트랜지스터 사이에 얇은 유전 절연체 층이 배치된다. 상기 절연체 층은 다이내믹 메모리 셀의 두 액티브 소자를 전기적으로 완전히 분리한다. 트렌치 커패시터와 선택 트랜지스터의 필요한 접속은 도전 충전층을 가진 콘택홀을 통해 이루어진다. 상기 콘택홀은 트렌치 커패시터의 층층이 배치된 내부 전극을 선택 트랜지스터의 제 1 전극에 접속한다.
도 2a 내지 2e는 실리콘 플레이너 기술로 본 발명에 따른 메모리 셀을 제조하기 위한 가능한 프로세스 시퀀스를 도시한다. 도시된 횡단면은 마지막으로 설명된 개별 프로세스 후 실리콘 기판을 도시한다. 이하에서는 본 발명에 중요한 다이내믹 메모리 셀을 형성하기 위한 프로세스 단계만을 설명한다. 통상의 DRAM 프로세스 기술의 범주에서 구조물을 형성하는 것은 설명하지 않는다.
도 2a는 트렌치 커패시터(1)가 형성된 실리콘 반도체 기판(100)을 도시한다. 실리콘 기판(100)은 바람직하게는 예컨대 붕소로 약하게 p(p_) 도핑된 단결정 실리콘 기판이다. 실리콘 기판(100)에 형성된 트렌치(101)는 바람직하게는 예컨대 비소 또는 인으로 n(n+) 도핑된 폴리실리콘(102)으로 채워진다. 상기 폴리실리콘 충전물(102)은 트렌치 커패시터의 내부 전극을 형성한다.
트렌치(101)내의 폴리실리콘 충전물(102)은 바람직하게는 메모리 유전체 층(103)에 의해 완전히 둘러싸인다. 상기 메모리 유전체 층(103)은 높은 유전 상수를 갖는 예컨대 산화물, 질화물-산화물 또는 산화물-질화물-산화물과 같은 유전층 스택으로 이루어질 수 있다. 실리콘 기판(100)상에는 또한 유전 절연체 층(104)이 제공된다. 상기 절연체 층(104)은 폴리실리콘 충전물(102) 및 메모리 유전체 층(103)을 가진 트렌치(101)의 상부 섹션을 완전히 둘러싼다. 유전 절연체 층(104)으로는 바람직하게는 SiO2가 사용된다.
트렌치(101)의 하부 영역에서 폴리실리콘 충전물(102) 및 메모리 유전체 층(103) 둘레에는 예컨대 비소로 도핑된 n+ 도핑된 층(105)이 형성된다. 상기 n+ 도핑된 층(105)은 트렌치-커패시터(1)의 외부 전극으로 사용되며 매립 플레이트(106)와 접속된다. 상기 매립 플레이트(106)는 마찬가지로 n+ 도핑된 층이며 트렌치 커패시터(1)의 외부 전극의 접속을 위한 커패시터 플레이트로서 사용된다.
도 2a에 도시된 트렌치-커패시터의 형성은 바람직하게는 공지된 실리콘 플레이너 기술에 의해 이루어진다. 실리콘 기판(100)의 구조화는 공지된 리소그래피 및 에칭 기술에 의해 이루어진다.
유전 절연체 층(104)으로서 사용되는 SiO2-층은 바람직하게는 TEOS-방법에 의해 실리콘 표면 상에 디포짓된다. SiO2-층(104)은 트렌치(101)의 에칭 동안 바람직하게는 에칭 마스크의 하부 부분으로 사용됨으로써, SiO2-층(104)이 트렌치(101)의 형성 후 또는 메모리 유전체 층(103) 및 폴리실리콘 충전물(102)의 제공 후 이것을 완전히 둘러싼다. 따라서, SiO2-층(104)의 사용에 의해 트렌치 커패시터가 자기 조절(self-adjusting) 방식으로 형성될 수 있다.
트렌치 커패시터(1)의 형성 후에, 후속 프로세스 단계에서 도 2b에 도시된 바와 같이, 얇은 유전 절연체 층(107)이 디포짓된다. SiO2로 이루어진 상기 얇은 유전 절연체 층(107)은 바람직하게는 얇은 실리콘 층의 열 산화에 의해 형성된다. 도 2b에 도시된 바와 같이, 실리콘 기판(100)상에 유전 절연체 층(107)의 형성과 병행해서, 마찬가지로 바람직하게는 단결정으로 예컨대 붕소로 약하게 p(p_) 도핑된 부가의 실리콘 기판(200)상에 부가의 얇은 유전 절연체 층(201)이 형성된다.
상기 부가의 얇은 유전 절연체 층(201)은 바람직하게는 실리콘 표면의 열 산화에 의해 형성된 SiO2로 이루어진다.
2개의 실리콘 기판(100, 200)은 도 2c에 도시된 바와 같이, 웨이퍼 본딩 프로세스의 범주에서 서로 풀릴 수 없게 접속된다. 이것을 위해, 도 2b에 나타나는 바와 같이, 2개의 실리콘 기판(100, 200)의 얇은 SiO2-층(107, 201)이 먼저 서로에 대해 프레스된다. 이때, 2개의 SiO2-층(107, 201)이 서로 약하게 접착된다. 2개의 SiO2-층(107, 201)의 상기 약한 접착은 애노드 본딩 또는 열처리 단계에 의해 고정된 기계적 결합으로 바뀐다. 2개의 SiO2-층(107, 201)의 상기 고정 결합은 애노드 본딩의 범주에서 약 500℃의 비교적 낮은 온도에서 상기 2개의 실리콘 기판(100, 200)에 약 500 V의 전압을 인가함으로써 이루어질 수 있다. 그러나, 대안으로서 SiO2-층(107, 201) 사이의 고정 결합을 위해 약 1000℃로 순수한 산소 분위기에서 열 산화가 이루어질 수 있다. 웨이퍼 본딩에 의해 절연체 층(107, 201) 사이의 전체 표면 결합이 문제없이 이루어질 수 있다.
2개의 실리콘 기판(100, 200)의 결합 후에, 실리콘 기판(200)내에 선택 트랜지스터(2)가 형성된다. 이것을 위해, 공지된 기술에 의해, 즉 연삭, 에치-백, 스마트-컷-프로세스 또는 다른 제거 방법에 의해 실리콘 기판(200)이 선택 트랜지스터(200)의 집적을 위해 필요한 두께까지, 도 2d에 도시된 바와 같이 재처리된다. SOI-기술로 절연 베이스 상에 선택 트랜지스터를 형성하는 것은 웨이퍼 본딩 방법의 범주에서 결정 에러가 발생되지 않기 때문에, 선택 트랜지스터가 형성된 실리콘 기판의 질이 출발 기판의 질에 상응한다는 장점을 갖는다. SOI-기술로 제조된 선택 트랜지스터는 특히 매우 신속한 스위칭 특성을 갖는다.
선택 트랜지스터와 트렌치 커패시터 사이에 유전 절연체 층을 형성하기 위한 웨이퍼 본딩 프로세스는 또한 2개의 액티브 소자 사이의 유전 절연체 층의 두께가 넓은 한계로 설정될 수 있게 하고 소정 메모리 셀 레이아웃에 매칭될 수 있게 한다. 특히, 웨이퍼 본딩 프로세스에 의해 트렌치 커패시터와 선택 트랜지스터 사이에 높은 질의 전기 절연체 층이 형성되므로, 얇은 층 두께로도 완전한 전기 절연, 및 그에 따라 트렌치 커패시터의 외부 전극과 선택 트랜지스터의 도핑 영역 사이의 바람직하지 않은 수직 기생 트랜지스터의 방지가 이루어진다. 특히, 트렌치 커패시터에서 트렌치의 상부 영역에 종래에 필요했던 산화물 칼라가 필요 없기 때문에, 실질적으로 전체 트렌치 깊이가 액티브 메모리 표면으로 사용될 수 있고, 따라서 트렌치 깊이가 낮을 때도 트렌치 커패시터에서 확실한 전하 검출을 위해 필요한 메모리 용량이 얻어질 수 있다.
실리콘 기판(200)의 재처리 후에, 선택 트랜지스터(2)를 형성하기 위해 제 1 단계에서 초평면 필드 절연 구역(202)이 실리콘 기판(200)의 섹션에 형성된다. 이것은 인접한 메모리 셀의 선택 트랜지스터로부터 선택 트랜지스터(2)를 전기 절연시키기 위해 사용된다.
필드 절연 구역(202)의 제공 후에, 바람직하게는 공지된 실리콘 플레이너 기술에 의해 2개의 n+ 도핑된 확산 영역(203, 204)을 가진 선택 트랜지스터가 형성된다. 상기 확산 영역(203, 204)은 실리콘 기판(200)에 예컨대 비소의 주입에 의해 형성되고 채널(205)에 의해 중단된다. 채널(205) 위에 게이트 유전체(206)에 의해 분리되어 n+ 도핑된 게이트 스택(207)이 형성된다. 상기 게이트 스택은 바람직하게는 n+ 도핑된 폴리실리콘 및 텅스텐을 가진 층 시퀀스로 이루어진다. 게이트 스택(207)은 동시에 워드 라인으로 사용된다.
필드 절연 구역(202)의 상부에는 게이트 스택(207)과 평행하게, 부가의 워드 라인(208)이 배치된다. 제 3 워드 라인(209)은 실리콘 기판(200)상에서 제 1 확산 구역(203) 옆에 연장된다. 제 1, 제 2 및 제 3 워드 라인(207), (208), (209)은 바람직하게는 Si3N4로 이루어진 절연 슬리브(210), (211), (212)에 의해 둘러싸여지고, 상기 절연 슬리브는 바람직하게는 마찬가지로 Si3N4로 이루어진 얇은 스톱층(213)으로 커버된다.
제 1 워드 라인(207)과 제 2 워드 라인(208) 사이에서 필드 절연 구역(202)에 인접하게 콘택 트렌치(213)가 실리콘 기판 및 그 아래 놓여 접속된 유전 절연체 층(107), (201)을 통해 에칭된다. 상기 콘택 트렌치(213)는 폴리실리콘 충전물(102)의 접속을 가능하게 하고 그에 따라 트렌치 커패시터(1)의 내부 전극이 선택 트랜지스터(2)의 제 2 n+ 도핑된 확산 구역(204)에 접속된다. 콘택 트렌치(213)는 관형 콘택 충전물(214)을 포함하며, 상기 콘택 충전물은 n+ 도핑된 폴리실리콘으로 이루어지고 트렌치 커패시터(1)의 폴리실리콘 충전물(102)과 접촉된다.
상기 콘택 충전물(114)은 콘택 트렌치(213)의 하부 영역에서 바람직하게는 SiO2로 이루어진 절연 칼라(215)로 둘러싸이며, 상부 영역에 도전 캡(216)을 갖는다. 상기 도전 캡(216)은 바람직하게는 n+ 도핑된 폴리실리콘으로 이루어지고, 콘택 충전물(214)은 선택 트랜지터(2)의 제 2 n+ 도핑된 확산 구역(204)에 접속된다. 콘택 트렌치(214)는 트렌치 커패시터(1)와 선택 트랜지스터(2) 사이의 자기 조절 접속을 형성하며, 바람직하게는 제 1 및 제 2 워드 라인(208, 209)은 그것들의 절연 슬리브(210, 211) 및 그 스톱층(213)이 콘택 트렌치(213)의 형성을 위한 에칭 마스크로서 사용된다.
2개의 워드 라인 사이에 형성된 콘택 윈도우 내에서는 먼저 이방성 실리콘 에칭 프로세스에 의해 실리콘 기판(200)이 상기 콘택 윈도우의 영역에서 제거되고, 상기 에칭은 접속된 유전 절연체 층(107, 201)상에서 중단된다. 그리고 나서, 후속 에칭 프로세스에서 접속된 유전 절연체 층(107, 201)이 분리된 다음, 절연 칼라(215) 및 콘택 충전물(214) 그리고 전기 캡(216)이 형성된다. 폐쇄를 위해, 제 1 및 제 2 워드 라인(207, 208) 사이의 콘택 윈도우 영역이 다시 스톱층(213)으로 커버되고, 부가의 절연체 디포짓에 의해 폐쇄되며 평탄화된다. 상기 프로세스의 종료 후 메모리 셀의 횡단면은 도 2e에 도시된다. 후속하는 프로세스 시퀀스에서 비트 라인 콘택 및 비트 라인- 및 부가의 금속층 평면이 공지된 방식으로 제조된다.
전술한 본 발명에 따른 기술에 의해, 간단한 방식으로 메모리 셀 내에 트렌치 커패시터 및 선택 트랜지스터의 완전한 분리를 위한 유전 절연체 층을 형성하는 것이 가능하다. 트렌치 커패시터와 선택 트랜지스터 사이에 필요한 접속은 바람직하게는 자기 조절 관형 접속부를 통해 이루어진다. 상기 접속부는 유전 절연체 층을 관통한다. 상기 유전 절연체 층이 바람직하게는 웨이퍼 본딩 방법에 의해 형성되는 상기 기술에서는, 트렌치의 전체 깊이가 트렌치 커패시터의 액티브 메모리 표면으로 사용될 수 있고 얇은 유전 절연체 층에 의해서도 트렌치 커패시터와 선택 트랜지스터 사이에 가능한 기생 트랜지스터가 피해진다. 또한, 선택 트랜지스터가 공지된 SOI-기술로 유전 절연체 층 상에 형성될 수 있기 때문에, 향상된 트랜지스터 성능이 얻어질 수 있다.
본 발명의 범주에서, 본 발명에 따른 메모리 셀을 제조하기 위해 상기 실시예에 제시된 용적, 농도, 재료 및 프로세스가 적합한 방식으로 변형될 수 있다. 특히, DRAM-제조 프로세스의 범주에서 트렌치 커패시터를 형성하기 위한 공지된 모든 프로세스 시퀀스가 사용될 수 있다. 또한, 메모리 셀에서 도핑된 영역의 도전 타입이 상보적으로 형성될 수 있다. 또한, 여러 층을 형성하기 위해 제시된 재료도 이것과 관련해서 공지된 다른 재료로 대체될 수 있다.
상기 설명, 도면 및 청구항에 제시된 본 발명의 특징들은 개별적으로 그리고 임의로 조합해서 본 발명의 여러 실시예를 구현하기 위해 사용될 수 있다.
본 발명에 따른 방법 및 반도체 메모리에서는 메모리 용량을 유지하면서 특히 작은 트렌치 직경이 주어질 수 있고, 동시에 선택 트랜지스터의 성능이 트렌치 커패시터에 인접함으로 인해 영향을 받지 않는다.
도 1은 DRAM에서 다이내믹 메모리 셀의 회로도.
도 2a 내지 2e는 본 발명에 따른 DRAM-메모리 셀의 제조 방법의 실시예.
*도면의 주요 부분에 대한 부호의 설명*
1: 트렌치 커패시터 2: 선택 트랜지스터
100, 200: 기판 101: 트렌치
102: 전극 103: 중간층
104, 107, 201: 절연체 층 105: 전극층
202: 필드 절연 구역 204: 전극 영역
205: 채널 영역 207, 208: 워드라인
213, 215: 콘택홀 214: 충전층
Claims (10)
- 반도체 기판(100)내에 다이내믹 메모리 셀을 제조하는 방법에 있어서,블록형 내부 전극(102), 상기 내부 전극을 둘러싸는 유전 중간층(103) 및 상기 유전 중간층을 적어도 부분적으로 둘러싸는 외부 전극층(105)를 가진 트렌치 커패시터(1)가 형성되고,제 1 전극 영역(204), 절연체 층에 의해 제어 전극으로부터 분리된 채널 영역(205) 및 제 2 전극 영역(203)을 가진 선택 트랜지스터(2)가 형성되며,상기 선택 트랜지스터(2)와 상기 트렌치 커패시터(1) 사이에 유전 절연체 층(107, 201)이 형성되고, 및상기 선택 트랜지스터의 제 1 전극 영역(204)이 실질적으로 상기 트렌치 커패시터의 블록형 내부 전극(102) 위에 배치되며, 도전 충전층(214)을 가진, 유전 절연체 층 내의 콘택홀(215)을 통해 상기 내부 전극에 접속되어 이루어지며,상기 유전 절연체 층(107, 201)을 형성하기 위해, 얇은 제 1 SiO2-층(107)이 트렌치 커패시터(1)를 구비한 반도체 기판(100)상에 디포짓되고, 제 2 반도체 기판(200)상에 얇은 제 2 SiO2-층(201)이 디포짓되며, 상기 제 2 반도체 기판의 얇은 제 2 SiO2-층(201)이 얇은 제 1 SiO2-층(107)에 대해 가압됨으로써, 웨이퍼 본딩 단계를 이용하여 기계적으로 고정된 결합이 이루어지고,상기 선택 트랜지스터(2)가 제 2 반도체 기판(200)에 웨이퍼 본딩 단계에 따라 형성되고, 상기 선택 트랜지스터의 형성에 요구되는 두께를 얻기 위해 상기 반도체 기판(200)의 재처리 단계가 수행되고,도전 충전층(214)을 가진, 유전 절연체 층(107, 201) 내의 콘택홀(213)이 자기 조절 콘택 윈도우 프로세스에 의해 2개의 워드 라인(207, 208) 사이의 영역에 형성되되, 상기 2개의 워드 라인중 하나는 상기 선택 트랜지스터의 상기 제어전극을 형성하는 것을 특징으로 하는 다이내믹 메모리 셀을 제조하는 방법.
- 제 1항에 있어서,상기 2개의 얇은 SiO2-층(107, 201)이 웨이퍼 본딩 단계에서 서로에 대해 가압되어 약한 접착을 형성하고, 상기 2개의 SiO2-층(107, 201)의 약한 접착은 애노드 본딩 또는 열처리 단계에 의해 고정된 기계적 결합으로 바뀌는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,상기 트렌치 커패시터를 자기 조절 방식으로 완전히 둘러싸기 위해, 트렌치 커패시터(1)의 트렌치(101)를 에칭하기 위한 마스크로서 사용되는 유전 절연체 층(104)이 반도체 기판(100)상에 디포짓되고, 트렌치 커패시터를 형성하기 위해 매립 도핑 구역(105)이 외부 전극으로서, 얇은 메모리 유전체(103)가 유전 중간층으로서 그리고 트렌치 충전물(102)이 내부 전극으로서 형성되는 것을 특징으로 하는 방법.
- 삭제
- 다이내믹 메모리 셀을 포함한 반도체 메모리에 있어서,하나의 트렌치 커패시터(1) 및 하나의 선택 트랜지스터(2)를 포함하고,상기 트렌치 커패시터(1)는 블록형 내부 전극(102), 상기 내부 전극을 둘러싸는 유전 중간층(103) 및 상기 유전 중간층을 적어도 부분적으로 둘러싸는 외부 전극층(105)을 포함하며,상기 선택 트랜지스터(2)는 제 1 전극 영역(204), 절연층(206)에 의해 제어 전극으로부터 분리되는 채널 영역(205) 및 제 2 전극 영역(203)을 포함하고,상기 선택 트랜지스터(2)는 유전 절연체 층(107, 201)에 의해 트렌치 커패시터(1)로부터 분리되어 배치되며, 및상기 선택 트랜지스터의 제 1 전극 영역(203)이 실질적으로 트렌치 커패시터(1)의 블록형 내부 전극(103) 위에 배치되고, 도전 충전층(214)을 가진, 유전 절연체 층 내의 콘택홀(213)을 통해 상기 블록형 내부 전극에 접속되어 이루어지며,상기 유전 절연체 층(107, 201)은 트렌치 커패시터(1)를 구비한 반도체 기판(100) 상의 얇은 제 1 SiO2-층(107), 및 제 2 반도체 기판(200) 상의 얇은 제 2 SiO2-층(201)을 포함하고, 얇은 제 1 SiO2-층과 얇은 제 2 SiO2-층 사이에 기계적으로 고정된 결합이 이루어지며,상기 제 2 반도체 기판(200)내에 제 1 전극 영역(203), 채널 영역(205) 및 선택 트랜지스터(2)의 제 2 전극 영역(204)이 형성되고,도전 충전층(214)을 가진, 유전 절연체 층(107, 201) 내에 콘택홀(213)이 자기 조절 콘택 윈도우 프로세스에 의해 2개의 워드 라인(207, 208) 사이의 영역에 형성되되, 상기 2개의 워드 라인들 중 하나는 상기 선택 트랜지스터의 상기 제어전극을 형성하는 것을 특징으로 하는 반도체 메모리.
- 제 5항에 있어서,상기 트렌치 커패시터(1)가 외부 전극으로서 매립 도핑 구역(105)을, 유전 중간층으로서 얇은 메모리 유전체(103)를, 그리고 내부 전극으로서 트렌치 충전물(102)를 포함하고, 상기 매립 도핑 구역은 유전 절연체 층(104) 하부에 배치되며, 상기 유전 절연체 층(104)은 얇은 메모리 유전체 및 트렌치 충전물의 상부 영역을 완전히 둘러싸는 것을 특징으로 하는 반도체 메모리.
- 삭제
- 제 5항 또는 제 6항에 있어서,상기 선택 트랜지스터(2)가 반도체 기판(200)내의 필드 절연 구역(202)에 의해 인접한 메모리 셀의 선택 트랜지스터로부터 측면 절연되는 것을 특징으로 하는 반도체 메모리.
- 삭제
- 제 5항 또는 제 6항에 있어서,상기 콘택홀(213)이 트렌치 커패시터(1)의 블록형 내부 전극(102) 상에 배치되고, 콘택홀(213)의 도전 충전층(214)이 하부 영역에서 칼라층(215)에 의해 측면 절연되고 상부 영역에서 선택 트랜지스터(2)의 제 1 전극 영역(204)에 접속되는 것을 특징으로 하는 반도체 메모리.
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