JP4084932B2 - トレンチを有するメモリセルおよび該メモリセルを製造するための方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、基板に形成されたトレンチを有するメモリセルに関する。このトレンチは、トレンチキャパシタと、このトレンチキャパシタの上方のバーティカルトランジスタとをトレンチ内に配置するのに適している。
【０００２】
さらに本発明は、このようなメモリセルを製造するための方法に関する。
【０００３】
【従来の技術】
メモリ構成素子、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）はセルフィールドと、制御周辺部材とから構成されていて、このセルフィールドには個々のメモリセルが配置されている。
【０００４】
ＤＲＡＭチップはメモリセルのマトリックスを保持し、このマトリックスは行と列の形で配置されていて、ワードラインとビットラインとによって制御される。メモリセルからのデータの読み出し、またはメモリセルへのデータの書き込みは適したワードラインとビットラインとのアクティブ化によって操作される。
【０００５】
一般的にはＤＲＡＭメモリセルはコンデンサに接続されたトランジスタを有している。このトランジスタはとりわけ２つの拡散領域から構成されている。これら２つの拡散領域はゲートによって制御されるチャネルによって互いに分離されている。電流の方向に関連して、一方の拡散領域をドレイン領域として、他方の拡散領域をソース領域として示す。
【０００６】
これらの拡散領域の一方はビット線に接続されており、他方の拡散領域はコンデンサに接続されている。ゲートはワード線に接続されている。ゲートに最適な電圧を印可することによって、トランジスタは拡散領域の間のチャネルを通って流れる電流をオンオフに切り換えるように制御される。
【０００７】
メモリ構成素子の改良された微細化によって集積密度は連続的に高められる。この集積密度の連続的な高まりとは、１つのメモリセルあたりに提供される面がさらに減少していくことを意味している。
【０００８】
使用される面を効率的に利用するためにセレクトトランジスタ（Ａｕｓｗａｈｌｔｒａｎｓｉｓｔｏｒ）をバーティカルトランジスタとしてトレンチキャパシタの上方においてトレンチ内に形成することができる。このトレンチキャパシタと、バーティカルトランジスタとを有するメモリセルが、米国特許第５７４４３８６号明細書に記載されている。トレンチキャパシタまたはトランジスタに関する別の構成は米国特許第５１７７５７６号明細書、米国特許第５９３７２９６号明細書、米国特許第５９７７５７９号明細書および米国特許第５２０８６５７号明細書に記載されている。いずれにしろ上記した構成ではバーティカルトランジスタのゲートをワードラインに接続する際にかつバーティカルトランジスタのドレイン接続部をビットラインに接続する際に問題が生じる。微細化が進むにつれ、調整精度に関する両接続部への要求はさらに高められる。
【０００９】
【発明が解決しようとする課題】
本発明の課題は製造プロセスを高める調整許容誤差を設けた、トレンチとエピタキシャル成長層とを有するメモリセルを提供することである。
【００１０】
さらに本発明の課題はこのようなメモリセルを製造するための方法を提供することである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために本発明の構成では、基板が設けられており、トレンチが設けられていて、該トレンチが下方領域と、中央領域と、上方領域と、内壁とを有していて、トレンチが基板に配置されており、絶縁カラーが設けられていて、該絶縁カラーが前記中央領域においてトレンチの内壁に配置されており、誘電層が設けられていて、少なくともトレンチの下方領域に配置されており、導電性のトレンチ充填材が設けられていて、該トレンチ充填材が下方領域と中央領域とを少なくとも部分的に充填するように構成されており、エピタキシャル成長層が設けられていて、該エピタキシャル成長層がトレンチの上方領域においてトレンチの内壁および導電性のトレンチ充填材上に配置されており、絶縁トレンチが、メモリセルと、隣接し合う別のメモリセルとを取り囲むように配置されており、該メモリセルと、隣接する別のメモリセルとの間にドーピングされたアクティブ領域が形成されており、トレンチの上方領域において、エピタキシャル成長層の上方に、内側開口を有する第２の誘電層が配置されており、エピタキシャル成長層上で第２の誘電層の下方に第３の誘電層が配置されており、該第３の誘電層が、凹部をエピタキシャル成長層に形成しており、該エピタキシャル成長層が、導電性のトレンチ充填材に接続された下方のドーピング領域と、アクティブ領域に接続された上方のドーピング領域とを有しており、ゲート材料が、第３の誘電層上にかつ該第３の誘電層の凹部内に配置されており、少なくとも第２の誘電層の内側開口にまで到達するように構成されており、ゲート接続部が、ゲート材料上に配置されており、第２の誘電層の内側開口と、ガラス層とを通ってワードラインにまで延びており、ゲート接続部が、内側開口に対してセルフアライメントされて形成されており、ワードラインがビットラインの上方で延びているようにした。
【００１２】
さらに前記課題を解決するために本発明の方法では、メモリセルを製造するための方法であって、下方領域と中央領域と上方領域と内壁とを有するトレンチを基板に形成し、次いで絶縁カラーを中央領域においてトレンチの内壁に形成し、次いで誘電層を少なくともトレンチの下方領域においてトレンチの内壁に形成し、次いで導電性のトレンチ充填材をトレンチの下方領域において誘電層上に、かつ少なくとも部分的にトレンチの中央領域において絶縁カラー上に形成し、次いで層をトレンチの上方領域において前記トレンチの内壁に、かつ導電性のトレンチ充填材上にエピタキシャル成長させる段階をふむ方法において、層をエピタキシャル成長させる際に、孔を層に形成し、該孔をゲート材料で充填し、次いで内側開口を有する第２の誘電層をトレンチの上方領域においてエピタキシャル成長層の上方に形成し、エピタキシャル成長層上に、かつ第２の誘電層の下方に第３の誘電層を形成し、第３の誘電層上にゲート材料を形成し、該ゲート材料を少なくとも第２の誘電層の内側開口にまで到達させ、基板の上方にガラス層を形成し、該ガラス層内に孔をエッチングすることにより、セルフアライメントされるゲート接続部を形成し、該孔が第２の誘電層の内側開口を解放し、かつ第２の誘電層を、内側開口を解放するようにエッチングするためのエッチングマスクとして、ゲート材料が解放されるまで使用するようにした。
【００１３】
【発明の効果】
バーティカルトランジスタのチャネルがエピタキシャル成長層内に形成され、このチャネルにゲート酸化物が設けられる。ゲート材料はこのゲート酸化物上に位置している。
【００１４】
第２の誘電層の利点は、この第２の誘電層によって、ワードラインをバーティカルトランジスタのゲート材料に繋ぐゲート接続部が、セルフアライメントされて形成できる点にある。
【００１５】
この第２の誘電層はワードラインへの接続時におけるゲート材料を開放するようにエッチングするためのマスクとして働く。単に著しく大きい調整許容誤差を遵守するだけでよいという利点を有しており、これにより微細化プロセスがさらに促進される可能性が提供される。
【００１６】
別の利点は、存在する面を効率よく利用するためにトレンチを接触部よりも広くかつワード線より広く形成できることにある。なぜならばエッチングプロセスは自動的に内側開口を第２の誘電層において開放するようにエッチングするからである。したがってわずかな誤差幅およびスペース節約されたワードラインレイアウトが可能である。
【００１７】
本発明の有利な構成では、第２の誘電層の下方でエピタキシャル成長層上に第３の誘電層が配置されている。この装置では第３の誘電層はゲート酸化物である。有利には、このゲート酸化物はエピタキシャル成長層上に生ぜしめられ、チャネルをゲート材料から絶縁する。第２誘電層における開口はゲート材料の直径より小さく構成されている。
【００１８】
さらに絶縁トレンチは、メモリセルと、隣接し合う別のメモリセルとを取り囲むように配置されており、該メモリセルと、隣接する別のメモリセルとの間にドーピングされたアクティブ領域が形成されていると有利である。この装置によって、隣接し合う２つのメモリセルはアクティブ領域に接続され、このアクティブ領域上に後でビットライン接触部を形成することができる。
【００１９】
バーティカルトランジスタのチャネル領域がＳＯＩトランジスタの場合のように絶縁されていないので有利である。バルク端子によりバーティカルトランジスタの制御能は改良され、このバーティカルトランジスタを最適なゲート電圧によって再び遮断状態に変えることができる。さらに絶縁トレンチは、１つのメモリセルと、隣接し合うメモリセルとを、残りのメモリセルに対して絶縁し、漏れ電流を減少もしくは防止するといる課題を有している。
【００２０】
さらに本発明の別の有利な構成では、エピタキシャル成長層が、導電性のトレンチ充填材に接続された下方のドーピング領域と、アクティブ領域に接続された上方のドーピング領域とを有している。このドーピングされた領域はバーティカルトランジスタのソース領域およびドレイン領域である。
【００２１】
本発明の有利な構成では、ビットラインがアクティブ領域上に延在していて、このビットラインがアクティブ領域にコンタクト接続されている。ビットラインは区分的に絶縁トレンチおよびアクティブ領域上をガイドされる。アクティブ領域はこれによりコンタクト形成される。ビットラインは、このような装置によって低い電力キャパシタンスを有している。このことは特にメモリセルの読み出しの際に有利である。なぜならばメモリセルにメモリされた電荷を、ビットラインに置き換えたいために、読み出しの際にはメモリセルキャパシタンスに対するビットラインキャパシタンスからの比率はできるだけ小さくしたいからである。さらにビットラインは低オームの材料から形成されており、メモリセルは迅速になる。
【００２２】
本発明による別の有利な構成では、ビットラインが誘電性カラーによってカプセル化されている。この誘電体カラーを、ゲート接続部用のコンタクトホールのエッチング時にセルフアライメントするエッチングマスクとして使用することができ、したがってメモリセルの調整許容誤差が改良される。
【００２３】
本発明の別の構成では、ゲート材料が、第３の誘電層上に配置されており、少なくとも第２の誘電層の内側開口にまで到達するように構成されている。さらにゲート接続部が、ゲート材料上に配置されており、第２の誘電層の内側開口と、ガラス層とを通ってワードラインにまで延びている。このワードラインをガラス層上に配置することができる。この装置によって、ゲート材料が第２の誘電層の内側開口を介してワードラインに接続されることは保証される。さらに有利な形式ではこのゲート接続部をセルフアライメントされるように形成することも可能である。
【００２４】
本発明による別の有利な構成では、ワードラインがビットラインの上方で延びている。この装置によってワードラインとビットラインとの間の低い接続キャパシタンスが可能であり、これにより有利にはメモリセルの読み出しの際にワードラインからビットラインへのわずかな漏話が得られる。さらにこれにより全ビットラインキャパシタンスは減少される。メモリセルの速度は上がり、読出し確実性も高められる。
【００２５】
本発明による別の有利な構成では、回路周辺部材が、ゲート電極を備えたトランジスタを有しており、このゲート電極がプロセス段階においてビットラインと一緒に形成されるようになっている。メモリセルフィールド用の制御論理を含む回路周辺部材での製造段階を、セルフィールドにおける構造化および層のための製造段階とを組み合せることにより、メモリの製造コストを減少させることができる。さらに周辺部材のトランジスタのゲート電極をセルフィールドのビットラインと一緒に同じ１段階において製造することができると非常に効果的である。
【００２６】
メモリセルの別の有利な構成とは、１つのトレンチの他に別のトレンチが、大部分で六角形状のパターンをなして配置されている。この装置は、提供された面を最適に利用することができるという利点を有している。なぜならばトレンチの六角形状の配置は２次元的な配置では最も高い収容密度を有しているからである。これによりそれぞれ個々のトレンチを、隣接するトレンチとの間隔が均等であるように配置することができる。
【００２７】
本発明の別の構成は従属請求項に記載されている。
【００２８】
【発明の実施の形態】
次に本発明の実施形態を図面に記載した実施例に基づき詳説する。
【００２９】
図面において同じ部材または機能的に同じ部材には同じ部材番号を付与した。
【００３０】
図１には、トレンチ３を有するメモリセル１が示されており、このトレンチ３は基板２に形成されている。本実施例ではこの基板２は硼素、燐または砒素をドーピングをすることのできるシリコンから形成されている。トレンチ３は下方領域４と、中央領域５と上方領域６とを有している。さらにトレンチ３は内壁７を有している。トレンチ３の中央領域５および上方領域６では内壁７に絶縁カラー８が配置されている。この絶縁カラー８は汎用の形式ではシリコン酸化物から構成されている。さらに基板２上にはハードマスク５０が位置しており、このハードマスク５０はトレンチ３のエッチングのためのエッチングマスクとして働く。ハードマスク５０は例えばシリコン窒化物から形成されている。トレンチ３の内壁７は下方領域４において誘電層９で覆われている。さらにこの誘電層９を選択的に中央領域５および上方領域６において絶縁カラー８上に位置させるかまたは絶縁カラー８下に、つまりトレンチ内壁７上に位置させることもできる。付加的にトレンチ３は導電性のトレンチ充填材１０によって充填されている。この導電性のトレンチ充填材１０は例えばドーピングされたシリコンから成っている。導電性のトレンチ充填材１０は内側のキャパシタ電極として働き、外側に位置する基板２は外側のキャパシタ電極として働く。このキャパシタ誘電体は誘電層９によって形成される。
【００３１】
図１に示したメモリセルを形成するための製造方法は、汎用の形式ではシリコン窒化物から形成されるハードマスク５０の堆積に基づく。このハードマスク５０を製造するために例えばＬＰＣＶＤ法（低圧化学気相堆積法）が使用される。次いでこのハードマスク５０は構造化され、トレンチ３のエッチング用のエッチングマスクとして使用される。トレンチ３のエッチング後、このトレンチ３は誘電層９によって覆われる。この誘電層９は汎用の形式でシリコン酸化物またはシリコン窒化物、またはこれらの組合せ例えば熱的な方法およびＣＶＤ法によって形成される酸化窒化物から構成される。次いで行われる方法段階では、絶縁カラー８がトレンチ３の中間領域５および上方領域６に形成される。
【００３２】
汎用の形式において基板２は単結晶シリコンから形成されている。この絶縁カラー８は汎用の形式でＣＶＤプロセスにおいて被着されるシリコン酸化物から形成されている。導電性のトレンチ充填材１０は本実施例では高濃度でドーピングされた多結晶シリコンから形成されており、汎用の形式で同様にＣＶＤプロセスにおいてトレンチ内に充填される。
【００３３】
図２に関連して、導電性のトレンチ充填材１０と絶縁カラー８とが、トレンチ３の上方領域６から取り除かれるように掘り下げられる。この実施例に示したように選択的に誘電層９が設けられている場合には、この誘電層９はまずトレンチ３の上方領域６に残されたままである。なぜならば導電性のトレンチ充填材１０と絶縁カラー１０とを掘り下げる掘り下げプロセスは窒化物を含有する誘電層９に対して選択的であるからである。
【００３４】
図３に関連して、次の段階では選択的に設けられた誘電層９がトレンチ３の上方領域６から取り除かれる。この方法段階により基板２はトレンチ３の上方領域６における内壁７で解放される。
【００３５】
図４に関連して、別の堀下げプロセスが選択的に完全または部分的に行われる。この場合、導電性のトレンチ充填材１０と絶縁カラー８とは、トレンチ３の上方領域６および中央領域５から部分的に取り除かれる。また誘電層９が設けられている場合には、この誘電層９は上方領域６および中央領域５におけるトレンチ内壁７に残されたままである。なぜならばトレンチ充填材１０と絶縁カラー８とは誘電層９に対して選択的に取り除かれるからである。
【００３６】
図５に関連して、エピタキシャル成長層１１が、エピタキシ段階においてトレンチ３の上方領域５および中央領域６に成長させられる。この場合、エピタキシャル成長により形成させられるシリコンは、すでに設けられているシリコン上に成長させられる。ここでは２つの成長ゾーンが存在する。一方の成長ゾーンは、導電性のトレンチ充填材１０上に成長させられた多結晶エピタキシャル成長層５１であり、他方のエピタキシャル成長層はトレンチ３の内壁７上に成長させられた単結晶成長による環状体５２である。選択的にトランジスタのしきい値電圧を調整するためにチャネル領域においてドーピングが施されている。さらにトレンチ３内でエピタキシャル成長させられたシリコンによって構成される孔を、選択的に、ゲートに対してトランジスタキャパシタンスを減少させるために、下方領域４においてＣＶＤ酸化物によって下方のドーピング領域１８の外方拡散の高さにまで充填することもできる。
【００３７】
図６に関連して、第３の誘電層１４がエピタキシャル成長層１１上に形成される。この第３の誘電層１４はあとでゲート酸化物として働く。
【００３８】
図７に関連して、ゲート材料２３が基板表面上に形成されている。このゲート材料２３は汎用の形式では高濃度でドーピングされた多結晶シリコンである。次いで行われるＣＭＰ（化学機械研磨）プロセスにおいてゲート材料２３は、基板の表面から取り除かれ、トレンチ３内の第３の誘電体１４の上方にだけ残される。
【００３９】
図９に関連して、別の掘下げプロセスが行われる。この場合、ゲート材料２３と第３の誘電層１４とエピタキシャル成長層１１とが部分的にトレンチ３の上方領域から取り除かれる。
【００４０】
図１０に関連して、ドーピングプロセスにおいてドーピング材料がトレンチ３の上方領域と、隣接する基板２とに入れられる。上方のドーピング領域１９は入れられたドーピング材料によって形成される。このドーピングを例えば気相ドーピングと、引き続き生じる外方拡散とによって行うことができる。選択的に酸化させる温度段階における外方拡散では、同様にドーピング材料が導電性のトレンチ充填材１０からエピタキシャル成長層１１に拡散され、下方のドーピング領域１８を形成する。
【００４１】
図１１に関連して、第２の誘電層１２が基板に堆積させられる。この第２の誘電層１２は例えばＣＶＤプロセスによって被着されるシリコン窒化層である。この第２の誘電層１２はエキピタシ成長層１１よりも厚く形成されている。
【００４２】
図１２に関連して、異方性のシリコン窒化層エッチングが行われ、その結果、第２の誘電層１２はハードマスク５０から取り除かれ、トレンチ３の上方領域６における側方の縁部ウェブ（スペーサ）としてだけ残される。この際、第２の誘電性層１２は内側開口１３を有している。
【００４３】
図１３に関連して、マスク５３が基板上に堆積され、かつ構造化され、これにより存在する構造体の一部が解放される。このマスク５３は、形成しようとするアクティブ領域１７をカバーしかつ絶縁トレンチ１５を形成しようとする表面領域を解放するように配置されている。このマスク５３の開口は、隣接する各２つの第２の誘電層１２を少なくとも部分的に解放するように選択されると特に有利である。この利点は第２の誘電層１２の側方のスペーサウェブの幅を調整許容誤差として提供していることにある。
【００４４】
アクティブ領域を形成するための別の調整許容誤差は、平坦化する材料による内側開口１３の前記した充填によって得られる。マスク５３を有する薄いカバー層の開放したあと、窒化物エッチングを平坦化する材料に対して選択的に実施することができる。材料として例えば反射防止層（ＡＲＣ）が適している。これにより全トレンチ開口の面が調整許容誤差として提供される。
【００４５】
図１４に関連して、第１のエッチング段階が絶縁トレンチの形成のために行われる。図１５に関連して、第２のエッチング段階が絶縁トレンチ形成のために行われる。この場合、エッチングプロセスは、ここではシリコン窒化物から形成されている第２の誘電層１２の材料に対して選択的に行われる。この方法によって、絶縁トレンチ１５は隣接し合うトレンチとの間でセルフアライメントされて形成されるように保証される。
【００４６】
続くプロセスでは基板表面のマスク５３と、選択的に平坦化する材料とが開口１３から取り除かれ、開放された絶縁トレンチの熱的な酸化が行われ、次いで酸化物が例えばＨＤＰ酸化（High Density Pressure Oxid）によって堆積させれる。この酸化物は絶縁トレンチ１５を形成しかつ第２の誘電層１２の開口１３内に酸化物充填材５４を形成する。次いで表面がＣＭＰプロセスによって平坦化される。
【００４７】
図１７に関連して、第２の誘電層が掘り下げられかつハードマスク５０が基板表面から取り除かれる。これらは１段階で行うことができる。なぜならばハードマスク５０と第２の誘電層１２とは、熱い燐酸によって選択的にエッチングできるシリコン窒化物から構成されているからである。次いで犠牲酸化層が熱的に成長させられ、この犠牲酸化層は次いで行われるアクティブ領域１７のインプランテーションの際に拡散酸化物として働く。同様に気相ドーピングまたはプラズマ含浸イオンインプランテーションを用いたドーピングも可能である。ドーピング後にこの犠牲酸化物は取り除かれ、アクティブ領域１７の表面を選択的に洗浄することができ、これにより別の熱的な酸化物を成長させかつフッ化水素酸を用いて取り除くことができる。
【００４８】
図１８に関連して、ビットライン２０が基板表面上に形成されており、その結果、このビットライン２０は部分的に絶縁トレンチ１５上にかつ部分的にアクティブ領域１７上に延在している。このビットライン２０によってアクティブ領域１７ひいては上方のドーピング領域１９は別のビットラインに接続される。次いで誘電性カバー２１はビットライン２０を絶縁するように、このビットライン２０の周りに形成されている。さらにガラス層２２が基板２上に形成される。このガラス層２２は汎用の形式では高濃度でドーピングされた石英ガラスから構成されている。このガラス層２２の下方には選択的に、窒素を含有するＣＶＤ層を堆積させることができる。このＣＶＤ層は基板に対する拡散停止部材として働く。このガラス層２２は平坦化のために働く。なぜならば高濃度でドーピングされた石英ガラスは温度段階において溶けて混ざり合うからである。
【００４９】
図１９に関連して、フォトリソグラフィ段階においてワードラインと、ゲート接続部のためのコンタクトホールとをエッチングするためのマスクが構造化される。引き続き行われるエッチングプロセスでは、ドーピングされた石英ガラスが、マスクで覆われていない領域においてエッチングされ、このエッチングプロセスはシリコン窒化層に対して選択的であるので、ゲート接続部２８はビットライン２１の間でセルフアライメントされて形成され、第２の誘電層１２の内側開口を自動的に解放する。エッチング段階にゲート材料２３は解放される。導電性の材料２８によってゲート材料２３は、形成されているワードライン２４に接続される。
【００５０】
図２０にはメモリトレンチの六角形状の配置が示されている。同様にトレンチ３が図示されている。
【００５１】
図２１にはアクティブ領域を形成するためのマスクが示されており、１つのアクティブ領域に部材番号１７を付与している。
【００５２】
図２２にはビットラインの第１の経過が示されている。この場合、ビットライン２０は残りのビットラインに対して平行に延在している。
【００５３】
図２３には、縁部位置をより識別し易くするように種々異なる積層状態の図２０と図２１と図２２との組合せが示されている。この場合、各２つのトレンチがアクティブ領域１７によって接続されており、ビットライン２０は部分的にこのアクティブ領域１７と部分的に絶縁トレンチ１５との上に延びている。
【００５４】
図２４にはビットラインの配置の別の実施例が示されており、ここではビットライン２０はジグザグパターンで配置されている。
【００５５】
図２５に関連して、図２０と図２１と図２４との組合せが示されている。このトレンチ３はアクティブ領域１７によって、隣接し合うトレンチに接続されていて、絶縁トレンチ１５によって取り囲まれている。さらにビットライン２０の経過が示されており、このビットライン２０は再び部分的にアクティブ領域１７と絶縁トレンチ１５を介して延在している。さらに図２３には断面線Ａが示されており、この断面線Ａはアクティブ領域１７を長手方向で断面する。
【００５６】
図２６にはワードラインの経過が示されている。
【００５７】
トレンチ３内でバーティカルトランジスタにわたって、内側開口１３を有するシリコン窒化物カバーが形成されていることが本発明の利点である。位置を明確にするために図２３および図２５ではそれぞれ内側開口１３が、幾つかのトレンチ内に例示されている。ビットラインは例えば窒化物２１によって取り囲まれているので、ワードライン２８の形成時に、ビットライン間において内側開口１３によってセルフアライメントされてゲート材料２３とのコンタクト接続部を形成することが可能である。さらにトレンチ３をワードラインとビットラインとの交差点の下に配置しないことは本発明では有利であり、簡単に置き換えられる。
【００５８】
本発明による方法の特別な利点は大きな調整許容誤差にある。この大きな調整許容誤差はゲート接続部製造のセルフアライメントされるプロセスによって可能になる。
【００５９】
これによりワードラインをトレンチ３よりも小さな幅で形成することが可能であり、にもかかわらずゲート酸化層として使用される第３の誘電層全体をコンタクト形成することができる。
【００６０】
本発明の別の利点は内側開口１３がセルフアライメントされて上方から開放され、かつゲート接続部２８がセルフアライメントされてコンタクト形成されることにある。これによりトレンチを最小構造幅よりも大きな直径で構成することが可能であり、これによりトレンチのキャパシタンスを増加することができる。
【００６１】
本発明による方法の別の利点は、ゲート酸化層をトレンチから出る程に成長させるのではなく、トレンチ３内でエキタピシャル成長層１１上にだけ形成されることにある。さらに本発明による方法の別の利点は、上方のドーピング領域１９がアクティブ領域１７に接続されていることにある。さらにビットライン２０はこのアクティブ領域１７上に延在し、このアクティブ領域１７に接続している。
【００６２】
本発明による方法の別の利点はビットラインを絶縁カバーで取り囲むことにある。誘電性カバー２１をシリコン窒化物から形成すると特に有利である。なぜならば次いで行われる酸化物構造化でこの誘電性カバーをエッチングマスクとして使用することができるからである。
【００６３】
本発明による方法の別の利点は、周辺部材においてワードラインを、セルフィールドにおけるビットラインと同じ１つの方法段階において形成することである。これによりメモリ構成素子の製造時にコストを減少させることが可能である。
【００６４】
本発明による方法の別の利点はビットライン２０の上方にワードライン２４を形成することであり、これによりワードラインとビットラインとの間の結合キャパシタンスはわずかに保たれ、同様にビットラインの全キャパシタンスは小さくなる。これによりメモリセルの確実な読み出しを可能にする。
【００６５】
さらにメモリトレンチ３を六角形状に配置すると有利である。これにより基板表面が最適に利用され、トレンチキャパシタのキャパシタンスが高められる。
【００６６】
選択的に埋込プレートをトレンチキャパシタの対応電極として設けることができる。このために例えばトレンチキャパシタの製造時にドーピング材は、ドーピングされる材料で充填されたトレンチから基板に拡散される。さらに埋め込まれた漕（埋込層：burried layer）を設けることもできる。この埋め込まれた漕は隣接し合うトレンチキャパシタの埋め込まれたプレートに接続されている。
【図面の簡単な説明】
【図１】トレンチキャパシタの図である。
【図２】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図３】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図４】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図５】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図６】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図７】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図８】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図９】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図１０】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図１１】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図１２】図１に基づくトレンチキャパシタの１製造段階を示した図である。
【図１３】図１２に続くプロセス段階を示した、図２５の断面線Ａに沿った断面図である。
【図１４】図１２に基づくトレンチキャパシタの１製造段階を示した図である。
【図１５】図１２に基づくトレンチキャパシタの１製造段階を示した図である。
【図１６】図１２に基づくトレンチキャパシタの１製造段階を示した図である。
【図１７】図１２に基づくトレンチキャパシタの１製造段階を示した図である。
【図１８】図１２に基づくトレンチキャパシタの１製造段階を示した図である。
【図１９】図１２に基づくトレンチキャパシタの１製造段階を示した図である。
【図２０】トレンチの配置を示した平面図である。
【図２１】アクティブ領域の配置を示した平面図である。
【図２２】ビットラインの配置を示した平面図である。
【図２３】メモリセルの配置を示した平面図である。
【図２４】ビットラインの別の配置を示した平面図である。
【図２５】メモリセルの配置を示した平面図である。
【図２６】ワードラインの配置を示した平面図である。
【符号の説明】
１ メモリセル、 ２ 基板、 ３ 孔、 ４ 下方領域、 ５ 中央領域、６ 上方領域、 ７ 内壁、 ８ 絶縁カラー、 ９ 誘電層、 １０ 孔充填材、 １１ エピタキシャル成長層、 １２ 第２誘電層、 １３ 内側開口、 １４ 第３誘電層、 １５ 絶縁孔、 １７ アクティブ領域、 １８，１９ ドーピング領域、 ２０ ビットライン、 ２１ 誘電性カバー、 ２２ ガラス層、 ２３ ゲート材料、 ２４ ワードライン、 ２８ ゲート接続部、 ５０ ハードマスク、 ５１ 多結晶エピタキシャル、 ５２ 環状体、 ５３ マスク、 ５４ 酸化物充填材

Claims (7)

1. メモリセルにおいて、
   −基板（２）が設けられており、
   −トレンチ（３）が設けられていて、該トレンチ（３）が下方領域（４）と、中央領域（５）と、上方領域（６）と、内壁（７）とを有していて、トレンチ（３）が基板（２）に配置されており、
   −絶縁カラー（８）が設けられていて、該絶縁カラー（８）が前記中央領域（５）においてトレンチ（３）の内壁（７）に配置されており、
   −誘電層（９）が設けられていて、少なくともトレンチ（３）の下方領域（４）に配置されており、
   −導電性のトレンチ充填材（１０）が設けられていて、該トレンチ充填材（１０）が下方領域（４）と中央領域（５）とを少なくとも部分的に充填するように構成されており、
   −エピタキシャル成長層（１１）が設けられていて、該エピタキシャル成長層（１１）がトレンチ（３）の上方領域（６）においてトレンチ（３）の内壁（７）および導電性のトレンチ充填材（１０）上に配置されており、
   −絶縁トレンチ（１５）が、メモリセル（１）と、隣接し合う別のメモリセルとを取り囲むように配置されており、該メモリセル（１）と、隣接する別のメモリセルとの間にドーピングされたアクティブ領域（１７）が形成されており、
   −トレンチ（３）の上方領域（６）において、エピタキシャル成長層（１１）の上方に、内側開口（１３）を有する第２の誘電層（１２）が配置されており、
   −エピタキシャル成長層（１１）上で第２の誘電層（１２）の下方に第３の誘電層（１４）が配置されており、該第３の誘電層（１４）が、エピタキシャル成長層（１１）に設けられた凹部内に配置されていて、該凹部を部分的に充填しており、
   −該エピタキシャル成長層（１１）が、導電性のトレンチ充填材（１０）に接続された下方のドーピング領域（１８）と、アクティブ領域（１７）に接続された上方のドーピング領域（１９）とを有しており、
   −ゲート材料（２３）が、第３の誘電層（１４）上にかつエピタキシャル成長層（１１）の、部分的に充填された凹部内に配置されており、少なくとも第２の誘電層（１２）の内側開口（１３）にまで到達するように構成されており、
   −ゲート接続部（２８）が、ゲート材料（２３）上に配置されており、第２の誘電層（１２）の内側開口（１３）と、ガラス層（２２）とを通ってワードライン（２４）にまで延びており、
   −ゲート接続部（２８）が、内側開口（１３）に対してセルフアライメントされて形成されており、
   −ワードライン（２４）がビットライン（２０）の上方で延びていることを特徴とする、メモリセル。
2. ビットライン（２０）がアクティブ領域（１７）上に延在していて、前記ビットライン（２０）が該アクティブ領域（１７）にコンタクト接続するように構成されている、請求項１記載のメモリセル。
3. ビットライン（２０）が誘電性カラー（２１）によって取り囲まれている、請求項２記載のメモリセル。
4. ガラス層（２２）が、基板（１）の上方に配置されている、請求項１から３までのいずれか１項記載のメモリセル。
5. 回路周辺部材が、ゲート電極を備えたトランジスタを有しており、該ゲート電極がプロセス段階においてビットライン（２０）と一緒に形成されるようになっている、請求項１から４までのいずれか１項記載のメモリセル。
6. 前記トレンチ（３）は、それぞれが６つの他のトレンチ（３）に隣接しているパターンで配置されている、請求項１から５までのいずれか１項記載のメモリセル。
7. メモリセル（１）を製造するための方法において、
   −下方領域（４）と中央領域（５）と上方領域（６）と内壁（７）とを有するトレンチ（３）を基板（２）に形成し、
   −次いで絶縁カラー（８）を中央領域（５）においてトレンチ（３）の内壁（７）に形成し、
   −次いで誘電層（９）を少なくともトレンチ（３）の下方領域（４）においてトレンチ（３）の内壁（７）に形成し、
   −次いで導電性のトレンチ充填材（１０）をトレンチ（３）の下方領域（４）において誘電層（９）上に、かつ少なくとも部分的にトレンチ（３）の中央領域（５）において絶縁カラー（８）上に形成し、
   −次いで層（１１）をトレンチ（３）の上方領域（６）において前記トレンチ（３）の内壁（７）に、かつ導電性のトレンチ充填材（１０）上にエピタキシャル成長させ、この場合、層（１１）に凹部を形成し、
   −次いで第３の誘電層（１４）をエピタキシャル成長層（１１）上に凹部内で形成し、
   −該凹部を第３の誘電層（１４）上でゲート材料（２３）によって充填し、
   −次いで内側開口（１３）を有する第２の誘電層（１２）をトレンチ（３）の上方領域（６）においてエピタキシャル成長層（１１）と、第３の誘電層（１４）と、ゲート材料（２３）との上方に形成し、これによって、該ゲート材料（２３）を少なくとも第２の誘電層（１２）の内側開口（１３）にまで到達させ、
   −基板（２）の上方にガラス層（２２）を形成し、該ガラス層（２２）に孔をエッチングすることにより、セルフアライメントされるゲート接続部（２８）を形成し、該孔が第２の誘電層（１２）の内側開口（１３）を解放し、かつ第２の誘電層（１２）を、内側開口（１３）を解放するようにエッチングするためのエッチングマスクとして、ゲート材料（２３）が解放されるまで使用する
   ことを特徴とする、メモリセルを製造するための方法。

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