KR20040005997A

KR20040005997A - 종형 ｍｏｓ 트랜지스터를 구비한 ｄｒａｍ 셀 장치 및제조 방법

Info

Publication number: KR20040005997A
Application number: KR10-2003-7015568A
Authority: KR
Inventors: 이브라이언; 쉴로세르틸
Original assignee: 인피네온 테크놀로지스 아게
Priority date: 2001-05-29
Filing date: 2002-05-23
Publication date: 2004-01-16
Also published as: US20040259312A1; US7329916B2; DE10125967C1; EP1396026A2; CN1290198C; US20050253180A1; WO2002097891A2; US6939763B2; CN1513208A; JP2004527920A; TW569397B; WO2002097891A3; KR100567495B1

Abstract

저장 셀 매트릭스의 열들 중 하나를 따라서 배열된 채널 영역은 게이트 유전체에 의해 둘러싸인 접속 소자의 일부이다. 하나의 열의 MOS 트랜지스터의 게이트 전극은 스트립형 워드 라인의 일부이다. 본 발명에 따라서, 할당된 워드 라인의, 할당된 접속 소자의 양측의 트렌치에 형성된, 게이트 전극을 가지고 있는 종형 이중 게이트 MOS 트랜지스터는 저장 셀 매트릭스의 각각의 교차점에 제공된다.

Description

종형 ＭＯＳ 트랜지스터를 구비한 ＤＲＡＭ 셀 장치 및 제조 방법{DRAM CELL ARRANGEMENT WITH VERTICAL MOS TRANSISTORS AND METHOD FOR THE PRODUCTION THEREOF}

현재 DRAM 셀 장치 즉, 다이나믹 반도체 메모리에서 사용되는 메모리 셀은 거의 독점적으로 싱글 트랜지스터 메모리 셀로서, 이는 MOS 선택 트랜지스터 및 캐패시터를 포함하며, 오랫동안 알려져 왔다. 메모리 셀에서 정보는 캐패시터의 전하의 형태로 저장된다. 트랜지스터가 워드 라인을 통해서 구동될 때, 캐패시터의 전하가 비트 라인을 통해서 판독될 수 있는 방식으로 캐패시터가 트랜지스터에 접속된다.

일반적으로, 패킹 밀도가 높은 DRAM 셀 장치를 생산하려고 한다. 이런 관점에서 소스, 채널 영역 및 드레인이 차례로 그 위에 배치되는 종형 트랜지스터로MOS 트랜지스터를 설계하는 것이 바람직하다. 이러한 타입의 MOS 트랜지스터는 채널 길이에 관계없이 작은 공간을 차지할 수 있다. 또한, 종형 트랜지스터와 각각의 메모리 셀의 관련된 캐패시터를 반도체 기판 상에 서로 수직으로 정렬시키려고 한다.

다수의 이러한 타입의 메모리 셀을 포함하는 장치가 예컨대, DE 44 30 483 A1에 알려져 있다. 각각의 메모리 셀은, 종행(column-like)으로 수직으로 배치되며, 반도체 기판 열에 드레인 영역 및 소스 영역을 포함하되, 산화 층에 의해 분리된 드레인 영역과 소스 영역 사이를, 종방향으로 연장하는 전류 채널이 지나는 선택 트랜지스터를 구비하고 있는데, 위의 전류 채널은 기판 열을 완전히 둘러싸고 있는 제어 게이트 전극에 의해 제어된다. 예컨대 도핑된 폴리실리콘으로 이루어진 다양한 메모리 셀의 제어 게이트 전극은 서로 전기적으로 접속되어서 선택 트랜지스터를 구동하는 워드 라인을 형성한다.

알려진 MOS 트랜지스터의 문제는 기판으로부터 절연되어 그 안에 전하 캐리어가 모인 종행 채널 영역으로, 이는 예컨대, 임계 전압을 변경할 수 있다. 많은 장점을 가지고 있는 예컨대, SOI 기판에 존재하는 활성 영역의 완전한 절연이 플로팅 바디 효과(floating body effects)로 알려진 부정적인 효과를 유도할 수도 있다. 이런 효과는 활성 영역에서 생성된 전하 캐리어가 흐를 수 없다는 사실로부터 야기된다. 이는 특히 MOS 트랜지스터의 채널 영역에 생성된 전하 캐리어에도 적용된다.

반면에, 알려진 MOS 트랜지스터에서, 게이트 전극이 채널 영역을 둘러싸고있음에도 불구하고, 공핍 영역이 종행 채널 영역의 주변부로부터 모든 방향에서 그 중심으로 확장되는 것이 보장되지 않으며, 즉 채널 영역을 완전하게 충진하는 공핍 영역의 견지에서 MOS 트랜지스터가 실제로 완전히 공핍되는지 여부는 보장되지 않는다.

완전히 공핍되는 타입의 MOS 트랜지스터는 그 장점을 고려할 때 더욱 바람직하며, 평면 표준(planar standard) MOS 트랜지스터(기판으로부터 분리되지 않은)의 경우와는 다르게, p형 도핑된 채널 영역이 어떤 방식으로든 한정되는 상황에서만 달성될 수 있는 것으로 보인다. 이는 예컨대, 알려진 트랜지스터의 종행 채널 영역에 대한 경우 또는, SOI 기판상의 평면 MOS 트랜지스터의 경우이다. 그러나 이런 경우에 절연을 고려해서 기판으로의 채널 영역의 접속은 존재하지 않고, 반면에 상기 설명한 바와 같이 플로팅 바디를 가지는 상황이 된다는 사실이 발견되었다.

DE 199 29 211 A1에는 MOS 트랜지스터가 종형 트랜지스터로서 설계되어 있고, 플로팅 바디 효과가 없는 DRAM 셀 장치 및 제조 방법이 개시되었다. 여기에 개시된 트랜지스터는 측부가 게이트 전극에 인접한, 기판 내의 험프 형상(hump-like) 돌출부를 형성하되, 채널 영역내에 생성된 전하 캐리어가 흘러갈 수 있도록 돌출부의 다른 측에서는 채널 영역이 도전성 구조체를 통해서 게이트 전극에 전기적으로 접속된다. 그러나, 전체적으로는 이 알려진 셀 장치는 복잡하고, 따라서 제조하기 어렵다.

본 발명은 종형 MOS 트랜지스터를 구비한 DRAM 셀 장치 및 그 제조 방법에 관한 것으로, 이 트랜지스터는 어떤 플로팅 바디(floating body)도 가지지 않고, 완전히 공핍되어야 한다.

도 1(a), 2(a), 3 및 4는 도 1(b)의 라인 A-A의 단면도로서, 본 발명에 따른 DRAM 셀 장치의 제조시에 전개되는 연속되는 공정 단계를 나타내는 도면,

도 1(b) 및 2(c)는 각각 도 1(a) 및 2(a)에 도시된 공정 단계에 대해서 본 발명에 따라 제조되는 DRAM 셀 장치의 평면도,

도 2(b)는 도 2(c)의 라인 B-B의 단면도.

본 발명은 가능한 한 플로팅 바디가 없는 완전한 공핍 타입(fully depleted type)의 트랜지스터를 제공하고, 동시에 간단한 제조 공정을 보장하는 DRAM 셀 장치 및 그 제조 방법을 제공하는 목적을 기반으로 한다.

본 발명에 따라서, 상기 목적은 청구항 1에 기재된 특징을 가진 DRAM 셀 장치에 의해 달성된다.

본 발명은

― 차례로 적층된 상부 소스/드레인 영역, 채널 영역 및 하부 소스/드레인 영역을 구비하는 MOS 트랜지스터와, 이 트랜지스터에 접속되는 캐패시터를 각각 가진 메모리 셀의 매트릭스 배열을 갖되,

― 메모리 셀 매트릭스의 MOS 트랜지스터의 채널 영역은 행과 열로 배열되고, 오직 하나의 열을 따라서 정렬되는 채널 영역은 기판에서 수평으로 연장하는 립(rib)의 일부이며,

― 립은 각각 양측부 및 상부 소스/드레인 영역 상에서 게이트 유전체 층에 의해 둘러싸여 있고,

― 메모리 셀 매트릭스의 상기 행들 중 하나를 따라서 배열되는 MOS 트랜지스터의 게이트 전극은 립 상에서 행에 평행하게 연장하고, 립들 사이에서 열 방향으로 형성된 트렌치 상으로부터 맞물려 있는 스트립형 워드 라인의 일부이며, 이 워드 라인의 폭을 초과해서 이들 트렌치를 충진하고,

- 메모리 셀 매트릭스의 각각의 교차점에 관련된 립의 양측부 상의 트렌치에형성된 관련된 워드 라인의 게이트 전극을 구비한 종형 듀얼 게이트 MOS 트랜지스터가 존재하도록 하는,

종형 MOS 트랜지스터를 구비한 DRAM 셀 장치를 제공한다.

본 발명의 기본 사상은 무엇보다도, 채널 영역의 폭 및 도핑에 따라서 종형 트랜지스터의 측부 이중 게이트가, 트랜지스터가 완전히 공핍된 형태로 생성되게 할 수 있고, 전하 캐리어가 흐를 수 있도록 기판의 에지의 채널 영역과 이들을 접속시키는 립을 통해서 접촉될 수 있다는 사실로 이루어진다.

바람직한 실시예는,

― 각각의 메모리 셀은 MOS 트랜지스터 밑에 적층되어 하부 소스/드레인 영역에 전기적으로 접속되는 캐패시터를 가지며,

― 열들 중 하나를 따라서 배열되는, MOS 트랜지스터 상에서 상기 열에 평행하게 금속 비트 라인이 연장하되, 위의 금속 비트 라인은 워드 라인 상에 놓이며, 관련된 MOS 트랜지스터의 상부 소스/드레인 영역에 전기적으로 접속되는

DRAM 셀 장치를 제공한다.

열의 상부 소스/드레인 영역은 스트립형 연속 영역으로 형성될 수 있으며, 대응하는 금속 비트 라인에 접합식으로 접속될 수 있다.

본 발명은

― a) 상부 소스/드레인 영역의 어레이를 기판 상에 생성하기 위해 도핑 이온을 주입하는 단계와,

― b) 립을 형성하도록 접속된 채널 영역을 생성하기 위해 리소그래피 방식으로 생성된 마스크 패턴을 통해서 트렌치를 에칭하는 단계와,

― c) 트렌치에 커버링 층을 생성하고, 립의 표면 상에 게이트 유전체 층을 생성하는 단계와,

― d) 스트립형 워드 라인을 증착하고 패터닝하며, 게이트 전극은 각각의 MOS 트랜지스터의 양측에 생성하는 단계와,

― e) 웨이퍼 본딩을 행할 수 있는 제 1 보조 층을 기판의 전면(front surface)에 증착하고, 이후에 제 1 보조 캐리어 기판을 이 제 1 보조 층에 도포한 후, 기판을 제거하는 단계와,

― f) 하부 소스/드레인 영역의 어레이를 채널 영역 상에 생성하기 위해 도핑 이온을 주입하는 단계와,

- g) STI 기술에 의해 얕은 격리 트렌치를 생성하는 단계

를 포함하여, 청구항 1에 개시된 바와 같은 DRAM 셀 장치를 제공하는 방법을 제공한다.

이는 특히

― h) 관련된 MOS 트랜지스터의 하부 소스/드레인 영역과 접촉하는, 제 1 보조 캐리어 기판의 전면에 적층된 컨택트 구조체 및 캐패시터를 생성하는 단계와,

― i) 웨이퍼 본딩을 행할 수 있는 제 2 보조 층을 제 1 보조 캐리어 기판의 전면에 증착한 후에 이 제 2 보조 층에 제 2 보조 캐리어 기판을 도포하고, 제 1 보조 캐리어 기판 및 제 1 보조 층을 제거하는 단계와,

― j) 상부 소스/드레인 영역과 직접 전기적으로 접촉하기 위해 제 2 보조캐리어 기판의 전면에, 구조화된 금속 비트 라인을 형성하는 단계

를 통해서 전체적으로 간단한 DRAM 제조 방법의 가능성을 개시한다.

본 발명에 따른 DRAM 셀 장치 및 그 제조 방법의 바람직한 실시예가 첨부된 도면을 참조로 설명된다.

본 발명에 따른 DRAM 셀 장치의 제조에 포함되는 개개의 공정 단계가 도 1 내지 도 4를 참조해서 설명될 것이다.

도 1(b)는 4개의 메모리 셀의 배열(매트릭스)을 예로서 도시하고 있으며, 여기서 도 1(b)에 도시된 평면도의 스트립형 워드 라인(10:게이트)은 매트릭스의 행을 나타내며, 하나의 행에 차례로 배열된 트랜지스터와 접촉하고, 반면에 열을 나타내는 스트립형 상부 소스/드레인 영역(4)은 각각의 경우에 열들 중 하나에 배열된 트랜지스터 상에서 연장된다. 도 1(a)는 도 1(b)에 도시된 바와 같이 이러한셀 장치를 가로지르는 라인 A-A에서의 단면을 도시한다. 더 상게하게 설명될 바와 같이, SOI 기판으로부터, 즉 p형 실리콘 층(3)이 매립 산화 층(2)을 사이에 두고 그 위에 패터닝되는 기판(1)으로부터 시작되는 제조 기술은 많은 이점을 가지고 있다.

도 1(a)에서 알 수 있는 바와 같이, 우선 SOI 웨이퍼 상에, 즉 p형 실리콘 층(3)상에 n형 도핑된 상부 소스/드레인 영역(4)의 어레이를 생성하기 위해 주입 단계가 사용된다. 공정 순서 중 이 시점에서, 추가적인 주입 단계(웰의 어레이, 주변부 등) 및 주변부에 대해 STI(Shallow Trench Isolation) 기술을 사용한 트렌치 절연부의 생성이 유익하게 수행될 수 있다.

이후에, 리소그래피 방식으로 생성된 마스크 패턴을 통해서 열 방향으로 연장되는 트렌치(5)의 (건식) 에칭이 이어져서, 트렌치(5)에 의해 한정되는 p 실리콘의 연속 립(7)이 남는다(도 2(b) 참조). 서로 순서대로 배치된 트랜지스터의 채널 영역(6)이 열 방향을 형성한다(도 1(a) 참조).

다음 단계에서, 예로서, 실리콘 질화물을 증착하고, CMP 공정에 의해 평탄화하여, 에칭 백(etched back)해서, 실질적으로 커버링 층(8)의 역할을 하는 질화물 층을 트렌치(5)에 생성한다. 이후에, 게이트 산화물(9)을 립(7)의 양측 및 립(7) 상에 생성하되, 만약 적절하다면, 셀 어레이 내의 트랜지스터와 주변부의 트랜지스터에 대해서 이런 절차는 개별적으로 수행할 수 있다. 게이트 산화물(9)은 특히 열적으로 성장된 산화물 층의 도움으로 생성할 수 있다.

다음 공정 단계는 스트립형 워드 라인(10)의 증착, 리소그래피 패터닝 및 에칭 단계를 포함한다. 게이트 전극(11, 12)이 형성되도록, 예컨대 도핑된 폴리실리콘, 텅스텐, 실리콘 질화물과 같은 도전성 재료 또는 중간 텅스텐 질화물 층을 구비한 층 시스템이 트렌치(5)를 충진한다. 워드 라인(10)의 에칭 후에, 상세하게는 스페이서를 만들기 위해, 추가적인 SiN 증착 및 에칭 단계를 수행할 수 있다. 또한, 예컨대, 칩 상에 논리 회로를 제조하기 위해, 추가적인 소스/드레인 영역을 주변부에 주입할 수 있다. 마지막으로, (BPSG 층도 될 수 있지만) 전형적으로는 산화층인, 웨이퍼 본딩을 행할 수 있는 제 1 보조 층(13)을 증착할 수 있고, 필요하다면, 도 1(a)에 도시된 생성 상태가 나오도록 평탄화시킨다.

웨이퍼 본딩 단계인 추가적인 공정 단계에서, 제 1 보조 캐리어 기판(14)을 평탄화된 보조(산화)층(13)에 도포하거나 접착식으로 본딩한다. 이는 반대 표면을 가열해서 이들을 접합시킴으로써 달성할 수 있다. 경계면을 접합하여서 냉각시킨 이후에, 보조(산화) 층(13)과 제 1 보조 캐리어 기판(14) 사이의 소정의 시간 이후에, 분리되지 않는 화학 결합(an unreleasable chemical bond)이 이루어진다.

(초기에) 형성된 구조체의 처리는 추가적인 처리 단계에서 반대측부터 수행한다. 이를 위해, 전체 구조체를 "뒤집고", 이제 최상부인 기판(1)은 습식에칭으로 에칭시키며, 바람직하게는 매립 산화 층(2)이 에칭의 역할을 한다. 또한, 매립 산화 층(2)은 화학 기계적인 평탄화(CMP)에 의해 또는 커버링 층(8)을 사용한 추가 에칭 단계, 상세하게는 게이트 산화물(9) 이전에 이들 공정을 차단하기 위해 사용되는, 미리 생성된 실리콘 질화물 층에 의해서 제거한다.

도 2(a)를 참조하면, 채널 영역(6) 상에 하부 소스/드레인 영역(15)의 어레이를 생성하기 위해, 이전에는 이면이였던, 피복되지 않은 표면으로 도핑 이온을 주입한다. 이후에, 도 2(b) 및 (c)를 참조하면, 얕은 격리 트렌치(16)를 통상의 방식으로(리소그래피, 에칭, 산화물 층착, CMP) STI 기술을 사용해서 스트립형으로 생성하는 데, 이는 하부 소스/드레인 영역이 상부 소스/드레인 영역과는 다르게 전기적으로 격리되어야 하기 때문이다.

이로써 도 2에 도시된 생성 상태가 나온다. 본 발명의 기본 개념은, 도 2(c)의 평면도에 두개의 라인 중 하나로 도시된, 상호 종방향인 단면을 도시하는 도 2(a) 및 2(b)를 조합해서 보는 경우에 용이하게 이해될 수 있다.

도 2(a)는 게이트 산화물(9)은 물론, 상부 및 하부 소스/드레인 영역(4, 15)을 각각 포함하고, 이들 사이에 수직으로 채널 영역(6)이 연장하는 종형 MOS 트랜지스터를 도시하고 있다. 스트립형 워드 라인(10)에 의해 서로 접속된 게이트 전극(11, 12)을 채널 영역(6)의 좌우측 트렌치(5) 각각에 형성한다.

그러므로, 본 발명에 따라 이들이 측부 이중 게이트를 구비한 이들 종형 트랜지스터이므로 채널 영역(6)의 폭 및 도핑에 따라서 완전히 공핍된 트랜지스터를 용이하게 생성할 수 있다. 트랜지스터는 측 방향의 각각의 트랜지스터가 두개의 게이트 전극(11, 12)을 가지도록 열 방향으로 차례로 부착되지만, 트렌치(5) 내의 각각의 게이트 전극이 두개의 서로 인접한 트랜지스터에 속하는 것도 고려할 수도 있다.

두번째로, 도 2(b)를 참조하면, 종형 트랜지스터를 채널 영역(6)이 연속 립(7)으로서 형성되도록 열 방향으로 차례로 부착한다. 트랜지스터 또는 더 상세하게는 하나의 열의 트랜지스터의 채널 영역(6)은 서로 분리된 개개의 실리콘 열을 형성하지 않고, 오히려 벽 형상 구조체, 즉 립(7)을 형성한다. 이들 구조체는 그 크기를 고려해서 기판 형상 특성을 채택할 수 있고, 혹은 적어도 기판 에지에서 접촉할 가능성을 열어둔다. 플로팅 바디 효과는 기판 에치에서 접촉이 행해진다는 사실에 근거해서 채널 영역(6)에 의해 상당히 감소되거나 심지어 사라진다.

종형 트랜지스터, 그 밑에 위치되는 캐패시터 및 그 위에 위치되는 금속 비트 라인을 각각 포함하는 메모리 셀을 구비한 셀 장치를 제조하는 것이 제안된다. 이는 하기의 단계를 필요로 한다.

우선, 컨택트 구조체(17)를 제 1 보조 캐리어 기판(14)의 전면에 생성하고, 적층 캐패시터를 컨택트 구조체 상에 생성한다. 각각의 경우의 컨택트 구조체(17)는 각각의 트랜지스터의 소스/드레인 영역(15)을 트랜지스터 하부에 적층된 캐패시터의 제 1 전극(18)에 접속시킨다. 예컨대 탄탈 산화물인 전극(19)은 제 1 전극(18)을 캐패시터의 대향하는 전극으로부터 분리시키되, 이 캐패시터는 각각의 경우에 공통 캐패시터 플레이트(20)로서 설계되어 접속된다. 적층된 캐패시터의 경우에, 모든 종래의 실시예(박스, 실린더 등)가 적절할 수 있고, 이는 재료에도 적용되어서, 높은 유전 상수를 가진 금속 전극 및 유전체가 바람직하다. 따라서 전체적으로 간단하고, 낮은 저항의 접속을 가지고, 트렌치 캐패시터에서 발생할 수 있는 금속화에 의해 야기되는 종횡비의 제한이 없는 캐패시터가 가능하다.

적층형 캐패시터가 제조된 이후에, 제 2 보조(산화물) 층(21)을 캐패시터 상에 적층하고, 제 2 보조 캐리어 기판(22)을 도포하거나 웨이퍼 본딩 단계에서 접착식으로 본딩한다. 이후에, 전체 기판을 다시 뒤집어서, 금속 비트 라인(23) 및 접촉부(도시 생략)를 종래의 방법 단계를 사용해서 보조 캐리어 기판(22)의 전면에 생성할 수 있다.

도 4에 도시된 본 발명에 따른 DRAM 셀 장치는 "뒤집기" 동작이 두번 수행된 것으로, 수직으로 배치된 선택 트랜지스터 및 이들 사이에 적층된 캐패시터를 고려하면, 원하는 배열(기판, 매립형 캐패시터가 그 위에 놓이고, 종형 트랜지스터 및 금속 비트 라인이 최상부에 놓임)이 매우 높은 집적도를 제공한다. 메모리 셀은 약 4F²의 크기를 가지고 있고, 가장 작은 리소그래피 피쳐 사이즈가 F<0.2㎛이다.

본 발명에 따른 DRAM 셀 장치의 제조를 위한 제조 공정은 리소그래피(스트립 마스크의 사용)에 대해서 매우 간단하고, 특히 매우 간단한 금속화 작업을 포함한다.

상세하게는, 공정 순서에서 웨이퍼 본딩의 반복 사용은 트렌치 기술의 기본적인 이점들(디바이스로부터 알 수 있는 바와 같이, 캐패시턴스 및 금속화가 다른 방향으로 진행함에 따른 간단한 금속화, 종형 트랜지스터의 집적의 용이성)과 적층 기술의 기본적인 이점들(낮아진 열 비축에 따른 공정 순서: 디바이스, 캐패시터, 금속화물)을 조합할 수 있게 한다.

Claims

종형 MOS 트랜지스터를 구비하는 DRAM 셀 장치에 있어서,

― 차례로 적층되는 상부 소스/드레인 영역(4), 채널 영역(6) 및 하부 소스/드레인 영역(15)을 구비하는 MOS 트랜지스터와 상기 MOS 트랜지스터에 접속되는 캐패시터(18, 19, 20)를 각각 가진 메모리 셀의 매트릭스 배열을 갖되,

― 상기 메모리 셀 매트릭스의 상기 MOS 트랜지스터의 상기 채널 영역(6)은 행과 열로 배열되고, 상기 열들 중 하나를 따라서 배열되는 상기 채널 영역(6)은 기판(1)에서 수평으로 연장하는 립(7:rib)의 일부이며,

― 상기 립(7)은 각각 양측부 및 상기 상부 소스/드레인 영역(4) 상에서 게이트 유전체 층(9)에 의해 둘러싸여 있고,

― 상기 메모리 셀 매트릭스의 상기 행들 중 하나를 따라서 배열되는 상기 MOS 트랜지스터의 상기 게이트 전극(11, 12)은 상기 립(7) 상에서 행에 평행하게 연장하고 상기 립들(7) 사이에서 열 방향으로 형성된 트렌치(5) 상으로부터 맞물려 있는 스트립형 워드 라인(10)의 일부이며, 상기 워드 라인(10)의 폭을 초과해서 이들 트렌치를 충진하고,

― 상기 메모리 셀 매트릭스의 각각의 교차점에 관련된 립(7)의 양측부 상의 상기 트렌치(5)에 형성된 관련된 워드 라인(10)의 게이트 전극(11, 12)을 구비한 종형 듀얼 게이트 MOS 트랜지스터가 존재하도록 하는

종형 MOS 트랜지스터를 구비한 DRAM 셀 장치.
제 1 항에 있어서,

― 각각의 메모리 셀은 상기 MOS 트랜지스터 밑에 적층되어 상기 하부 소스/드레인 영역(15)에 전기적으로 접속되는 캐패시터(18, 19, 20)를 가지며,

― 상기 열들 중 하나를 따라서 배열되는 상기 MOS 트랜지스터 상에서 상기 열에 평행하게 금속 비트 라인을 연장하되, 상기 금속 비트 라인은 상기 워드 라인(10) 상에 놓이며, 상기 관련된 MOS 트랜지스터의 상기 상부 소스/드레인 영역(4)에 전기적으로 접속되는

DRAM 셀 장치.
제 2 항에 있어서,

보조 캐리어 기판(22)이 상기 캐패시터(18, 19, 20) 밑에 배치되고, 웨이퍼 본딩을 행할 수 있는 보조 층(21)이 이들 두 구성 요소 사이에 삽입되는

DRAM 셀 장치.
― a) 상부 소스/드레인 영역(4)의 어레이를 기판(1) 상에 생성하기 위해 도핑 이온을 주입하는 단계와,

― b) 립(7)을 형성하도록 접속된 채널 영역(6)을 생성하기 위해 리소그래피방식으로 생성된 마스크 패턴을 통해서 트렌치(5)를 에칭하는 단계와,

― c) 상기 트렌치(5)에 커버링 층(8)을 생성하고, 상기 립(7)의 표면 상에 게이트 유전체 층(9)을 생성하는 단계와,

― d) 스트립형 워드 라인(10)을 증착하고 패터닝하여, 게이트 전극(11, 12)을 각각의 MOS 트랜지스터의 양측에 생성하는 단계와,

― e) 웨이퍼 본딩을 행할 수 있는 제 1 보조 층(13)을 상기 기판의 전면(front surface)에 증착하고, 이후에 제 1 보조 캐리어 기판(14)을 상기 제 1 보조 층(13)에 도포한 후, 상기 기판(1)을 제거하는 단계와,

― f) 하부 소스/드레인 영역(15)의 어레이를 상기 채널 영역(6) 상에 생성하기 위해 도핑 이온을 주입하는 단계와,

- g) STI 기술에 의해 얕은 격리 트렌치(16)를 생성하는 단계

를 포함하여, 청구항 1에 개시된 DRAM 셀 장치를 제조하는

DRAM 셀 장치 제조 방법.
제 4 항에 있어서,

― h) 상기 관련된 MOS 트랜지스터의 상기 하부 소스/드레인 영역(15)과 접촉하는, 상기 제 1 보조 캐리어 기판(14)의 전면에 적층되는 컨택트 구조체(17) 및 캐패시터(18, 19, 20)를 생성하는 단계와,

― i) 웨이퍼 본딩을 행할 수 있는 제 2 보조 층(21)을 상기 제 1 보조 캐리어 기판(14)의 전면에 증착한 후에, 상기 제 2 보조 층(21)에 제 2 보조 캐리어 기판(22)을 도포하고, 상기 제 1 보조 캐리어 기판(14) 및 상기 제 1 보조 층(13)을 제거하는 단계와,

― j) 상기 상부 소스/드레인 영역(4)과 직접 전기적으로 접촉하기 위해 상기 제 2 보조 캐리어 기판(22)의 전면에, 구조화된 금속 비트 라인(23)을 형성하는 단계

를 포함하는 DRAM 셀 장치 제조 방법.
제 4 항 또는 제 5 항에 있어서,

― a) SOI 기판(1, 2, 3)이 사용되고,

― e) 상기 공정 단계 마지막에, 상기 실리콘 기판(1)이 우선 에칭백되거나 제거되고, 이후에 상기 SOI 기판(1, 2, 3)의 매립 산화층이 제거되는

DRAM 셀 장치 제조 방법.