KR100709823B1 - 트렌치형 전계효과트랜지스터 및 그 제조 방법 - Google Patents

트렌치형 전계효과트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 트렌치형 전계효과트랜지스터 및 그 제조 방법에 관한 것으로서, 해결하고자 하는 기술적 과제는 버스 라인 하부의 트렌치 코너 영역을 제거함으로써, 전계 집중에 의한 소자 파괴 현상을 억제하고, 또한 소자의 크기를 축소할 수 있는 트렌치형 전계효과트랜지스터 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명에 의한 해결 방법의 요지는 기판에 일정 깊이로 형성된 적어도 하나 이상의 제1트렌치와, 상기 제1트렌치의 표면에 형성된 게이트 산화막과, 상기 산화막 위에 형성된 게이트와, 상기 게이트에 전기적으로 연결되는 버스 라인으로 이루어진 트렌치형 전계효과트랜지스터에 있어서, 상기 버스 라인은 상기 기판에 일정 깊이로 형성되는 동시에, 상기 제1트렌치와 연결되는 제2트렌치에 형성된 것을 특징으로 한다.
트렌치, 게이트, 버스 라인, 폴리 실리콘, 전계

Description

트렌치형 전계효과트랜지스터 및 그 제조 방법{Trench type field effect transistor and its manufacturing method}
도 1a는 종래의 트렌치형 전계효과트랜지스터를 도시한 일부 평면도이고, 도 1b는 도 1a의 1'-1'선 단면도이며, 도 1c는 도 1a의 2'-2'선 단면도이다.
도 2a는 본 발명에 의한 트렌치형 전계효과트랜지스터를 도시한 일부 평면도이고, 도 2b는 도 2a의 1-1선 단면도이며, 도 2c는 도 2a의 2-2선 단면도이다.
도 3a 내지 도 3e는 본 발명에 의한 트렌치형 전계효과트랜지스터의 제조 방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10; 드레인 메탈 20; 기판
30; 드레인 영역 40; 바디
50; 소스 영역 60; 제1트렌치
70; 게이트 산화막 80; 게이트
90; 산화막 100; 소스 메탈
110; 게이트 메탈 120; 버스 라인
130; 제2트렌치
본 발명은 트렌치형 전계효과트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세히는 전계 집중에 의한 소자 파괴 현상을 억제하고, 또한 소자의 크기를 축소할 수 있는 트렌치형 전계효과트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 트렌치형 전계효과트랜지스터는 대전류용 전력소자로서 기판에 기존의 수평형 게이트 대신 수직으로 트렌치를 형성하고, 그 트렌치의 측면에 산화막을 성장시켜 게이트를 형성함으로써, 대전류 및 고집적화에 매우 유리한 소자를 말한다. 예를 들어, 이러한 트렌치형 전계효과트랜지스터는 최대 동작 전압 및 구동 전류가 수십V/수십A급으로서, 휴대통신기기의 최대 요구 조건인 전력 손실을 최소화할 수 있고, 공정 단순화로 생산 단가도 크게 낮출 수 있는 장점이 있다.
도 1a를 참조하면, 상술한 종래의 트렌치형 전계효과트랜지스터의 일부 평면도가 도시되어 있고, 도 1b를 참조하면, 도 1a의 1'-1'선 단면도가 도시되어 있으며, 도 1c를 참조하면, 도 1a의 2'-2'선 단면도가 도시되어 있다.
도시된 바와 같이 종래의 트랜지스터는 드레인 메탈(10')과, 상기 드레인 메탈(10') 위에 형성된 N+형 기판(20')과, 상기 N+형 기판(20') 위에 형성된 N-형 드레인 영역(30')과, 상기 N-형 드레인 영역(30') 위에 형성된 P형 바디(40')와, 상기 P형 바디(40') 위에 부분적으로 형성된 N+형 소스 영역(50')과, 상기 소스 영역(50'), 바디(40') 및 드레인 영역(30')에 일정 깊이로 형성된 트렌치(60')와, 상기 트렌치(60')의 표면에 형성된 산화막(70')과, 상기 트렌치(60')의 산화막(70') 표 면에 증착된 게이트(80')와, 상기 게이트(80') 위에 형성된 또다른 산화막(90')과, 상기 다수의 소스 영역(50')을 연결하는 소스 메탈(100')과, 상기 게이트(80')가 연결되는 종단 영역의 공통 게이트 메탈(110')과, 상기 게이트(80')와 공통 게이트 메탈(110')을 연결하는 버스 라인(130')으로 이루어져 있다. 여기서, 상기 게이트(80') 및 버스 라인(130')의 재질은 도핑된 폴리 실리콘일 수 있다.
이러한 종래의 트랜지스터는 통상 평형 상태, 드레인-소스 전압이 인가된 오프(off) 상태 및 드레인-소스 전압이 인가된 온(on) 상태로 대별될 수 있다. 예를 들어 게이트-소스 전압이 트랜지스터 임계 전압보다 크고, 드레인-소스 전압이 0V보다 클 경우 온 상태가 된다. 즉, 이 경우 게이트 산화막(70')과 인접한 바디(40')에 N형 채널이 형성되면서 소스 영역(50')과 드레인 영역(30')이 도전됨으로써, 트랜지스터가 작동하게 된다.
한편, 종래의 트랜지스터를 보면 버스 라인(130') 하부의 트렌치(60')의 상부 코너(C)가 매우 날카롭게 형성되어 있음을 알 수 있다. 즉, 도 1c의 원 내부에 도시된 바와 같이, 바디(40')에 일정 깊이로 형성된 트렌치(60')의 상부 코너(C)가 대략 90°로 가공되어 있다. 또한 상기 트렌치(60')의 날카로운 상부 코너(C)로 인해 그 부분을 덮은 산화막(70')의 두께 역시 매우 얇은 영역으로 되어 있음을 볼 수 있다.
이와 같이 버스 라인(130') 하부의 트렌치 코너(C)가 매우 날카롭게 형성되고, 또한 그 부분의 게이트 산화막(70')이 얇은 영역으로 되면 아래와 같은 문제가 발생한다.
첫째, 트랜지스터의 작동을 위해서는 공통 게이트 메탈(110')과 소스 영역(50') 사이에 일정 전계가 인가되는데, 이때 상기 트렌치의 코너(C)가 날카롭게 형성됨으로써, 그 부분으로 전계가 집중된다. 따라서 가뜩이나 얇은 게이트 산화막(70')이 상기 전계에 의해 더욱 쉽게 파손되는 문제가 있다. 즉, 게이트 산화막(70')의 절연 내압이 제로(0)가 되어, 소자의 신뢰성이 크게 저하된다.
둘째, 위와 같이 전계의 집중으로 게이트 산화막(70')이 파손되면, 결국은 버스 라인(130')과 P형 바디(40')가 쇼트될 수 있음으로써, 트랜지스터의 기능이 정지되는 문제가 있다.
한편, 이러한 문제를 해결하기 버스 라인 하부에 위치된 트렌치의 코너를 둥글게 하여 전계의 집중을 완화해주는 기술을 개시된 바 있다. 즉, 소자 전체를 고온으로 열처리하여 산화막을 형성한 다음 제거하여 코너를 둥글게 해주거나 또는 비등방성 건식 식각을 통해 코너를 둥글게 하는 것이다.
그러나, 이러한 기술을 적용하기 위해서는 고온의 열처리 공정이 추가되어야 하고, 또한 건식 식각을 위한 고가의 장비를 사용해야 함으로써, 공정이 복잡해지고 따라서 제조 비용이 상승하며, 또한 수율이 떨어지는 문제가 있다. 더구나, 이와 같이 코너를 둥글게 하는 구조에도 불구하고, 여전히 전계 집중 현상은 완전히 억제할 수 없다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 버스 라인 하부의 트렌치 코너 영역을 제거함으로써, 전계 집중에 의한 소자 파 괴 현상을 억제하고, 또한 소자의 크기를 축소할 수 있는 트렌치형 전계효과트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명은 기판에 일정 깊이로 형성된 적어도 하나 이상의 제1트렌치와, 상기 제1트렌치의 표면에 형성된 게이트 산화막과, 상기 산화막 위에 형성된 게이트와, 상기 게이트에 전기적으로 연결되는 적어도 하나 이상의 버스 라인으로 이루어진 트렌치형 전계효과트랜지스터에 있어서, 상기 버스 라인은 상기 기판에 일정 깊이로 형성되는 동시에, 상기 제1트렌치와 연결되는 제2트렌치에 형성되어 이루어질 수 있다.
여기서, 상기 제1트렌치와 제2트렌치는 동일 깊이로 형성될 수 있다.
또한, 상기 게이트와 상기 버스 라인은 동일 두께로 형성될 수 있다.
또한, 상기 제1트렌치는 평면상 다수의 가로 방향과 세로 방향이 교차되어 형성되고, 상기 제2트렌치는 상기 제1트렌치의 일측에 다수의 가로 방향으로 형성된 동시에 상기 제1트렌치의 각 가로 방향에 연결될 수 있다.
또한, 상기 제2트렌치의 표면에는 일정 두께의 게이트 산화막이 더 형성될 수 있다.
또한, 상기 게이트 및 버스 라인은 도핑된 폴리 실리콘으로 형성될 수 있다.
더불어, 상술한 본 발명의 목적을 달성하기 위해 본 발명에 의한 트렌치형 전계효과트랜지스터의 제조 방법은 기판에 소자 영역을 형성할 수 있도록 일정 깊이로 제1트렌치를 형성하고, 상기 제1트렌치에 연결되어서는 일측에 게이트 전압 공급을 위한 제2트렌치를 형성하는 단계와, 상기 제1트렌치 및 2트렌치의 표면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 위에 일정 두께로 폴리 실리콘을 증착하여, 제1트렌치에는 게이트가 형성되도록 하고, 제2트렌치에는 상기 게이트에 전압을 공급하는 버스 라인이 형성되도록 하는 단계와, 상기 기판의 표면 위로 돌출된 게이트 및 버스 라인을 평탄화하는 단계와, 상기 게이트 및 버스 라인의 표면에 일정 두께의 산화막을 형성하고, 메탈 공정을 수행하는 단계로 이루어진 것을 특징으로 한다.
여기서, 상기 트렌치 형성 단계에서는 제1트렌치 및 제2트렌치를 같은 깊이로 형성할 수 있다.
또한, 상기 평탄화 단계에서는 상기 게이트 및 버스 라인이 기판의 표면과 동일면이 되도록 평탄화할 수 있다.
상기와 같이 하여 본 발명에 의한 트렌치형 전계효과트랜지스터 및 그 제조 방법은 버스 라인 및 게이트가 같은 깊이로 형성된 각각의 트렌치에 형성됨으로써, 종래와 같이 버스 라인 하부에 트렌치의 코너 자체가 형성되지 않는다. 따라서, 상기 버스 라인을 통한 게이트 전압 인가시 전계가 어느 특정 구조체에 집중되지 않게 되고, 따라서 전계 집중에 의한 소자 파괴 현상을 방지할 수 있게 된다.
또한, 본 발명은 종래에 비해 버스 라인이 차지하는 공간이 감소함으로써, 전체적인 소자 크기(즉, 칩 크기)도 축소할 수 있게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조 하여 상세하게 설명하면 다음과 같다.
도 2a를 참조하면, 본 발명에 의한 트렌치형 전계효과트랜지스터의 일부 평면도가 도시되어 있고, 도 2b를 참조하면, 도 2a의 1-1선 단면도가 도시되어 있으며, 도 2c를 참조하면, 도 2a의 2-2선 단면도가 도시되어 있다.
도시된 바와 같이 본 발명에 의한 트랜지스터는 드레인 메탈(10)과, 상기 드레인 메탈(10) 위에 위치된 기판(20)과, 상기 기판(20) 위에 형성된 드레인 영역(30)과, 상기 드레인 영역(30) 위에 형성된 바디(40)와, 상기 바디(40) 위에 부분적으로 형성된 다수의 소스 영역(50)과, 상기 다수의 소스 영역(50), 바디(40) 및 드레인 영역(30)에 일정 깊이로 형성된 제1트렌치(60)와, 상기 제1트렌치(60) 및 그 외측의 일부 표면을 덮는 산화막(70)과, 상기 제1트렌치(60)의 산화막(70) 표면에 증착된 게이트(80)와, 상기 게이트(80) 위에 형성된 또다른 산화막(90)과, 상기 다수의 소스 영역(50)을 연결하는 소스 메탈(100)과, 상기 게이트(80)에 전계를 인가하도록 소자의 종단 영역에 형성된 공통 게이트 메탈(110)과, 상기 공통 게이트 메탈(110)과 제1트렌치(60) 사이에 형성된 제2트렌치(130)와, 상기 제2트렌치(130)에 증착되어 상기 공통 게이트 메탈(110)과 게이트(80)를 전기적으로 연결하는 버스 라인(120)으로 이루어져 있다.
상기 드레인 메탈(10)은 통상의 금(Au), 은(Ag) 또는 그 등가물로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 물론, 이러한 드레인 메탈(10)은 기판(20)의 하면에 접합재료로서 금 페이스트(Au paste) 또는 납 페이스트(Pb paste)가 형성된 후, 그 표면에 증착되어 형성된 것이다.
상기 기판(20)은 상기 드레인 메탈(10) 위에 형성되어 있으며, 이는 통상의 N+ 형(또는 P+형, 이하의 설명에서는 N채널 FET를 기준으로 설명함) 반도체 기판일 수 있다. 주지된 바와 같이 N+형 반도체 기판(20)은 단결정봉 형성시 N형 불순물을 넣어 만든 것이다.
상기 드레인 영역(30)은 상기 기판(20) 위에 에피택셜 방법으로 형성한 것으로, N-형 에피택셜층일 수 있다. 주지된 바와 같이 N-형 드레인 영역(30)은 상기 기판(20) 위에 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시킨 것이다.
상기 바디(40)는 상기 드레인 영역(30)에 P형 불순물을 이온주입하여 형성한 것이다. 물론, 이러한 P형 바디(40)는 상기 제1트렌치(60) 및 제2트렌치(130)의 형성 이후에 형성되는 것이지만, 여기서는 구조의 이해를 위해 제조 공정 순서에 관계없이 적층 순서대로 설명하고 있다.
상기 소스 영역(50)은 상기 제1트렌치(60)의 외곽인 P형 바디(40)중 일부 영역에 N형 불순물을 이온주입하여 형성한 것이다. 상기 소스 영역(50)은 N+ 형태이다.
상기 제1트렌치(60)는 상기 다수의 소스 영역(50), 바디(40) 및 드레인 영역(30)에 일정 깊이로 형성되어 있다.
상기 산화막(70)(게이트 산화막)은 상기 제1트렌치(60) 및 그 외측의 일부 표면을 덮으며 형성되어 있다.
상기 게이트(80)는 N형 불순물이 포함된 폴리 실리콘으로서, 이는 상기 제1 트렌치(60)의 산화막(70) 표면에 증착되어 있다. 물론, 상기 게이트(80)는 상기 산화막(70)에 의해 상기 드레인 영역(30), 바디(40) 및 소스 영역(50)과 절연된 상태이다.
상기 또다른 산화막(90)은 상기 게이트(80) 위에 일정 두께로 증착되어 있으며, 이는 상기 게이트(80)와 하기할 소스 메탈(100) 또는 바디(40)와의 쇼트를 방지한다.
상기 소스 메탈(100)은 예를 들면 알루미늄과 같은 금속에 의해 제1트렌치(60) 양측의 소스 영역(50)을 전기적으로 접속하는 역할을 한다.
상기 공통 게이트 메탈(110)은 소자의 종단 영역에 형성되어 있으며, 이것 역시 통상의 알루미늄으로 형성될 수 있다.
상기 제2트렌치(130)는 상기 공통 게이트 메탈(110) 하부에서부터 상기 제1트렌치(60)까지 일정 깊이로 형성되어 있다. 즉, 상기 제1트렌치(60)와 제2트렌치(130)는 동일 공정상에서 형성되며, 따라서 깊이는 동일하게 형성되어 있다. 물론, 이러한 제2트렌치(130)의 표면에도 일정 두께의 산화막(70)이 형성되어 있다.
또한, 상기 버스 라인(120)은 상기 제2트렌치(130)의 내측에 형성되어 있다. 즉, 상기 제2트렌치(130)에 형성된 산화막(70) 위에 형성되어 있다. 이러한 버스 라인(120)은 상술한 바와 같이 N형 불순물이 포함된 폴리 실리콘일 수 있으며, 이는 게이트(80)와 연결되어 있다. 물론, 상기 버스 라인(120) 및 게이트(80)는 동일 재질로서 동일 공정상에서 형성된다. 따라서, 상기 버스 라인(120) 및 게이트(80)의 두께는 동일하게 형성되어 있다.
이와 같은 구조에 의해 본 발명은 종래와 같이 버스 라인(120) 하부에 트렌치 모서리가 전혀 형성되지 않게 된다. 따라서, 공통 게이트 메탈(110) 또는 버스 라인(120)에 소정 전계가 인가될 때 특정 구조체에 전계가 집중되는 현상이 발생하지 않게 된다. 더불어, 이러한 버스 라인 구조에 의해 종래보다 작은 면적으로 버스 라인을 형성할 수 있고, 따라서 소자 크기도 대폭 축소된다.
한편, 상기 제1트렌치(60)는 평면상 다수의 가로 방향과 세로 방향이 교차되어 형성됨으로써, 전류 통로가 최대한 확보되도록 되어 있다. 또한, 상기 제2트렌치(130)도 평면상 다수의 가로 방향으로 형성되어 있으며, 이는 상기 제1트렌치(60)의 각 가로 방향과 연결됨으로써, 제2트렌치(130) 내측의 버스 라인(120)으로부터 상기 제1트렌치(60) 내측의 게이트(80)에 소정 전계가 인가될 수 있도록 되어 있다.
도 3a 내지 도 3e를 참조하면, 본 발명에 의한 트렌치형 전계효과트랜지스터의 제조 방법이 도시되어 있다. 여기서는 주로 버스 라인(120)과 관련된 부분을 중심으로 설명하기로 한다. 즉, 바디(40), 소스 영역(50) 등의 형성 방법은 종래와 같으므로 설명을 생략하기로 한다.
도시된 바와 같이 본 발명에 의한 제조 방법은 제1트렌치(60) 및 제2트렌치(130) 형성 단계와, 산화막(70) 형성 단계와, 게이트(80) 및 버스 라인(120) 형성 단계와, 평탄화 단계와, 메탈 증착 단계로 이루어져 있다.
먼저 도 3a에 도시된 바와 같이 상기 제1트렌치(60) 및 제2트렌치(130) 형성 단계에서는, 기판(20)에 일정 깊이의 제1트렌치(60) 및 이것에 연결된 제2트렌치(130)를 형성한다. 여기서, 상기 제1트렌치(60) 및 제2트렌치(130)는 동일 공정상에서 형성되기 때문에, 동일한 깊이를 갖는다. 물론, 상기 기판(20) 위에는 에피 공정에 의해 드레인 영역(30)이 미리 형성된 상태이다. 따라서, 상기 제1트렌치(60) 및 제2트렌치(130)는 상기 드레인 영역(30)에 형성된다. 또한, 상기 제1트렌치(60)는 평면상 다수의 가로 방향과 다수의 세로 방향이 서로 교차된 형태로 형성되고, 상기 제2트렌치(130)는 상기 제1트렌치(60)의 일측에 다수의 가로 방향으로 형성된다. 물론, 상기 제2트렌치(130)는 상기 제1트렌치(60)의 각 가로 방향과 연결된 형태를 한다.
이어서 도 3b에 도시된 바와 같이 상기 산화막(70) 형성 단계에서는 상기 제1트렌치(60) 및 제2트렌치(130)의 표면에 일정 두께의 산화막(70)을 형성한다.
이어서 도 3c에 도시된 바와 같이 상기 게이트(80) 및 버스 라인(120) 형성 단계에서는 상기 제1트렌치(60) 및 제2트렌치(130)에 불순물이 도핑된 폴리 실리콘을 증착한다. 위와 같이 하여 상기 제1트렌치(60)에는 게이트(80)가 형성되고, 상기 제2트렌치(130)에는 상기 게이트(80)에 전계를 인가하는 버스 라인(120)이 형성된다. 물론, 이러한 게이트(80) 및 버스 라인(120)은 상기 산화막(70) 위에 형성되며, 또한 제1트렌치(60) 및 제2트렌치(130) 내측에 비어 있는 공간이 발생하지 않도록 상기 제1트렌치(60) 및 제2트렌치(130)의 높이보다 높게 형성된다.
이어서 도 3d에 도시된 바와 같이 상기 평탄화 단계에서는 상기 기판(20) 표면(즉, 드레인 영역(30)의 표면)으로 노출된 게이트(80) 및 버스 라인(120)을 평탄 화시킨다. 즉, 상기 게이트(80) 및 버스 라인(120)의 표면이 기판(20)의 표면(즉, 드레인 영역(30)의 표면)과 동일면이 되도록 한다. 이러한 평탄화는 반도체 제조 공정중 자주 사용되는 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
마지막으로 도 3e에 도시된 바와 같이 상기 메탈 증착 단계에서는 상기 기판(20)의 상면 및 하면에 일정 두께의 메탈을 증착한다. 예를 들면, 금, 은, 알루미늄, 구리 또는 그 등가물을 증착한다. 좀더 구체적으로, 상기 기판(20)의 하면에 일정 두께의 금 또는 은을 증착하여 드레인 메탈(10)을 형성하고, 또한 상기 기판(20)의 상면에는 일정 두께의 산화막(90)을 형성한 후, 그 위에 상기 버스 라인(120)에 전기적으로 연결되도록 알루미늄 또는 구리를 증착하여 공통 게이트 메탈(110)을 형성한다. 물론, 상술한 게이트(80) 위에는 산화막(90)을 개재하여 알루미늄 또는 구리를 증착함으로써, 소스 메탈(100)을 형성한다.
상술한 바와 같이, 본 발명에 따른 트렌치형 전계효과트랜지스터 및 그 제조 방법은 버스 라인 및 게이트가 같은 깊이로 형성된 각각의 트렌치에 형성됨으로써, 종래와 같이 버스 라인 하부에 트렌치의 코너 자체가 형성되지 않는다. 따라서, 상기 버스 라인을 통한 게이트 전압 인가시 전계가 어느 특정 구조체에 집중되지 않게 되고, 따라서 전계 집중에 의한 소자 파괴 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 종래에 비해 버스 라인이 차지하는 공간이 감소함으로써, 전체적인 소자 크기(즉, 칩 크기)도 축소할 수 있는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 트렌치형 전계효과트랜지스터 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (8)

  1. 드레인 메탈과, 상기 드레인 메탈 위에 형성된 기판과, 상기 기판 위에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 바디와, 상기 바디 위에 부분적으로 형성된 다수의 소스 영역과, 상기 다수의 소스 영역 및 바디를 관통하여 상기 드레인 영역까지 일정 깊이인 동시에 평면상 사각 라인 형태로 형성된 다수의 제1트렌치와, 상기 다수의 제1트렌치 및 그 외측의 일부 소스 영역을 덮는 게이트 산화막과, 상기 제1트렌치의 게이트 산화막 표면에 증착된 다수의 게이트와, 상기 다수의 게이트 위에 형성된 산화막과, 상기 바디, 소스 영역 및 산화막의 표면을 덮으며 상기 다수의 소스 영역을 연결하는 소스 메탈과, 상기 다수의 게이트에 전계를 인가하도록 상기 제1트렌치로부터 일정 거리 이격된 소자의 종단 영역에 형성된 하나의 공통 게이트 메탈과, 상기 공통 게이트 메탈과 다수의 제1트렌치 사이에 형성되고, 상기 제1트렌치와 동일한 깊이를 갖는 하나의 제2트렌치와, 상기 제2트렌치에 증착되어 상기 하나의 공통 게이트 메탈과 다수의 게이트를 전기적으로 연결하는 하나의 버스 라인을 포함하여 이루어진 것을 특징으로 하는 트렌치형 전계효과트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서, 상기 게이트와 상기 버스 라인은 동일 두께로 형성된 것을 특징으로 하는 트렌치형 전계효과트랜지스터.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 제2트렌치의 표면에는 일정 두께의 게이트 산화막이 형성된 것을 특징으로 하는 트렌치형 전계효과트랜지스터.
  5. 제 1 항에 있어서, 상기 게이트 및 버스 라인은 도핑된 폴리 실리콘으로 형성된 것을 특징으로 하는 트렌치형 전계효과트랜지스터.
  6. 기판에 소자 영역을 형성할 수 있도록 일정 깊이로 평면상 사각 라인 형태로 다수의 제1트렌치를 형성하고, 상기 제1트렌치에 연결되어서는 소자의 종단 영역에 상기 제1트렌치와 같은 깊이를 가지며 게이트 전압 공급을 위한 하나의 제2트렌치를 형성하는 단계와,
    상기 제1트렌치 및 2트렌치의 표면에 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막 위에 일정 두께로 폴리 실리콘을 증착하여, 제1트렌치에는 게이트가 형성되도록 하고, 제2트렌치에는 상기 게이트에 전압을 공급하는 버스 라인이 형성되도록 하는 단계와,
    상기 기판의 표면 위로 돌출된 게이트 및 버스 라인을 평탄화하는 단계와,
    상기 게이트 및 버스 라인의 표면에 일정 두께의 산화막을 형성하는 동시에, 상기 게이트 외주연에는 소스 메탈을 형성하고, 상기 버스 라인에는 공통 게이트 메탈을 형성하며, 상기 기판의 하면에는 드레인 메탈을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 트렌치형 전계효과트랜지스터의 제조 방법.
  7. 삭제
  8. 제 6 항에 있어서, 상기 평탄화 단계는 상기 게이트 및 버스 라인이 기판의 표면과 동일면이 되도록 평탄화함을 특징으로 하는 트렌치형 전계효과트랜지스터의 제조 방법.
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