JP2008277851A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造でき、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当たりのオン抵抗が小さいこと。
【解決手段】基板５０に浅く幅の狭いトレンチ５１を小さいピッチで形成し、トレンチ５１の周囲にドリフト領域となるｎ拡散領域６０を形成する。トレンチ５１の内側には厚さが０．０５μｍの均一な厚さのゲート酸化膜５９を形成し、その内側にゲートポリシリコン５２を形成する。基板５０の表面領域にベース領域６２およびソース領域となるｎ+拡散領域６１を形成すると共にトレンチ５１の底部にドレイン領域となるｎ+拡散領域５８を形成する。ゲートポリシリコン５２の内側に層間絶縁膜６５を設け、その内側をドレイン領域に電気的に接続するポリシリコン６３で埋める。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）およびその製造方法に関する。
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
図４９は、従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥＴの構成を示す縦断面図である。この横型パワーＭＯＳＦＥＴ１１０１は、ｐ-基板１０上にｐ-ウェル１１、ゲート酸化膜１２、ゲート電極１３、ソース電極１４およびドレイン電極１５が形成され、かつｐ-ウェル１１の表面に沿って横方向にｐ+拡散領域１６、ｎ+拡散領域１７、ｎ-ドリフト領域１８およびｎ+拡散領域１９が形成された構成となっている。
従来より、横型パワーＭＯＳＦＥＴについては、多数の報告がなされている。たとえば、Ｖ．Ｐａｒｔｈａｓａｒａｔｈｙらによる“Ａ ０．３５μｍ ＣＭＯＳ ｂａｓｅｄ
ｓｍａｒｔ ｐｏｗｅｒ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ７Ｖ−５０Ｖ ａｐｐｌｉｃａｔｉｏｎｓ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＰＳＤ ２０００）には、耐圧
が４４Ｖで単位面積当たりのオン抵抗が３０ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥＴについて記載されている。このＭＯＳＦＥＴについて、０．３５μｍルールの場合に推定されるデバイスピッチ（ソース中央からドレイン中央までの距離、図４９においてｌ１＋ｌ２＋ｌ３＋ｌ４）はおおよそ３．６μｍであるが、要求される耐圧が高くなるとドリフト領域の寸法が大きくなるため、デバイスピッチはさらに大きくなる。
また、チョッパー回路のような降圧回路に用いられるハイサイドスイッチ用デバイスとして、つぎのような横型パワーＭＯＳＦＥＴが知られている。たとえば、Ｔａｙｌｏｒ Ｅｆｌａｎｄらによる“Ａ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐａｒｉｓｏｎ Ｂｅｔｗ
ｅｅｎ Ｎｅｗ Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｄｒａｉｎ “ＲＳＤ” ＬＤＭＯ
Ｓ ａｎｄ ＲＥＳＵＲＦ ａｎｄ Ｃｏｎｖｅｎｔｉｏｎａｌ Ｐｌａｎａｒ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ Ｒａｔｅｄ ａｔ ２０Ｖ”（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
ＩＳＰＳＤ １９９７）には、耐圧が２４．４Ｖで単位面積当たりのオン抵抗が３９ｍΩ−ｍｍ2の横型パワーＭＯＳＦＥＴについて記載されている。この横型パワーＭＯＳＦＥＴの縦断面構成を図５０に示す。
図５０に示す構成の横型パワーＭＯＳＦＥＴ１１０２では、ｐ型基板１上にｎウェル２が形成され、そのｎウェル２の中にｐウェル３が形成されている。ｐウェル３の中には、ｎ+拡散領域４およびｐ+拡散領域５が形成されている。これらｎ+拡散領域４およびｐ+拡散領域５の表面上には、ソース電極１４が形成されている。ｐウェル３の表面上には、ゲート酸化膜１２を介してゲート電極１３が形成されている。ｎウェル２の中で、ｐウェル３の外側にはｎ+拡散領域６が形成されている。ｎ+拡散領域６の表面上には、ドレイン電極１５が形成されている。
図５１は、図５０に示す構成の横型パワーＭＯＳＦＥＴ１１０２をハイサイドスイッチとして用いた場合の回路図である。横型パワーＭＯＳＦＥＴ１１０２のゲート電極１３、ソース電極１４およびドレイン電極１５は、それぞれゲート駆動回路７、負荷回路８および電源電圧制御回路９に接続されている。また、横型パワーＭＯＳＦＥＴ１１０２のｐ型基板１は接地されている。図５１において、Ｖｇ、ＶｏおよびＶｃｃは、それぞれゲート電圧、出力電圧および電源電圧であり、それぞれ横型パワーＭＯＳＦＥＴ１１０２のゲート電極１３、ソース電極１４およびドレイン電極１５の各電位に相当する。たとえば、Ｖｃｃは３０Ｖであり、Ｖｇは０〜３５Ｖである。
図５０に示す構成の横型パワーＭＯＳＦＥＴ１１０２において、ゲート電極１３に駆動電圧Ｖｇとしてたとえば３５Ｖが印加されると、ｐウェル３の表面に電子が集まる。それによってｐウェル３の表面がｎ型に反転し、ＭＯＳＦＥＴ１１０２がオン状態となる。このとき、ソース電極１４はドレイン電極１５とほぼ同電位の３０Ｖになる。また、ｎ+拡散領域６およびｎ+拡散領域４と、ｐ型基板１との間には、ｎウェル２を介して３０Ｖがかかる。空乏層は、ｐ型基板１とｎウェル２に拡がり、ｐ型基板１側に大きく拡がる。
ここで、オン状態のときにｐ型基板１とソース電極１４とがパンチスルーしないためには、ｎウェル２に拡がった空乏層がｐウェル３に及ばないように、ｎウェル２の接合深さを深くする必要がある。また、ｐ型基板１の表面領域において、ｐウェル３とｎウェル２の距離を一定以上にする必要がある。
一方、ゲート電極１３に０Ｖが印加された場合には、ｐウェル３の表面はｐ型のままで、横型パワーＭＯＳＦＥＴ１１０２はオフ状態となる。このとき、ソース電極１４の電位は０Ｖとなり、ドレイン電極１５の電位は３０Ｖとなる。また、ｎ+拡散領域６と、ｎ+拡散領域４およびｐ型基板１との間には、ｎウェル２を介して３０Ｖがかかる。空乏層は、ｐ型基板１とｎウェル２との間に拡がり、ｐ型基板１側に大きく拡がる。オフ状態において、ドレイン電極１５とソース電極１４との間の耐圧を得るためには、図５０においてｐ型基板１の表面領域のｌ２＋ｌ３の距離を一定以上にする必要がある。たとえば、耐圧３０Ｖを得るためには、このｌ２＋ｌ３の距離を２．６μｍにする必要がある。
図５０に示す構成のＭＯＳＦＥＴ１１０２において、１μｍルールの場合に推定されるデバイスピッチ（ソース中央からドレイン中央までの距離、図５０においてｌ１＋ｌ２＋ｌ３＋ｌ４＋ｌ５）はおおよそ４．６μｍである。しかし、要求される耐圧が高くなるとドリフト領域ｌ２の寸法が大きくなるため、デバイスピッチはさらに大きくなる。
上述したように、横型パワーＭＯＳＦＥＴでは、耐圧を維持するための拡張ドレインが基板表面に形成されるとともに、チャネルも基板表面に沿って形成されるので、パンチスルー耐圧の制限から素子の微細化には限界がある。また、ドリフト領域とチャネルが基板表面に水平に形成されるため、素子の集積度を高めることができない。したがって、単位面積当たりのチャネル幅を増加できず、単位面積当たりのオン抵抗の低減に限界がある。
ところで、デバイスピッチを縮小して集積度を高めるための技術として、トレンチ構造のＭＯＳＦＥＴが知られている。本発明者は、トレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、トレンチ横型パワーＭＯＳＦＥＴとする）について、“Ａ ｔｒｅｎｃｈ
ｌａｔｅｒａｌ ｐｏｗｅｒ ＭＯＳＦＥＴ ｕｓｉｎｇ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｒｅｎｃｈ ｂｏｔｔｏｍ ｃｏｎｔａｃｔ ｈｏｌｅｓ”（ＩＥＤＭ ’９７ Ｄ
ｉｇｅｓｔ、３５９〜３６２頁、１９９７年）の中で提案している。
図５２〜図５４はこのトレンチ横型パワーＭＯＳＦＥＴの構造を示す図であり、図５２は平面図である。図５３は、ＭＯＳＦＥＴとして電流を駆動する領域（以下、活性領域とする）の構造を示し、図５２のＡ−Ａにおける断面図である。図５４は、基板表面にゲートポリシリコンを引き出す領域（以下、ゲート領域とする）の構造を示し、図５２のＢ−Ｂにおける断面図である。
このＭＯＳＦＥＴ１１０３は、ｐ-基板２０に形成されたトレンチ２１の内周面に沿ってゲート酸化膜２２が形成され、その内側にゲートポリシリコン２３が形成され、さらにトレンチ２１の底およびトレンチ２１の外周にそれぞれドレイン領域となるｎ+拡散領域２９およびソース領域となるｎ+拡散領域２７が形成された構成となっている。ｎ+拡散領域２９（ドレイン領域）は、トレンチ２１の下半部を包囲するｎ-拡散領域２８（ｎ-ドレイン領域）により囲まれており、さらにそのｎ-拡散領域２８はｐボディとなるｐ-拡散領域３１により囲まれている。
ｎ+拡散領域２７（ソース領域）の外側にはｐ+拡散領域３２が設けられており、下側にはｐベース領域３３が形成されている。また、耐圧を確保するための厚い酸化膜３４がトレンチ２１内の下半部に設けられている。図５２〜図５４において、符号２４はソース電極であり、符号２５はドレイン電極であり、符号２６は層間酸化膜であり、符号３５はゲート電極であり、符号３６および符号３７はともにコンタクト部であり、符号３８はｎ+拡散領域であり、符号３９および符号４０はともに層間酸化膜である。このトレンチ横型パワーＭＯＳＦＥＴ１１０３によれば、８０Ｖの耐圧で単位面積当たりのオン抵抗は８０ｍΩ−ｍｍ2である。また、デバイスピッチは４μｍであり、これは従来の耐圧８０Ｖ用の横型パワーＭＯＳＦＥＴのデバイスピッチの約半分である。
耐圧が８０Ｖよりも低いたとえば３０Ｖの横型パワーＭＯＳＦＥＴにおいても、デバイスピッチを縮小するためにはトレンチ構造を適用することが望ましい。しかしながら、図５２〜図５４に示すトレンチ横型パワーＭＯＳＦＥＴ１１０３は８０Ｖの耐圧に適した構造のものであるため、これをそのまま８０Ｖよりも低い耐圧用に適用するとつぎのような不具合がある。すなわち、耐圧が８０Ｖよりも低いと耐圧確保用の酸化膜３４の厚さは耐圧８０Ｖ用に比べて薄くてもよい。
つまり、この酸化膜３４の厚さを、８０Ｖよりも低い耐圧に対して必要十分な厚さにすれば、さらに全体のサイズを小さくすることが可能となる。それにもかかわらず、耐圧８０Ｖ用の構造を適用すると、耐圧確保用の酸化膜３４の厚さを最適化した場合よりも素子全体のサイズが大きくなってしまうため、素子周辺の配線抵抗等が大きくなるなどの特性上の不具合が生じる。
また、ゲート面積も耐圧確保用の酸化膜３４の厚さを最適化した場合よりも大きくなり過ぎるため、寄生ゲート容量が大きくなり、駆動ロスが増えてしまう。また、上述したトレンチ横型パワーＭＯＳＦＥＴ１１０３を製造する際には、一旦浅いトレンチを掘り、そのトレンチの側面を窒化膜で保護した後、さらに深くトレンチを掘って熱酸化をおこない、耐圧確保用の厚い酸化膜３４を形成するため、製造プロセスが複雑であり、歩留りの低下を招くおそれがある。
本発明は、上記問題点に鑑みてなされたものであって、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であり、かつ従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴよりもデバイスピッチが小さくて単位面積当たりのオン抵抗が小さい８０Ｖよりも低い耐圧用に最適化したトレンチ横型パワーＭＯＳＦＥＴよりなる半導体装置、およびその製造方法を提供することを主たる目的とする。
上記目的を達成するため、本発明は、半導体基板に浅く幅の狭いトレンチを小さいピッチで形成し、そのトレンチの周囲にドリフト領域を形成した後、そのトレンチの内側にたとえば厚さが０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さらにその内側にゲートポリシリコンを形成し、基板の表面領域にベース領域およびソース領域を形成するとともに、トレンチの底部にドレイン領域を形成し、ゲートポリシリコンの内側に層間絶縁膜を設け、さらにその内側をドレイン領域に電気的に接続するポリシリコンで埋めることを特徴とする。
また、本発明は、半導体基板にドリフト領域を形成し、その中にベース領域を形成し、ベース領域を貫通してドリフト領域に達するトレンチを形成した後、そのトレンチの内側にたとえば厚さが０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さらにその内側にゲートポリシリコンを形成し、ベース領域の表面にソース領域を形成するとともに、トレンチの底部にドレイン領域を形成し、ゲートポリシリコンの内側に層間絶縁膜を設け、さらにその内側をドレイン領域に電気的に接続するポリシリコンで埋めることを特徴とする。
また、本発明は、半導体基板にベース領域を形成し、その中にベース領域を貫通するトレンチを形成し、ドリフト領域を形成した後、そのトレンチの内側にたとえば厚さが０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さらにその内側にゲートポリシリコンを形成し、ベース領域の表面にソース領域を形成するとともに、トレンチの底部にドレイン領域を形成し、ゲートポリシリコンの内側に層間絶縁膜を設け、さらにその内側をドレイン領域に電気的に接続するポリシリコンで埋めることを特徴とする。
また、本発明は、半導体基板にドリフト領域を形成し、その中にトレンチを形成した後、そのトレンチの内側にたとえば厚さが０．０５μｍの均一な厚さのゲート絶縁膜を形成し、さらにその内側にゲートポリシリコンを形成し、ベース領域およびその表面にソース領域を形成するとともに、トレンチの底部にドレイン領域を形成し、ゲートポリシリコンの内側に層間絶縁膜を設け、さらにその内側をドレイン領域に電気的に接続するポリシリコンで埋めることを特徴とする。
これらの発明によれば、高耐圧化のために距離をとる必要のあるチャネル領域がトレンチの側部に沿って垂直方向に形成され、また、層間絶縁膜の厚さに対応するトレンチ底面に形成されたドリフト領域が電界緩和を担う。また、デバイスピッチに必要な領域がソースとドレインのコンタクト領域に限られる。また、ＭＯＳＦＥＴがトレンチの側部に自己整合的に形成されるため、マスク合わせ精度が不要となる。また、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴのように高耐圧を確保するための厚い酸化膜が不要となる。また、製造プロセスにおいてトレンチエッチングの回数が１回で済む。
また、上述した各発明において、トレンチエッチング後に、熱酸化またはＣＶＤ法により酸化膜を形成し、その酸化膜をケミカルドライエッチャまたはバッファードフッ酸によりエッチングすることにより、トレンチ底部のコーナ部に酸化膜を残し、その後にゲート絶縁膜を形成するようにしてもよい。このようにすれば、トレンチ底部のコーナ部でゲート絶縁膜が薄くなるのを防ぐことができる。
本発明によれば、高耐圧化のために距離をとる必要のあるチャネル領域がトレンチの側部に沿って垂直方向に形成され、またドリフト領域がトレンチ底面に層間絶縁膜の厚さに対応して形成され、またデバイスピッチに必要な領域がソースとドレインのコンタクト領域に限られるため、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴよりもデバイスピッチを小さくすることができる。さらには、トレンチの側部にＭＯＳＦＥＴが自己整合的に形成されるため、マスク合わせ精度が不要となり、デバイスピッチをより小さくして高集積化を図ることができる。デバイスピッチが小さくなることによって、単位面積当たりのチャネル幅が増大するので、単位面積当たりのオン抵抗が低減するという効果が得られる。
また、本発明によれば、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴのように高耐圧を確保するための厚い酸化膜が不要となるので、この耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さくなる。したがって、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴを耐圧３０Ｖ用に適用した場合に比べて、基板と素子の間に生ずる寄生容量が小さくなり、またゲートやソース・ドレイン配線長が短くなることによって寄生の配線抵抗が減るため、スイッチング素子として高速化を実現でき、スイッチング損失が低減する。また、隣接素子へのノイズの影響も低減する。
また、本発明によれば、製造プロセスにおいてトレンチエッチングを１回だけおこなえばよいため、トレンチエッチングを２回おこなう従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であり、歩留りの低下を防ぐことができる。
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下においては第１導電型をｐ型とし、第２導電型をｎ型として説明するが、本発明はその逆の場合にも適用可能である。
（実施の形態１）
図１は、本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの要部を示す平面図である。このトレンチ横型パワーＭＯＳＦＥＴ１は、図１に示すように、ｐ型基板５０にストライプ状に複数のトレンチ５１を形成し、それらトレンチ５１を横断するようにゲートポリシリコン５２を形成し、基板表面にゲート電極５３、櫛歯状のソース電極５４および櫛歯状のドレイン電極５５を形成した構成となっている。
ゲートポリシリコン５２はコンタクト部５６を介してゲート電極５３に電気的に接続される。ドレイン電極５５は、図１において図示省略するが、コンタクト部５６を介してトレンチ５１内のポリシリコンに電気的に接続される。そのポリシリコンはトレンチ５１の底のドレイン領域となるｎ+拡散領域に電気的に接続される。また、ソース電極５４はコンタクト部５７を介してソース領域となるｎ+拡散領域に電気的に接続される。図１において、基板表面部分の、ｐ+拡散領域４１とトレンチ５１を除く領域がｎ+拡散領域となる。また、その下の部分では、トレンチ５１以外の領域はｐベース領域である。
つぎに、ＭＯＳＦＥＴとして電流を駆動する活性領域における断面構造について説明する。図２は、図１のＣ−Ｃにおける縦断面図であり、活性領域における構成を示している。ゲート絶縁膜となるゲート酸化膜５９はトレンチ５１の側面に沿って均一な厚さで形成されている。このゲート酸化膜５９はトレンチ５１の底面も被覆している。第１の導電体であるゲートポリシリコン５２は、ゲート酸化膜５９の内側に沿ってトレンチ５１の略上下にわたって形成されている。このゲートポリシリコン５２は、図３に関連して後述するゲート領域まで延びている。
トレンチ５１の下半部の外側領域は、ｎ型のドリフト領域となるｎ拡散領域６０である。そのｎ拡散領域６０内において、トレンチ５１の底の中央部にドレイン領域となるｎ+拡散領域５８が設けられている。ｎ+拡散領域５８（ドレイン領域）は、トレンチ５１内に設けられた第２の導電体であるポリシリコン６３を介してドレイン電極５５に電気的に接続されている。このポリシリコン６３は、トレンチ５１内において層間絶縁膜である層間酸化膜６５によりゲートポリシリコン５２から絶縁されている。
また、トレンチ５１の上半部の外側領域はｐベース領域６２であり、そのｐベース領域６２上の基板表面領域にソース領域となるｎ+拡散領域６１が形成されている。ｎ+拡散領域６１（ソース領域）は、基板表面に形成されたソース電極５４に電気的に接続されている。図２において、符号６６は層間酸化膜（層間絶縁膜）である。
つぎに、基板表面にゲートポリシリコン５２を引き出すゲート領域における断面構造について説明する。図３は、図１のＤ−Ｄにおける縦断面図であり、ゲート領域における構成を示している。トレンチ５１の外側領域は前記ｎ拡散領域６０となっている。ゲート酸化膜５９はトレンチ５１の側面および底面に沿って均一な厚さで形成されている。また、ゲート酸化膜５９は基板表面も被覆している。ゲートポリシリコン５２は、基板表面およびトレンチ５１内面に沿ってゲート酸化膜５９の表面上に形成されている。
ゲートポリシリコン５２の表面上には、ゲートポリシリコン５２に沿って層間酸化膜６７が積層されている。トレンチ５１内の、その層間酸化膜６７に挟まれた部分には前記層間酸化膜６５を介して前記ポリシリコン６３が設けられている。ポリシリコン６３および層間酸化膜６７の上には前記層間酸化膜６６が積層されている。
上述した構成のゲート領域および活性領域が同一素子に存在する。ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえばトレンチ５１について、その深さは２μｍであり、その幅は３μｍである。トレンチ５１の間隔はたとえば３μｍであり、この３μｍ幅のトレンチ５１間の基板表面領域に前記ｐベース領域６２およびソース領域となる前記ｎ+拡散領域６１が形成される。ｐベース領域６２の拡散深さはたとえば１μｍであり、表面濃度はたとえば１×１０18ｃｍ-3である。
また、前記ｎ+拡散領域５８（ドレイン領域）および前記ｎ+拡散領域６１（ソース領域）について、それぞれたとえば拡散深さは０．２μｍであり、表面濃度は１×１０20ｃｍ-3である。また、たとえば前記ｎ拡散領域６０（ドリフト領域）の拡散深さは２μｍであり、表面濃度は２×１０16ｃｍ-3である。ゲート酸化膜５９の厚さはたとえば０．０５μｍである。ゲートポリシリコン５２の厚さはたとえば０．３μｍである。
つぎに、実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴ１の製造プロセスについて説明する。図４〜図１２はトレンチ横型パワーＭＯＳＦＥＴ１の製造段階における要部を示す縦断面図であるが、これらの図においては１個のトレンチ５１についてのみ示す。
まず、たとえば比抵抗１２Ωｃｍのｐ型基板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１を成長させる。そのマスク酸化膜７１の一部を選択的に除去してトレンチ形成部を開口させる。そのパターニングされたマスク酸化膜７１をマスクとしてＲＩＥ（反応性イオンエッチング）により、たとえば開口幅３μｍのトレンチ５１をたとえば３μｍ間隔で複数形成する。そして、斜めイオン注入により、基板５０の、トレンチ５１の側面および底面の部分にドリフト領域となるｎ拡散領域６０を形成する（図４）。
マスク酸化膜７１を除去した後、犠牲酸化によりトレンチ５１の側面を清浄化した後、トレンチ５１の側面および底面にたとえば厚さ５０ｎｍのゲート酸化膜５９を形成する。ゲート酸化膜５９は基板表面上に延びる。しかる後、ゲート酸化膜５９上にたとえば厚さ０．３μｍのポリシリコン７２を堆積する。さらに、ポリシリコン７２上にたとえば厚さ０．４μｍの層間酸化膜６７を堆積する。
その後、フォトレジストを塗布し、露光、現像によりゲート領域にのみ選択的にレジストマスク７３を形成する。活性領域のレジストは除去される。このレジストマスク７３を用いて層間酸化膜６７を選択的に除去する。この工程により、活性領域では層間酸化膜６７が除去されてポリシリコン７２が露出する（図５）。一方、ゲート領域では層間酸化膜６７およびレジストマスク７３はそのまま残る（図６）。
つづいて、残留したレジストマスク７３を除去し、ポリシリコン７２を異方性エッチングによりエッチバックする。この工程により、活性領域ではトレンチ５１の側面を除いてポリシリコン７２が除去され、トレンチ５１の側面にのみポリシリコン７２が残る。この残ったポリシリコン７２が活性領域におけるゲートポリシリコン５２となる。このエッチバック工程においては、活性領域に残ったポリシリコン７２の上端がトレンチ５１の表面、すなわち最初の基板表面よりも低くなるようにオーバーエッチングする。それによって、ポリシリコン７２の上端は、基板表面上のゲート酸化膜５９の上面よりもｔｏｖだけ低くなる（ｔｏｖ：オーバーエッチ量）。
つづいて、基板表面にイオン注入をおこなった後、ドライブ熱処理をおこなう。それによって、活性領域において、たとえば拡散深さ１μｍで表面濃度１×１０18ｃｍ-3のｐベース領域６２と、たとえば拡散深さ０．２μｍで表面濃度１×１０20ｃｍ-3のｎ+拡散領域６１（ソース領域）が形成される（図７）。一方、ゲート領域では層間酸化膜６７によりポリシリコン７２のエッチングが阻止されるので、ポリシリコン７２はそのままゲートポリシリコン５２として残る（図８）。
つづいて、４００℃前後の雰囲気でのＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜６５を積層する。このような成膜方法を用いることによって、トレンチ５１内における層間絶縁膜６５の成長速度は、トレンチ５１の外、すなわち基板表面における層間絶縁膜６５の成長速度の約５０％となる。したがって、トレンチ５１の底面に堆積した層間絶縁膜６５の厚さは、基板表面における層間絶縁膜６５よりも薄くなる（図９（活性領域）、図１０（ゲート領域））。
つづいて、層間絶縁膜６５のエッチバックをおこない、トレンチ５１の底面部分の層間絶縁膜６５を貫通するコンタクトホールを開口する。その際、トレンチ５１の側面に沿って層間絶縁膜６５が残る。そして、活性領域のトレンチ５１の底部に、イオン注入によりドレイン領域となるｎ+拡散領域５８を形成する（図１１（活性領域）、図１２（ゲート領域））。
つづいて、ポリシリコンを堆積し、それをエッチバックしてトレンチ５１内をポリシリコン６３で埋め、その上全面に層間絶縁膜６６を形成する。その層間絶縁膜６６にコンタクトホールを開口し、メタルを堆積してゲート電極５３、ソース電極５４およびドレイン電極５５を形成する。以上のようにして、活性領域においては図２に示す断面構造を有し、かつゲート領域においては図３に示す断面構造を有するトレンチ横型パワーＭＯＳＦＥＴ１ができあがる。
上述した実施の形態１によれば、トレンチ５１の側部にＭＯＳＦＥＴが自己整合的に形成されるため、マスク合わせ精度が不要となり、デバイスピッチを小さくすることができる。また、上述した実施の形態１によれば、高耐圧化のために距離をとる必要のあるチャネル領域がトレンチ５１の側部に沿って垂直方向に形成され、またｎ拡散領域６０（ドリフト領域）がトレンチ５１の底面に層間酸化膜の厚さに対応して形成されるため、デバイスピッチを低減することができる。
たとえば、図１〜図３に示すトレンチ横型パワーＭＯＳＦＥＴ１によれば、図５２〜図５４に示す従来のトレンチ横型パワーＭＯＳＦＥＴ１１０３と比べて、デバイスピッチを５μｍから３μｍに低減でき、またトレンチ深さを６μｍから２μｍにすることができる。また、上述した実施の形態１によれば、デバイスピッチに必要な領域はソースとドレインのコンタクト領域に限られるため、図４９に示す従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴ１１０１と比べて、デバイスピッチの低減効果は、微細化が進むほど顕著となる。
たとえば、従来の８０Ｖよりも低い耐圧用の横型パワーＭＯＳＦＥＴ（図４９参照、これを従来例１と称する）と実施の形態１のトレンチ横型パワーＭＯＳＦＥＴ１とでデバイスピッチを比較すると、１μｍルールの場合には従来例１が５．６μｍであるのに対して実施の形態１によれば３．０μｍである。また、０．６μｍルールの場合には従来例１が４．４μｍであるのに対して実施の形態１によれば１．８μｍである。さらには、０．３５μｍルールの場合には従来例１が３．６μｍであるのに対して実施の形態１によれば１．０５μｍである。
これらのいずれのルールにおいても、実施の形態１にかかるＭＯＳＦＥＴは単位構造当たりの従来例１とほぼ同等の電流駆動能力を有するため、単位面積当たりのチャネル幅が増大する。それによって、実施の形態１にかかるＭＯＳＦＥＴの単位面積当たりのオン抵抗は、従来例１に対して１μｍルールの場合には５４％、０．６μｍルールの場合には４１％、０．３５μｍルールの場合には３０％にまで低減される。したがって、実施の形態１にかかるＭＯＳＦＥＴによれば、耐圧３０Ｖの場合、単位面積当たりのオン抵抗は、１μｍルールでは１５ｍΩ−ｍｍ2、０．６μｍルールでは１１ｍΩ−ｍｍ2、０．３５μｍルールでは８ｍΩ−ｍｍ2となる。
また、上述した実施の形態１によれば、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴ（図５２〜図５４参照）のように高耐圧を確保するための厚い酸化膜が不要となるので、この耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりもゲート面積や素子サイズが小さくなる。したがって、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴを耐圧３０Ｖ用に適用した場合に起こり得る配線抵抗等の増大や駆動ロスの増大という特性上の劣化を回避することができる。
また、上述した実施の形態１によれば、製造プロセスにおいてトレンチエッチングを１回だけおこなえばよいため、トレンチエッチングを２回おこなう従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴよりも簡素なプロセス工程で製造可能であり、歩留りの低下を防ぐことができる。
また、上述した実施の形態１によれば、ゲートポリシリコン５２となるポリシリコン７２のオーバーエッチ量ｔｏｖをたとえば０．５μｍ程度に設定することによって、ゲートポリシリコン５２の上端とドレイン電極５５との間の絶縁耐圧を向上させることができる。
（実施の形態２）
実施の形態２において、実施の形態１と同様の構成については、実施の形態１と同一の符号を付して説明を省略する。本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの平面構成は、概ね図１のとおりである。
ソース電極５４は、コンタクト部５７を介してソース領域となるｎ+拡散領域と、導電領域となるｐ+拡散領域４１を介してｐベース領域に電気的に接続されている。図１において、基板表面部分の、トレンチ５１の外側領域はｎ+拡散領域であり、その外側領域はｐベース領域であり、さらにその外側領域はドリフト領域となるｎウェル領域である。また、基板表面部分の、ｎウェル領域の外側領域にもｐ+拡散領域４１が設けられている。平面構成において、その他の構成は実施の形態１と同じである。
つぎに、ＭＯＳＦＥＴとして電流を駆動する活性領域における断面構造について説明する。図１３は、図１のＣ−Ｃに相当する部分の縦断面図であり、活性領域における構成を示している。トレンチ５１の上半部の外側領域で、かつｎ拡散領域６０の内側領域はｐベース領域６２である。このｐベース領域６２内の基板表面領域で、トレンチ５１のすぐ外側領域は、ソース領域となるｎ+拡散領域６１である。
ｎ拡散領域６０の内側で、ｎ+拡散領域６１の外側領域はｐ+拡散領域４１である。ソース電極５４は、ｎ+拡散領域６１に電気的に接続されているとともに、ｐ+拡散領域４１を介してｐベース領域６２にも電気的に接続されている。また、ｐ型基板５０は、ｎ拡散領域６０の外側領域に設けられたｐ+拡散領域４１を介して、基板コンタクト４２に電気的に接続されている。活性領域における断面構成において、その他の構成は実施の形態１と同じである。
つぎに、基板表面にゲートポリシリコン５２を引き出すゲート領域における断面構造について説明する。図１４は、図１のＤ−Ｄに相当する部分の縦断面図であり、ゲート領域における構成を示している。トレンチ５１の上半部の外側領域で、かつｎ拡散領域６０の内側領域はｐベース領域６２である。ゲート領域における断面構成において、その他の構成は実施の形態１と同じである。
上述した構成のゲート領域および活性領域が同一素子に存在する。ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえばトレンチ５１のピッチは４μｍであり、この４μｍ幅のトレンチ５１間の基板表面領域に前記ｎ拡散領域６０、前記ｐベース領域６２およびソース領域となる前記ｎ+拡散領域６１が形成される。また、たとえば前記ｎ拡散領域６０（ドリフト領域）の拡散深さは４μｍである。
なお、トレンチ５１の深さおよび幅、ｐベース領域６２の拡散深さおよび表面濃度、ｎ+拡散領域５８（ドレイン領域）およびｎ+拡散領域６１（ソース領域）のそれぞれの拡散深さおよび表面濃度、ｎ拡散領域６０（ドリフト領域）の拡散深さおよび表面濃度、ゲート酸化膜５９の厚さ、並びにゲートポリシリコン５２の厚さは、たとえば実施の形態１と同じである。
実施の形態２の横型パワーＭＯＳＦＥＴ１０１をハイサイドスイッチとして用いた場合、横型パワーＭＯＳＦＥＴ１０１のゲート電極５３、ソース電極５４およびドレイン電極５５は、それぞれゲート駆動回路、負荷回路および電源電圧制御回路に接続される（図５１参照）。また、基板コンタクト４２は接地される。たとえば、電源電圧Ｖｃｃは３０Ｖであり、ゲート電圧Ｖｇは０〜３５Ｖである。
ゲート電極５３に駆動電圧Ｖｇとしてたとえば３５Ｖが印加されると、ｐベース領域６２の表面に電子が集まり、ｐベース領域６２の表面が反転してｎ型になり、ＭＯＳＦＥＴ１０１がオン状態となる。このとき、ソース電極５４はドレイン電極５５とほぼ同電位の３０Ｖになる。また、ｎ+拡散領域５８およびｎ+拡散領域６１と、ｐ型基板５０との間には、ｎ拡散領域６０を介して３０Ｖがかかる。空乏層は、ｐ型基板５０とｎ拡散領域６０に拡がり、ｐ型基板５０側に大きく拡がる。
また、トレンチ側壁に沿ってｎ拡散領域６０が設けられているため、オン状態においても、トレンチ底面より高い位置にｐベース領域６２があり、ｎ拡散領域６０に拡がった空乏層はｐベース領域６２に達しない。したがって、ｐ型基板５０とソース電極５４とがパンチスルーすることはない。また、ｐ型基板５０の表面領域において、ｐベース領域６２とｎ拡散領域６０の距離を一定以上にすることによって、ｐ型基板５０とソース電極５４とがパンチスルーすることはない。
一方、ゲート電極５３に０Ｖが印加された場合には、ｐベース領域６２の表面はｐ型のままで、横型パワーＭＯＳＦＥＴ１０１はオフ状態となる。このとき、ソース電極５４の電位は０Ｖとなり、ドレイン電極５５の電位は３０Ｖとなる。また、ｎ+拡散領域５８と、ｎ+拡散領域６１およびｐ型基板５０との間には、ｎ拡散領域６０を介して３０Ｖがかかる。空乏層は、ドレイン電極５５とｐ型基板５０との間では、ｎ+拡散領域５８の下部においてｐ型基板５０とｎ拡散領域６０との間に拡がり、ｐ型基板５０側に大きく拡がる。
また、空乏層は、ドレイン電極５５とソース電極５４との間では、ｎ拡散領域６０とｐベース領域６２に拡がり、ｎ拡散領域６０内のトレンチ５１の底面および側壁に沿って大きく拡がる。このようにトレンチ構造を採用したことによって、トレンチ５１の底面および側壁に適当な距離が確保されるので、デバイスピッチを大きくすることなく、ドレイン電極５５とソース電極５４との間の耐圧を高くすることができる。
つぎに、実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴ１０１の製造プロセスについて説明する。図１５〜図２５は、トレンチ横型パワーＭＯＳＦＥＴ１０１の製造段階における要部を示す縦断面図であるが、これらの図においては１個のトレンチ５１についてのみ示す。
まず、たとえば比抵抗１２Ωｃｍのｐ型基板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１を成長させる。そのマスク酸化膜７１の一部を選択的に除去して、ｎ拡散領域６０を形成する領域の基板表面を開口させる。そして、イオン注入によりｎ拡散領域６０を形成する。たとえば、ｎ拡散領域６０の拡散深さは４μｍであり、表面濃度は１×１０17ｃｍ-3である。つづいて、イオン注入によりｐベース領域６２を形成する。たとえば、ｐベース領域６２の拡散深さは１μｍであり、表面濃度は１×１０18ｃｍ-3である（図１５）。
ついで、基板表面に残るマスク酸化膜７１をマスクとしてＲＩＥにより、たとえば開口幅が３μｍで、深さが２μｍのトレンチ５１を４μｍ間隔で複数形成する。ここまでで、ｐ型基板５０の、トレンチ５１の側面および底面の部分に、ドリフト領域となるｎ拡散領域６０が形成され、また、トレンチ５１の側面および上面の部分に、ｐベース領域６２が形成されたことになる（図１６）。
マスク酸化膜７１を除去した後、実施の形態１と同様にして、ゲート酸化膜５９、ポリシリコン７２および層間酸化膜６７を順次積層し、ゲート領域にのみ選択的にレジストマスク７３を形成し、これをマスクとして層間酸化膜６７を選択的に除去する。それによって、活性領域ではポリシリコン７２が露出し（図１７）。ゲート領域では層間酸化膜６７およびレジストマスク７３がそのまま残る（図１８）。
レジストマスク７３を除去した後、実施の形態１と同様にして、ポリシリコン７２のエッチバックをおこなう。それによって、ポリシリコン７２は、活性領域において、その上端が基板表面上のゲート酸化膜５９の上面よりもオーバーエッチ量ｔｏｖだけ低いゲートポリシリコン５２として残る（図１９）。オーバーエッチ量ｔｏｖは、たとえば０．５μｍ程度であるのが適当であり、その場合には、ゲートポリシリコン５２の上端とドレイン電極５５との間の絶縁耐圧が向上する。ゲート領域では、層間酸化膜６７によりポリシリコン７２のエッチングが阻止されるので、ポリシリコン７２はそのままゲートポリシリコン５２として残る（図２０）。
つづいて、活性領域において、トレンチ５１の外側で、かつｐベース領域６２内の一部を選択的に除去したレジストマスクを形成し、イオン注入をおこなった後、そのレジストマスクを除去する。ついで、ｎ拡散領域６０の外側の一部を選択的に除去したレジストマスクを形成し、イオン注入をおこなった後、そのレジストマスクを除去する。しかる後、ドライブ熱処理をおこなう。それによって、活性領域において、たとえば拡散深さ０．２μｍで表面濃度１×１０20ｃｍ-3のｎ+拡散領域６１（ソース領域）と、たとえば拡散深さ０．２μｍで表面濃度１×１０20ｃｍ-3のｐ+拡散領域４１が形成される（図２１）。
つづいて、実施の形態１と同様にして、ＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間絶縁膜６５を積層する。層間絶縁膜６５は、トレンチ５１の底面で薄く、基板表面において厚くなる（図２２（活性領域）、図２３（ゲート領域））。そして、層間絶縁膜６５のエッチバックにより、層間絶縁膜６５の、トレンチ５１の底面部分にコンタクトホールを開口し、活性領域のトレンチ５１の底部に、イオン注入によりドレイン領域となるｎ+拡散領域５８を形成する（図２４（活性領域）、図２５（ゲート領域））。
ここで、図２４および図２５には、基板表面の層間絶縁膜６５が完全にエッチバックされた状態が示されているが、層間絶縁膜６５の、積層時点での基板表面上の膜厚とトレンチ５１の底面上の膜厚との差を利用して、基板表面に層間絶縁膜６５が残るようにしてもよい。このようにすれば、基板表面に残った層間絶縁膜６５をマスクとして、ｎ+拡散領域５８を形成することができる。図２４に示すように基板表面に層間絶縁膜６５が残らない場合には、基板表面を選択的に覆うレジストマスクを形成し、それをマスクとして用いてｎ+拡散領域５８を形成することになる。
ｎ+拡散領域５８の形成後、実施の形態１と同様にして、トレンチ５１内をポリシリコン６３で埋め、層間絶縁膜６６を形成し、ゲート電極５３、ソース電極５４およびドレイン電極５５を形成する。また、基板コンタクト４２を形成する。以上のようにして、活性領域においては図１３に示す断面構造を有し、かつゲート領域においては図１４に示す断面構造を有するトレンチ横型パワーＭＯＳＦＥＴ１０１ができあがる。
上述した実施の形態２によれば、従来の耐圧８０Ｖ用のトレンチ横型パワーＭＯＳＦＥＴ（図５２〜図５４参照）に対して、実施の形態１と同様の効果が得られるとともに、従来の横型パワーＭＯＳＦＥＴよりもデバイスピッチが小さくなるという効果が得られる。たとえば、従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥＴ（図５０参照、これを従来例２と称する）と実施の形態２のトレンチ横型パワーＭＯＳＦＥＴ１０１とでデバイスピッチを比較すると、１μｍルールの場合には従来例２が４．６μｍであるのに対して実施の形態２によれば３．５μｍである。また、０．６μｍルールの場合には従来例２が３．８μｍであるのに対して実施の形態２によれば２．１μｍである。さらには、０．３５μｍルールの場合には従来例２が３．３μｍであるのに対して実施の形態２によれば１．２μｍである。
これらのいずれのルールにおいても、実施の形態２にかかるＭＯＳＦＥＴは単位構造当たりの従来例２とほぼ同等の電流駆動能力を有するため、単位面積当たりのチャネル幅が増大する。それによって、実施の形態２にかかるＭＯＳＦＥＴの単位面積当たりのオン抵抗は、従来例２に対して１μｍルールの場合には７６％、０．６μｍルールの場合には５５％、０．３５μｍルールの場合には３６％にまで低減される。したがって、実施の形態２によれば、従来の横型パワーＭＯＳＦＥＴよりも小型化、低消費電力化および低コスト化を図ることができる。
なお、上述した実施の形態２においては、ｎ拡散領域６０を形成するマスクと、ｐベース領域６２を形成するマスクと、トレンチ５１を形成するマスクは同一であるとしたが、各々のマスクを個別に形成してもよい。この場合には、ｎ拡散領域６０の形成、ｐベース領域６２の形成およびトレンチ５１の形成のそれぞれについて最適なマスクを使用することができるため、デバイスの微細化、オン抵抗の低減および耐圧の向上など、デバイスの最適化に有利である。
（実施の形態３）
実施の形態３は、図１３および図１４に示すトレンチ横型パワーＭＯＳＦＥＴ１０１の別の製造方法である。実施の形態２と異なる工程のみ説明する。図２６〜図２７は、トレンチ横型パワーＭＯＳＦＥＴ１０１の製造段階における要部を示す縦断面図であるが、これらの図においては１個のトレンチ５１についてのみ示す。
まず、たとえば比抵抗１２Ωｃｍのｐ型基板５０の表面にたとえば厚さ１μｍのマスク酸化膜７１を成長させる。そのマスク酸化膜７１の一部を選択的に除去して、ｐベース領域６２を形成する領域の基板表面を開口させる。そして、イオン注入によりｐベース領域６２を形成する（図２６）。ついで、基板表面に残るマスク酸化膜７１をマスクとしてＲＩＥにより、たとえば開口幅が３μｍで、深さが２μｍのトレンチ５１を４μｍ間隔で複数形成する。
ついで、斜めイオン注入により、ｐ型基板５０の、トレンチ５１の側面および底面の部分にドリフト領域となるｎ拡散領域６０を形成する（図２７）。これ以降は、実施の形態２と同様の工程を経て（図１７〜図２５参照）、活性領域においては図１３に示す断面構造を有し、かつゲート領域においては図１４に示す断面構造を有するトレンチ横型パワーＭＯＳＦＥＴ１０１ができあがる。
上述した実施の形態３によれば、実施の形態２に比べて、ｎ拡散領域６０の接合深さを深くすることができるので、ドレイン電極５５とｐ型基板５０との間の耐圧を高くすることができる。
なお、上述した実施の形態３においては、ｐベース領域６２を形成するマスクと、トレンチ５１を形成するマスクと、ｎ拡散領域６０を形成するマスクは同一であるとしたが、各々のマスクを個別に形成してもよい。この場合には、ｐベース領域６２の形成、トレンチ５１の形成およびｎ拡散領域６０の形成のそれぞれについて最適なマスクを使用することができるため、デバイスの微細化、オン抵抗の低減および耐圧の向上など、デバイスの最適化に有利である。
（実施の形態４）
実施の形態４は、図１３に示すトレンチ横型パワーＭＯＳＦＥＴ１０１のさらに別の製造方法である。実施の形態４では、図２８に示すように、ゲート領域にｐベース領域６２がない断面構成となっている。したがって、実施の形態４では、実施の形態２と区別するため、トレンチ横型パワーＭＯＳＦＥＴの符号を１０２とする。図２９〜図３６は、トレンチ横型パワーＭＯＳＦＥＴ１０２の製造段階における要部を示す縦断面図であるが、これらの図においては１個のトレンチ５１についてのみ示す。
まず、たとえばｐ型基板５０の表面に、ｎ拡散領域６０の形成パターンのマスク酸化膜７１を形成し、イオン注入によりｎ拡散領域６０を形成する。つづいて、マスク酸化膜７１をマスクとしてＲＩＥにより、トレンチ５１を複数形成する。ここまでで、ｐ型基板５０の、トレンチ５１の側面および底面の部分に、ドリフト領域となるｎ拡散領域６０が形成されたことになる（図２９）。
マスク酸化膜７１を除去した後、実施の形態１と同様にして、ゲート酸化膜５９、ポリシリコン７２および層間酸化膜６７を順次積層し、ゲート領域にのみ選択的にレジストマスク７３を形成し、これをマスクとして層間酸化膜６７を選択的に除去する。それによって、活性領域ではポリシリコン７２が露出し（図３０）。ゲート領域では層間酸化膜６７およびレジストマスク７３がそのまま残る（図３１）。
レジストマスク７３を除去した後、実施の形態１と同様にして、ポリシリコン７２のエッチバックをおこなう。活性領域では、オーバーエッチ量ｔｏｖだけ基板表面上のゲート酸化膜５９の上面よりも低いゲートポリシリコン５２が形成される（図３２）。ゲート領域では、ポリシリコン７２がそのままゲートポリシリコン５２として残る（図３３）。
つづいて、活性領域において、トレンチ５１の外側で、かつｎ拡散領域６０内の一部を選択的に除去したレジストマスクを形成し、イオン注入をおこなった後、そのレジストマスクを除去する。これにより、ｐ型基板５０の、トレンチ５１の側面および上面の部分に、ｐベース領域６２が形成されたことになる（図３４）。
つづいて、ｎ拡散領域６０の外側の一部を選択的に除去したレジストマスクを形成し、イオン注入をおこなった後、そのレジストマスクを除去する。そして、ドライブ熱処理をおこなう。それによって、活性領域において、ｎ+拡散領域６１（ソース領域）およびｐ+拡散領域４１が形成され、実施の形態２の図２１に示す構成と同様の構成となる。
つづいて、実施の形態１と同様にして、ＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、トレンチ５１の底面で薄く、かつ基板表面において厚い層間絶縁膜６５を形成する（図２２（活性領域）、図３５（ゲート領域））。そして、層間絶縁膜６５のエッチバックにより、層間絶縁膜６５の、トレンチ５１の底面部分にコンタクトホールを開口し、活性領域のトレンチ５１の底部に、イオン注入によりドレイン領域となるｎ+拡散領域５８を形成する（図２４（活性領域）、図３６（ゲート領域））。
つづいて、実施の形態１と同様にして、トレンチ５１内をポリシリコン６３で埋め、層間絶縁膜６６を形成し、ゲート電極５３、ソース電極５４およびドレイン電極５５を形成する。また、基板コンタクト４２を形成する。以上のようにして、活性領域においては図１３に示す断面構造を有し、かつゲート領域においては図２８に示す断面構造を有するトレンチ横型パワーＭＯＳＦＥＴ１０２ができあがる。
なお、上述した実施の形態４においては、ｎ拡散領域６０を形成するマスクおよびトレンチ５１を形成するマスクは同一であるとしたが、各々のマスクを個別に形成してもよい。この場合には、ｎ拡散領域６０の形成およびトレンチ５１の形成のそれぞれについて最適なマスクを使用することができるため、デバイスの微細化、オン抵抗の低減および耐圧の向上など、デバイスの最適化に有利である。
（実施の形態５）
図３７は、本発明の実施の形態５にかかるトレンチ横型パワーＭＯＳＦＥＴの活性領域における断面構成を示す縦断面図である。図３７に示すように、実施の形態５のトレンチ横型パワーＭＯＳＦＥＴ１０３は、同一のｎ拡散領域６０内にたとえば２個のトレンチ５１が形成された構成となっている。
一方のトレンチ５１とこれと隣り合うトレンチ５１との間の表面領域は、ソース領域となるｎ+拡散領域６１とｐ+拡散領域４１により満たされている。つまり、隣り合うトレンチ５１，５１の間では、ｎ拡散領域６０は基板表面に達していない。そして、それらｎ+拡散領域６１およびｐ+拡散領域４１と、ｎ拡散領域６０との間にはｐベース領域６２が設けられている。ｎ拡散領域６０は、これら２個のトレンチ群の外側で基板表面に達している。したがって、実施の形態５によれば、複数のトレンチを形成することによって、デバイスピッチをさらに小さくすることができる。同一のｎ拡散領域６０内に３個以上のトレンチが形成されている場合も同様である。
（実施の形態６）
図３８は、本発明の実施の形態６にかかるトレンチ横型パワーＭＯＳＦＥＴの活性領域における断面構成を示す縦断面図である。図３８に示すように、実施の形態６のトレンチ横型パワーＭＯＳＦＥＴ１０４は、同一のｎ拡散領域６０内にたとえば４個のトレンチ５１が形成された構成となっている。
ｎ拡散領域６０内において端に位置するトレンチ５１の、隣り合うトレンチが存在しない側の外側領域（図３８において、左端のトレンチの左側と右端のトレンチの右側の各領域）には、ｐベース領域６２、ｎ+拡散領域６１およびソース電極５４が形成されていない。この場合、端のトレンチ５１の片側半分はＭＯＳＦＥＴを構成しないが、素子分離の役割を果たしている。
従来の横型パワーＭＯＳＦＥＴでは、オン状態のときに接地電位のｐ型基板と電源電圧のソース電極とがパンチスルーしないようにするため、ドリフト領域に拡がった空乏層がｐベース領域に及ばないようにｐ型基板の表面領域においてｐベース領域とドリフト領域の距離を一定以上にする必要があったが、実施の形態６によれば、トレンチ５１の底面および側壁に必要な距離を確保することができるため、デバイスピッチを小さくすることができる。同一のｎ拡散領域６０内に２個、３個または５個以上のトレンチが形成されている場合も同様である。
なお、図示しないが、端のトレンチ５１において、ドレイン電極５５およびｎ+拡散領域５８を形成せずに、トレンチの片側半分だけでなく両側ともデバイスを形成しないで、素子分離として機能させることもできる。この場合には、その端のトレンチの幅を狭くすることが可能である。
（実施の形態７）
図３９は、本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの活性領域における断面構成を示す縦断面図である。図３９に示すように、実施の形態７のトレンチ横型パワーＭＯＳＦＥＴ１０５は、トレンチ５１の底部のコーナ部とゲート酸化膜５９との間に酸化膜４６を設けた構成となっている。
一般に、トレンチ横型パワーＭＯＳＦＥＴにおいて、ゲート酸化をおこなう際に、トレンチコーナ部で応力が働き、ゲート酸化膜がトレンチ底部のコーナ部で薄くなってしまうことがある。実際に、本発明者らが、ゲート酸化膜の膜厚を断面ＳＥＭで観察したところ、トレンチの側壁および底面での膜厚が５０ｎｍであるのに対して、トレンチ底部のコーナ部では２６ｎｍしかなかった。
ゲート酸化膜は５０ｎｍの厚さで４０Ｖ程度の耐圧を有するが、上述したようにトレンチ底部のコーナ部でゲート酸化膜が薄くなってしまうため、このコーナ部でゲート酸化膜の破壊が起こると推測される。本発明者らが、素子のゲート耐圧試験をおこない、破壊された素子１００個について破壊個所をＦＩＢで観察したところ、そのうち７８個の素子が、トレンチ底部のコーナ部で破壊されていた。そこで、実施の形態７では、トレンチ５１の底部のコーナ部に酸化膜４６を設けることによって、このコーナ部でゲート酸化膜５９が薄くなるのを防いでいる。
図３９に示すトレンチ横型パワーＭＯＳＦＥＴ１０５の製造プロセスについて説明する。図４０〜図４６は、トレンチ横型パワーＭＯＳＦＥＴ１０５の製造段階における要部を示す縦断面図である。まず、たとえば比抵抗１２Ωｃｍのｐ型基板５０に、マスク酸化膜７１を用いてＲＩＥによりトレンチ５１を形成する。そして、斜めイオン注入により、基板５０の、トレンチ５１の側面および底面の部分にドリフト領域となるｎ拡散領域６０を形成する（図４０）。
マスク酸化膜７１を除去した後、熱酸化によりトレンチ５１の側面および底面に厚さ１２０ｎｍの酸化膜４５を形成する（図４１）。そして、ケミカルドライエッチャを用いてエッチングをおこない、トレンチ底部のコーナ部に酸化膜４６を残す（図４２）。つづいて、トレンチ５１の側面および底面にたとえば厚さ０．０２μｍのゲート酸化膜５９を形成する。しかる後、ゲート酸化膜５９上にドープドポリシリコンを堆積し、これを異方性エッチングによりエッチバックしてゲートポリシリコン５２とする（図４３）。つづいて、基板表面にイオン注入をおこなった後、ドライブ熱処理をおこない、ｐベース領域６２、ｎ+拡散領域６１（ソース領域）およびｐ+拡散領域４１を形成する（図４４）。
つづいて、層間絶縁膜６５を積層し、これをエッチバックして、トレンチ５１の底面部分にコンタクトホールを開口する（図４５）。そして、活性領域のトレンチ５１の底部に、イオン注入によりドレイン領域となるｎ+拡散領域５８を形成する（図４６）。ついで、トレンチ５１内をポリシリコン６３で埋め、層間絶縁膜６６を積層し、これにコンタクトホールを開口し、メタルを堆積してゲート電極５３、ソース電極５４およびドレイン電極５５を形成する。以上のようにして、活性領域において図３９に示す断面構造を有するトレンチ横型パワーＭＯＳＦＥＴ１０５ができあがる。
ケミカルドライエッチャを用いたエッチング処理では、エッチングと同時に膜の堆積が起こる。このとき堆積する膜は、凸部にはあまり堆積せず、凹部により厚く堆積される。そのため、トレンチ底部のコーナ部により膜がより厚く堆積する。この堆積した膜にはエッチングを阻害する効果があるため、トレンチ底部のコーナ部では他の部分よりエッチングレートが遅くなる。したがって、上述したプロセスによって、トレンチ底部のコーナ部に酸化膜４６を残すことにより、ゲート酸化膜が薄くなることに起因する素子破壊を防ぎ、耐圧向上を実現することができる。ただし、酸化膜４６を残すためのエッチングをおこなった際に酸化膜４６が残るか否かは、エッチング条件により変わるため、本発明者らは、酸化膜４６が残る条件を調査した。
その結果、判明した代表的なエッチング条件は、ＣＦ4の流量が７０ｓｃｃｍであり、Ｏ2の流量が２００ｓｃｃｍであり、圧力は２７Ｐａであり、パワーは３５０Ｗである。また、エッチング時間は３００ｓｅｃである。圧力、パワーおよび時間を変えずに、ＣＦ4の流量とＯ2の流量をパラメータとして種々変えて酸化膜４６の有無を調べた結果を図４７に示す。図４７において、○印は、酸化膜４６が残っていたことを表し、×印は、酸化膜４６が残っていなかったことを表す。Ｏ2の流量をｘとし、ＣＦ4の流量をｙとすると、酸化膜４６が残る条件は、２ｘ−ｙ≧２７０である。そして、２ｘ−ｙの値が大きくなるほど酸化膜４６の残存量は多くなる。
上述した実施の形態７によれば、トレンチ底部のコーナ部に酸化膜４６が設けられているため、ゲート酸化膜５９がトレンチ底部のコーナ部で薄くなるのを防ぐことができ、したがってデバイスの耐圧が向上する。本発明者らが、ゲート酸化膜５９の厚さを２０ｎｍ、５０ｎｍおよび１００ｎｍに設定して、トレンチ底部のコーナ部に酸化膜４６があるものとないものについて、トレンチ横型パワーＭＯＳＦＥＴを作製し、それらの耐圧を調べた結果を図４８に示す。酸化膜４６があるもの（実施の形態７）では、ゲート酸化膜５９の厚さにかかわらず、耐圧が４０Ｖであるのに対して、酸化膜４６がないもの（比較例）の耐圧は、ゲート酸化膜５９の厚さが２０ｎｍ、５０ｎｍおよび１００ｎｍのそれぞれに対して６Ｖ、１５Ｖおよび３０Ｖであった。この結果より、実施の形態７の有効性が確認された。
なお、トレンチ５１の側面および底面に酸化膜４５を形成する際に、熱酸化法に代えてＣＶＤ法を用いてもよい。また、その酸化膜４５をエッチングする際に、ケミカルドライエッチングに代えてウェットエッチングを用いてもよい。その際、ＣＶＤ法による酸化膜の堆積条件や、ウェットエッチング条件等は、適宜選択される。
以上において本発明は種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。
本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの要部を示す平面図である。 図１のＣ−Ｃにおける縦断面図である。 図１のＤ−Ｄにおける縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態１にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの図１Ｃ−Ｃに相当する部分の断面構成を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの図１Ｄ−Ｄに相当する部分の断面構成を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態２にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態３にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態３にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの図１Ｄ−Ｄに相当する部分の断面構成を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態４にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態５にかかるトレンチ横型パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図である。 本発明の実施の形態６にかかるトレンチ横型パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの要部の断面構成を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴの製造段階における要部を示す縦断面図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴを製造する際のケミカルドライエッチングにおけるＯ2流量とＣＦ4流量と酸化膜の有無の関係を示す特性図である。 本発明の実施の形態７にかかるトレンチ横型パワーＭＯＳＦＥＴのゲート酸化膜厚と耐圧との関係を、比較例とともに示す特性図である。 従来の耐圧３０Ｖ用の横型パワーＭＯＳＦＥＴの構成を示す縦断面図である。 従来の横型パワーＭＯＳＦＥＴの他の構成を示す縦断面図である。 横型パワーＭＯＳＦＥＴをハイサイドスイッチとして用いた回路の構成を示す回路図である。 従来のトレンチ横型パワーＭＯＳＦＥＴの構成を示す平面図である。 図５２にＡ−Ａで示す活性領域の構成を示す縦断面図である。 図５２にＢ−Ｂで示すゲート領域の構成を示す縦断面図である。
符号の説明
４１ ｐ+拡散領域（導電領域）
４５，４６ 酸化膜
５０ 半導体基板
５１ トレンチ
５２ ゲートポリシリコン（第１の導電体）
５３ ゲート電極
５４ ソース電極
５５ ドレイン電極
５８ ｎ+拡散領域（ドレイン領域）
５９ ゲート酸化膜（ゲート絶縁膜）
６０ ｎ拡散領域（ドリフト領域）
６１ ｎ+拡散領域（ソース領域）
６２ ｐベース領域
６３ ポリシリコン（第２の導電体）
６５，６６ 層間酸化膜（層間絶縁膜）

Claims (20)

  1. 第１導電型の半導体基板に設けられたトレンチと、
    前記トレンチの外側の基板表面領域に形成された第２導電型のソース領域と、
    前記トレンチの外側で前記ソース領域の下側に形成された第１導電型のベース領域と、
    前記ベース領域の下側で前記トレンチの側部に沿って前記トレンチの外側に形成された第２導電型のドリフト領域と、
    前記トレンチの底部に形成された第２導電型のドレイン領域と、
    前記トレンチの側部に沿って前記トレンチの内側に形成された均一な厚さのゲート絶縁膜と、
    前記ゲート絶縁膜の内側に形成された第１の導電体と、
    前記第１の導電体の内側に層間絶縁膜を介して形成され、かつ前記ドレイン領域と電気的に接続する第２の導電体と、
    前記第１の導電体に電気的に接続するゲート電極と、
    前記ソース領域に電気的に接続するソース電極と、
    前記第２の導電体に電気的に接続するドレイン電極と、
    を具備し、
    前記第１の導電体の上端位置は前記半導体基板表面よりも低いことを特徴とする半導体装置。
  2. 前記ドリフト領域は前記トレンチの底部に沿って延びていることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板の表面領域にトレンチを形成する工程と、
    前記トレンチの周囲に第２導電型のドリフト領域を形成する工程と、
    前記トレンチの内側に、前記トレンチの側部および底部に沿って均一な厚さのゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面に沿って第１の導電体を形成する工程と、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする工程と、
    前記トレンチの外側の基板表面領域に第１導電型のベース領域および第２導電型のソース領域を形成する工程と、
    前記第１の導電体の内側に層間絶縁膜を形成し、活性領域に相当する領域において前記層間絶縁膜の底部を選択的に除去して前記トレンチの底部に第２導電型のドレイン領域を形成する工程と、
    前記トレンチ内に、前記ドレイン領域に電気的に接続する第２の導電体を設ける工程と、
    を含み、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする際に、前記第１の導電体を前記半導体基板表面より低い位置にのみ残るようにオーバーエッチングすることを特徴とする半導体装置の製造方法。
  4. 基板表面に層間絶縁膜をさらに形成し、その層間絶縁膜にコンタクトホールを開口して、前記第１の導電体に電気的に接続するゲート電極、前記第２の導電体に電気的に接続するドレイン電極、および前記ソース領域に電気的に接続するソース電極を形成する工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  5. 第１導電型の半導体基板の表面層に形成された第２導電型のドリフト領域と、
    前記ドリフト領域の中に設けられたトレンチと、
    前記ドリフト領域の内側で、かつ前記トレンチの外側の表面領域に形成された第２導電型のソース領域と、
    前記ドリフト領域の内側で、前記ソース領域を囲み、かつ基板表面に達するように形成された第１導電型のベース領域と、
    前記ドリフト領域の内側で、かつ前記トレンチの底部に形成された第２導電型のドレイン領域と、
    前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の内側に形成された第１の導電体と、
    前記第１の導電体の内側に層間絶縁膜を介して形成され、かつ前記ドレイン領域と電気的に接続する第２の導電体と、
    前記第１の導電体に電気的に接続するゲート電極と、
    前記ソース領域に電気的に接続するソース電極と、
    前記ソース電極と前記ベース領域とを電気的に接続する導電領域と、
    前記第２の導電体に電気的に接続するドレイン電極と、
    を具備し、
    前記第１の導電体の上端位置は前記半導体基板表面よりも低いことを特徴とする半導体装置。
  6. 第１導電型の半導体基板の表面層に形成された第２導電型のドリフト領域と、
    前記ドリフト領域の中に設けられた複数のトレンチと、
    前記ドリフト領域の内側で、かつ前記各トレンチの外側の表面領域に形成された第２導電型のソース領域と、
    前記ドリフト領域の内側で、前記各ソース領域を囲み、かつ基板表面に達するように形成された第１導電型のベース領域と、
    前記ドリフト領域の内側で、かつ前記各トレンチの底部に形成された第２導電型のドレイン領域と、
    前記各トレンチの側部に沿って前記各トレンチの内側に形成されたゲート絶縁膜と、
    前記各ゲート絶縁膜の内側に形成された第１の導電体と、
    前記各第１の導電体の内側に層間絶縁膜を介して形成され、かつ前記各ドレイン領域と電気的に接続する第２の導電体と、
    前記各第１の導電体に電気的に接続するゲート電極と、
    前記各ソース領域に電気的に接続するソース電極と、
    前記各ソース電極とそれに対応する前記各ベース領域とを電気的に接続する導電領域と、
    前記各第２の導電体に電気的に接続するドレイン電極と、
    を具備し、
    前記各トレンチのうち、隣り合うトレンチ同士に挟まれた表面領域は、前記ソース領域と前記導電領域により満たされており、その下側に前記ベース領域が設けられており、
    前記各第１の導電体の上端位置は前記半導体基板表面よりも低いことを特徴とする半導体装置。
  7. 前記各トレンチのうち、前記ドリフト領域の端に設けられたトレンチの、他のトレンチと隣り合わない側のトレンチ側壁は、前記ドリフト領域に接していることを特徴とする請求項６に記載の半導体装置。
  8. 前記各トレンチのうち、前記ドリフト領域の端に設けられたトレンチの幅は、他のトレンチの幅よりも狭いことを特徴とする請求項６または７に記載の半導体装置。
  9. 前記ドリフト領域は前記トレンチの側部に沿って延びていることを特徴とする請求項５〜８のいずれか一つに記載の半導体装置。
  10. 第１導電型の半導体基板の表面領域に、選択的にマスクを形成し、そのマスクを用いて第２導電型のドリフト領域を形成する工程と、
    前記ドリフト領域内に第１導電型のベース領域を形成する工程と、
    前記ドリフト領域内にトレンチを形成する工程と、
    前記トレンチの内側に、前記トレンチの側部および底部に沿ってゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面に沿って第１の導電体を形成する工程と、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする工程と、
    前記トレンチの外側の前記ベース領域内に第２導電型のソース領域を形成する工程と、
    前記第１の導電体の内側に層間絶縁膜を形成し、活性領域に相当する領域において前記層間絶縁膜の底部を選択的に除去して前記トレンチの底部に第２導電型のドレイン領域を形成する工程と、
    前記トレンチ内に、前記ドレイン領域に電気的に接続する第２の導電体を設ける工程と、
    を含み、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする際に、前記第１の導電体を前記半導体基板表面より低い位置にのみ残るようにオーバーエッチングすることを特徴とする半導体装置の製造方法。
  11. 第１導電型の半導体基板の表面領域に、選択的にマスクを形成し、そのマスクを用いて第１導電型のベース領域を形成する工程と、
    前記ベース領域内にトレンチを形成する工程と、
    前記ベース領域の外側まで拡がる第２導電型のドリフト領域を形成する工程と、
    前記トレンチの内側に、前記トレンチの側部および底部に沿ってゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面に沿って第１の導電体を形成する工程と、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする工程と、
    前記トレンチの外側の前記ベース領域内に第２導電型のソース領域を形成する工程と、
    前記第１の導電体の内側に層間絶縁膜を形成し、活性領域に相当する領域において前記層間絶縁膜の底部を選択的に除去して前記トレンチの底部に第２導電型のドレイン領域を形成する工程と、
    前記トレンチ内に、前記ドレイン領域に電気的に接続する第２の導電体を設ける工程と、
    を含み、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする際に、前記第１の導電体を前記半導体基板表面より低い位置にのみ残るようにオーバーエッチングすることを特徴とする半導体装置の製造方法。
  12. 第１導電型の半導体基板の表面領域に、選択的にマスクを形成し、そのマスクを用いて第２導電型のドリフト領域を形成する工程と、
    前記ドリフト領域内にトレンチを形成する工程と、
    前記トレンチの内側に、前記トレンチの側部および底部に沿ってゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の表面に沿って第１の導電体を形成する工程と、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする工程と、
    前記ドリフト領域内に第１導電型のベース領域を形成する工程と、
    前記トレンチの外側の前記ベース領域内に第２導電型のソース領域を形成する工程と、
    前記第１の導電体の内側に層間絶縁膜を形成し、活性領域に相当する領域において前記層間絶縁膜の底部を選択的に除去して前記トレンチの底部に第２導電型のドレイン領域を形成する工程と、
    前記トレンチ内に、前記ドレイン領域に電気的に接続する第２の導電体を設ける工程と、
    を含み、
    活性領域に相当する領域において前記第１の導電体を前記トレンチの側面にのみ残るようにエッチバックする際に、前記第１の導電体を前記半導体基板表面より低い位置にのみ残るようにオーバーエッチングすることを特徴とする半導体装置の製造方法。
  13. 前記ドリフト領域、前記ベース領域および前記トレンチを、共通のマスクを用いて形成することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
  14. 前記ドリフト領域および前記トレンチを、共通のマスクを用いて形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 基板表面に層間絶縁膜をさらに形成し、その層間絶縁膜にコンタクトホールを開口して、前記第１の導電体に電気的に接続するゲート電極、前記第２の導電体に電気的に接続するドレイン電極、および前記ソース領域に電気的に接続するソース電極を形成する工程をさらに含むことを特徴とする請求項１０〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記トレンチを形成した後、前記ゲート絶縁膜を形成する前に、
    熱酸化法により酸化膜を形成する工程と、
    前記酸化膜をケミカルドライエッチャによりエッチングして、トレンチ底部のコーナ部に酸化膜を残す工程と、
    をさらに含むことを特徴とする請求項３、４、１０〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 前記トレンチを形成した後、前記ゲート絶縁膜を形成する前に、
    ＣＶＤ法により酸化膜を形成する工程と、
    前記酸化膜をケミカルドライエッチャによりエッチングして、トレンチ底部のコーナ部に酸化膜を残す工程と、
    をさらに含むことを特徴とする請求項３、４、１０〜１５のいずれか一つに記載の半導体装置の製造方法。
  18. ケミカルドライエッチャによりエッチングする際の、Ｏ2の流量をｘとし、ＣＦ4の流量をｙとすると、２ｘ−ｙ≧２７０であることを特徴とする請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記トレンチを形成した後、前記ゲート絶縁膜を形成する前に、
    熱酸化法により酸化膜を形成する工程と、
    前記酸化膜をウェットエッチングして、トレンチ底部のコーナ部に酸化膜を残す工程と、
    をさらに含むことを特徴とする請求項３、４、１０〜１５のいずれか一つに記載の半導体装置の製造方法。
  20. 前記トレンチを形成した後、前記ゲート絶縁膜を形成する前に、
    ＣＶＤ法により酸化膜を形成する工程と、
    前記酸化膜をウェットエッチングして、トレンチ底部のコーナ部に酸化膜を残す工程と、
    をさらに含むことを特徴とする請求項３、４、１０〜１５のいずれか一つに記載の半導体装置の製造方法。
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