JP4720307B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 60
- 150000004767 nitrides Chemical class 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 13
- 230000002457 bidirectional effect Effects 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000002344 surface layer Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Description
本発明は、シリコン基板上にトレンチを形成し、そのトレンチ内部にＭＯＳゲート構造とドレイン領域を形成した横型パワーＭＯＳＦＥＴなどの半導体装置に関する。
従来のトレンチ横型パワーＭＯＳＦＥＴ（略号ＴＬＰＭ）の模式的断面図を図９に示す。以下、トレンチ１０３の底部がｎドレイン領域１０４となるｎチャネル型のＴＬＰＭについて述べるが、ｐチャネル型ＴＬＰＭの場合は、導電型をそれぞれ逆にすれば、同様に作ることができる。
図１０〜図１３は、図９のＴＬＰＭの製造方法について、その要部を製造工程順に示したＴＬＰＭの要部断面図である。
図１０に示すように、半導体基板１００にＴＬＰＭのチャネルが形成される領域となるｐオフセット領域１０１を形成する。
次に、図１１に示すように、酸化膜（熱酸化膜または堆積酸化膜）１０２をマスクにトレンチ１０３を形成し、トレンチ１０３形成後、マスク酸化膜１０２をそのままマスクとしてトレンチ１０３底面だけに選択的にｎドレイン領域１０４を形成する。マスク酸化膜１０２を除去した後に、図１２に示すように、ゲート酸化膜１０５を例えば１７ｎｍの厚さで形成し、次に例えば厚さ３００ｎｍのドープトポリシリコンゲート電極１０６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）およびそれに続くエッチバック技術によりトレンチ１０３側壁にのみ残し、他の部分を除去して形成する。
図１０〜図１３は、図９のＴＬＰＭの製造方法について、その要部を製造工程順に示したＴＬＰＭの要部断面図である。
図１０に示すように、半導体基板１００にＴＬＰＭのチャネルが形成される領域となるｐオフセット領域１０１を形成する。
次に、図１１に示すように、酸化膜（熱酸化膜または堆積酸化膜）１０２をマスクにトレンチ１０３を形成し、トレンチ１０３形成後、マスク酸化膜１０２をそのままマスクとしてトレンチ１０３底面だけに選択的にｎドレイン領域１０４を形成する。マスク酸化膜１０２を除去した後に、図１２に示すように、ゲート酸化膜１０５を例えば１７ｎｍの厚さで形成し、次に例えば厚さ３００ｎｍのドープトポリシリコンゲート電極１０６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）およびそれに続くエッチバック技術によりトレンチ１０３側壁にのみ残し、他の部分を除去して形成する。
図１３に示すように、ＴＬＰＭ部のソース領域１０７を形成した後、層間絶縁膜１０８となるトレンチ埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、前記図９に示すように、フォトリソグラフィ工程により層間絶縁膜１０８の必要な部分にコンタクト孔１０９を形成し、このコンタクト孔１０９にバリアメタル１１１と埋め込み金属プラグ１１０を形成し、この金属プラグ１１０上にアルミニウムなどの金属電極配線１１２を形成してＴＬＰＭ２００を完成させる。
ところが、前述のように従来のＴＬＰＭ２００を作製すると、トレンチ１０３内面のゲート酸化膜１０５が薄いため、トレンチ１０３底部のｎドレイン領域１０４を高電位にした場合、トレンチ１０３底部の薄い酸化膜の部分に電界集中が起こり、素子耐圧が低下し易いという問題がある。
ところが、前述のように従来のＴＬＰＭ２００を作製すると、トレンチ１０３内面のゲート酸化膜１０５が薄いため、トレンチ１０３底部のｎドレイン領域１０４を高電位にした場合、トレンチ１０３底部の薄い酸化膜の部分に電界集中が起こり、素子耐圧が低下し易いという問題がある。
一方、次に説明するように、前記ＴＬＰＭ２００を改良してトレンチ１０３底面および底面のコーナーに厚い酸化膜を形成し、前述の電界集中を緩和して耐圧低下を防ぐ方法が知られている（特許文献１）。以下、特許文献１に記載の図１７と実質的に同じ図を本明細書に図番を変えて添付した図１４を参照しながら、改良された製造方法を説明する。
図１４（ａ）〜（ｆ）は、前記図９に示すＴＬＰＭをさらに改良した製造方法の主要工程（トレンチ８２１のエッチング用マスク酸化膜８７０の形成から選択酸化膜８４１の形成まで）を工程順に並べた半導体基板の断面図である。
半導体基板８００表面にマスク酸化膜８７０を形成し、パターニングする（図１４（ａ））。マスク酸化膜８７０は、熱酸化膜でもＣＶＤ酸化膜でもどちらでも良い。
塩素ガス、窒素、酸素の混合ガスを用いた反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりトレンチ８２１を形成する（同図（ｂ））。
図１４（ａ）〜（ｆ）は、前記図９に示すＴＬＰＭをさらに改良した製造方法の主要工程（トレンチ８２１のエッチング用マスク酸化膜８７０の形成から選択酸化膜８４１の形成まで）を工程順に並べた半導体基板の断面図である。
半導体基板８００表面にマスク酸化膜８７０を形成し、パターニングする（図１４（ａ））。マスク酸化膜８７０は、熱酸化膜でもＣＶＤ酸化膜でもどちらでも良い。
塩素ガス、窒素、酸素の混合ガスを用いた反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりトレンチ８２１を形成する（同図（ｂ））。
トレンチ８２１の内面に、応力緩和のための薄いパッド酸化膜８７３を形成した後、例えばプラズマＣＶＤにより窒化シリコン膜（以下窒化膜と記す）８７２を堆積する（同図（ｃ））。
ＲＩＥ等の異方性エッチングにより基板表面およびトレンチ８２１底面の窒化膜８７２およびパッド酸化膜８７３をエッチング除去する（同図（ｄ））。
再びＲＩＥによりトレンチ８２１を更に掘り下げて深いトレンチ８２２とする。また基板表面に残ったマスク酸化膜８７０を除去する（同図（ｅ））。
熱酸化により基板表面およびトレンチ８２２の底部に厚い酸化膜８４１を形成する（同図（ｆ））。トレンチ８２１の側壁部には、窒化膜８７２があるため厚い酸化膜８４１が成長せず、薄いままとなる。
特開２００２−１８４９８０号公報
ＲＩＥ等の異方性エッチングにより基板表面およびトレンチ８２１底面の窒化膜８７２およびパッド酸化膜８７３をエッチング除去する（同図（ｄ））。
再びＲＩＥによりトレンチ８２１を更に掘り下げて深いトレンチ８２２とする。また基板表面に残ったマスク酸化膜８７０を除去する（同図（ｅ））。
熱酸化により基板表面およびトレンチ８２２の底部に厚い酸化膜８４１を形成する（同図（ｆ））。トレンチ８２１の側壁部には、窒化膜８７２があるため厚い酸化膜８４１が成長せず、薄いままとなる。
しかしながら、前記特許文献１に記載のＴＬＰＭは、従来のＴＬＰＭにおける薄い酸化膜の部分に電界集中が起こり、素子耐圧が低下し易いという問題点を解決するためになされたものであり、トレンチ８２１底面およびコーナーに厚い酸化膜８４１を形成することにより電界集中を緩和する機能を有するものの、その方法として、トレンチ８２１形成のためのエッチング後に、シリコン窒化膜８７２をエッチバック法によりトレンチ８２１の側壁のみに選択的に残し、その側壁のシリコン窒化膜８７２をマスクとして、２段目のトレンチ８２２を形成し、その後、選択酸化を行う方法である。この場合、シリコン基板の表面側シリコンも酸化されてしまい、トレンチ開口部形状が酸化により大きく変形するという問題が新たに発生する。さらに、シリコン基板上部の厚い選択酸化膜を除去する工程が別途必要になるという問題も新たに発生する。
本発明は、前記問題点に鑑みてなされたものであり、その目的とするところは、トレンチ底部の酸化膜に電界集中が起こり易いという問題およびトレンチ開口部の表面形状が大きく変形するという問題を解消して、耐圧が低下しにくい半導体装置の製造方法を提供することである。
前記目的は、半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁にゲート絶縁膜を介して配置されるゲート電極と、
を備えたトレンチＭＯＳゲート構造を有する半導体装置の製造方法において、
前記半導体基板の表面に形成した第一窒化膜をマスクとして前記第一トレンチを形成する工程と、該第一トレンチを形成する工程の後、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に前記第二トレンチを形成する工程と、該第二トレンチを形成する工程の後、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化膜を形成する工程と、該熱酸化膜を形成する工程の後、前記第一窒化膜と第二窒化膜とを除去した後、前記第一トレンチ側壁に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程とを含む半導体装置の製造方法とすることにより、達成される。
また、前記目的は、半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁にゲート絶縁膜を介して配置されるポリシリコンゲート電極と、
を備えたトレンチＭＯＳゲート構造を有する半導体装置の製造方法において、
前記半導体基板の表面に露出する前記チャネル形成領域の表面に窒化膜を含む絶縁膜を所定パターンに形成する第一マスク絶縁膜を形成し、第一マスク絶縁膜をマスクとしてトレンチを形成する前記第一トレンチ形成工程と、前記第一トレンチ側壁に窒化膜を含む第二マスク絶縁膜を形成し、第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして前記第一トレンチ底部に連続する追加トレンチを形成する前記第二トレンチ形成工程と、前記第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして前記第二トレンチの内面に接合端が前記第一トレンチ側壁に至る第一導電型ドレイン領域を形成するドレイン形成工程と、該ドレイン形成工程の後、前記第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして熱酸化により前記第二トレンチ内面に選択的に酸化膜を形成する選択酸化膜形成工程と、該選択酸化膜形成工程の後、前記第一絶縁膜および第二絶縁膜を除去し、前記第一トレンチの側壁に前記ゲート絶縁膜と該ゲート絶縁膜を介して前記ポリシリコンゲート電極を形成するＭＯＳゲート構造の形成工程と、該ＭＯＳゲート構造の形成工程の後、前記前記チャネル形成領域表面に形成され、一端が前記第一トレンチ側壁に露出する第一導電型ソース領域を形成するソース形成工程とを含む半導体装置の製造方法とすることにより、達成される。
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁にゲート絶縁膜を介して配置されるゲート電極と、
を備えたトレンチＭＯＳゲート構造を有する半導体装置の製造方法において、
前記半導体基板の表面に形成した第一窒化膜をマスクとして前記第一トレンチを形成する工程と、該第一トレンチを形成する工程の後、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に前記第二トレンチを形成する工程と、該第二トレンチを形成する工程の後、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化膜を形成する工程と、該熱酸化膜を形成する工程の後、前記第一窒化膜と第二窒化膜とを除去した後、前記第一トレンチ側壁に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程とを含む半導体装置の製造方法とすることにより、達成される。
また、前記目的は、半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁にゲート絶縁膜を介して配置されるポリシリコンゲート電極と、
を備えたトレンチＭＯＳゲート構造を有する半導体装置の製造方法において、
前記半導体基板の表面に露出する前記チャネル形成領域の表面に窒化膜を含む絶縁膜を所定パターンに形成する第一マスク絶縁膜を形成し、第一マスク絶縁膜をマスクとしてトレンチを形成する前記第一トレンチ形成工程と、前記第一トレンチ側壁に窒化膜を含む第二マスク絶縁膜を形成し、第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして前記第一トレンチ底部に連続する追加トレンチを形成する前記第二トレンチ形成工程と、前記第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして前記第二トレンチの内面に接合端が前記第一トレンチ側壁に至る第一導電型ドレイン領域を形成するドレイン形成工程と、該ドレイン形成工程の後、前記第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして熱酸化により前記第二トレンチ内面に選択的に酸化膜を形成する選択酸化膜形成工程と、該選択酸化膜形成工程の後、前記第一絶縁膜および第二絶縁膜を除去し、前記第一トレンチの側壁に前記ゲート絶縁膜と該ゲート絶縁膜を介して前記ポリシリコンゲート電極を形成するＭＯＳゲート構造の形成工程と、該ＭＯＳゲート構造の形成工程の後、前記前記チャネル形成領域表面に形成され、一端が前記第一トレンチ側壁に露出する第一導電型ソース領域を形成するソース形成工程とを含む半導体装置の製造方法とすることにより、達成される。
前記ポリシリコンゲート電極は、ポリシリコンを少なくとも前記第一トレンチを埋めないように前記半導体基板表面および前記第二トレンチの底部に堆積された前記ポリシリコンを除去することにより形成し、前記ソース形成工程の後に、前記半導体基板全面に層間絶縁膜を堆積する工程と、該層間絶縁膜の表面から前記ソース領域およびドレイン領域に達する開口部を形成する工程とを有するものとすることが好ましい。
また、半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁に絶縁膜を介して配置されるゲート電極と、を備え、
前記ゲート電極は、前記第一トレンチ内で互いに対向して離れて配置される第一ゲート電極と第二ゲート電極を有し、
前記ソース領域は、前記第一トレンチを挟んで対向して離れて配置される第一ソース領域と第二ソース領域とを有し、
前記第一ゲート電極をゲート電極とする第一ＭＯＳＦＥＴと前記第二ゲート電極をゲート電極とする第二ＭＯＳＦＥＴとが直列接続され、前記第一ソース領域と前記第二ソース領域間で電流を双方向に流す双方向ＭＯＳＦＥＴからなる半導体装置の製造方法において、
前記半導体基板の表面に形成した第一窒化膜をマスクとして前記第一トレンチを形成する工程と、該第一トレンチを形成する工程の後、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に前記第二トレンチを形成する工程と、該第二トレンチを形成する工程の後、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化膜を形成する工程と、該熱酸化膜を形成する工程の後、前記第一窒化膜と第二窒化膜とを除去した後、前記第一トレンチ側壁に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程とを含むものとすることが好適である。
また、半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁に絶縁膜を介して配置されるゲート電極と、を備え、
前記ゲート電極は、前記第一トレンチ内で互いに対向して離れて配置される第一ゲート電極と第二ゲート電極を有し、
前記ソース領域は、前記第一トレンチを挟んで対向して離れて配置される第一ソース領域と第二ソース領域とを有し、
前記第一ゲート電極をゲート電極とする第一ＭＯＳＦＥＴと前記第二ゲート電極をゲート電極とする第二ＭＯＳＦＥＴとが直列接続され、前記第一ソース領域と前記第二ソース領域間で電流を双方向に流す双方向ＭＯＳＦＥＴからなる半導体装置の製造方法において、
前記半導体基板の表面に形成した第一窒化膜をマスクとして前記第一トレンチを形成する工程と、該第一トレンチを形成する工程の後、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に前記第二トレンチを形成する工程と、該第二トレンチを形成する工程の後、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化膜を形成する工程と、該熱酸化膜を形成する工程の後、前記第一窒化膜と第二窒化膜とを除去した後、前記第一トレンチ側壁に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程とを含むものとすることが好適である。
本発明によれば、トレンチ開口部形状を酸化により大きく変形させることなく、トレンチの底面にのみ厚い酸化膜を形成することができ、素子耐圧の低下を防ぐことができる半導体装置の製造方法を提供することができる。
以下、本発明の実施の形態を説明する。以下の説明では半導体基板に示される導電型であるｐ型、ｎ型は逆でも構わない。また、以下、実施例１ではＴＬＰＭ（トレンチ横型パワーＭＯＳＦＥＴ）を例に挙げて、実施例２では、トレンチ底面のドレイン領域へのコンタクト電極を持たず、等価的には２つのＭＯＳＦＥＴが直列に接続された、双方向ＴＬＰＭの場合について、それぞれ本発明にかかる半導体装置の製造方法を詳細に説明する。ただし、本発明は、本発明の要旨を超えない限り、以下の実施例の記載に限定されるものではない。
図１は、この発明にかかる半導体装置の要部を示す断面図であり、図２〜図８は、この発明の半導体装置の製造方法を工程順に示した半導体基板の要部断面図である。
図２に示すように、ｐ型シリコン基板１のＴＬＰＭ形成領域にＴＬＰＭのチャネルとなるｐオフセット領域２を拡散形成する。次に、図３に示すように、第一マスク絶縁膜となる酸化膜３を例えば３０ｎｍとシリコン窒化膜４を例えば３００ｎｍ成長させ、フォトリソグラフィ工程により、トレンチ形成用パターン形成を行った後、それらの第一マスク絶縁膜３、４をマスクに第一トレンチ５を例えば１μｍの深さで形成する。前記酸化膜３はシリコン基板１とシリコン窒化膜４との密着性向上と、後でシリコン窒化膜を除去する際、シリコン窒化膜とのエッチング選択比を高くするために形成される。その後、図４に示すように、第一トレンチ５の内面に酸化膜６を例えば３０ｎｍの厚さに形成した後、新たにシリコン窒化膜７を例えば１５０ｎｍ成長させ、エッチバックすることにより、基板表面とトレンチ５の底部のシリコン窒化膜７を除去し、トレンチ側壁８には第二マスク絶縁膜となるシリコン窒化膜７を、基板表面上にはシリコン窒化膜４を残す。その後、図５に示すように、基板表面およびトレンチ側壁シリコン窒化膜４、７からなる第一および第二マスク絶縁膜をマスクとして再度トレンチエッチングを行い、２段目の第二トレンチ９を例えば０．５μｍの追加深さで形成する。そして、図６−１に示すように、酸化膜３および窒化膜４、７からなる第一および第二マスク絶縁膜をマスクをそのままマスクとしてトレンチ９内面だけに選択的にｎドレイン領域１０を形成する。ｎドレイン領域１０は最終的には熱拡散により、接合端が第一トレンチ５の側壁に達するようになる。さらにこの状態で、図６−２の示すように、熱酸化を例えば３００ｎｍの厚さで行うと、第一トレンチ５の側壁８と基板表面はそれぞれシリコン窒化膜４、７で覆われているため、第二トレンチ９の内面のみに選択的に酸化膜１１が形成される。続いてシリコン窒化膜４、７を除去し、さらに酸化膜３を除去した後に、図７に示すように、新たにゲート酸化膜１２を例えば１７ｎｍの厚みで形成し、さらに例えば厚さ３００ｎｍのドープトポリシリコンをＣＶＤにより堆積させ、エッチバックによりシリコン基板１表面と第二トレンチ９の底部のポリシリコンを除去してポリシリコンゲート電極１３をトレンチ５の側壁に形成する。そして、図８に示すように、ＴＬＰＭ部のソース領域１４となる領域を基板表面に拡散形成した後、層間絶縁膜１５となるトレンチ埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、フォトリソグラフィ工程により必要な部分にコンタクト孔１６−１、１６−２を形成し、バリアメタル１７−１、１７−２、埋め込みプラグ１８−１、１８−２、金属電極配線１９−１、１９−２を形成すると図１に示す本発明の半導体装置ができる。
図２に示すように、ｐ型シリコン基板１のＴＬＰＭ形成領域にＴＬＰＭのチャネルとなるｐオフセット領域２を拡散形成する。次に、図３に示すように、第一マスク絶縁膜となる酸化膜３を例えば３０ｎｍとシリコン窒化膜４を例えば３００ｎｍ成長させ、フォトリソグラフィ工程により、トレンチ形成用パターン形成を行った後、それらの第一マスク絶縁膜３、４をマスクに第一トレンチ５を例えば１μｍの深さで形成する。前記酸化膜３はシリコン基板１とシリコン窒化膜４との密着性向上と、後でシリコン窒化膜を除去する際、シリコン窒化膜とのエッチング選択比を高くするために形成される。その後、図４に示すように、第一トレンチ５の内面に酸化膜６を例えば３０ｎｍの厚さに形成した後、新たにシリコン窒化膜７を例えば１５０ｎｍ成長させ、エッチバックすることにより、基板表面とトレンチ５の底部のシリコン窒化膜７を除去し、トレンチ側壁８には第二マスク絶縁膜となるシリコン窒化膜７を、基板表面上にはシリコン窒化膜４を残す。その後、図５に示すように、基板表面およびトレンチ側壁シリコン窒化膜４、７からなる第一および第二マスク絶縁膜をマスクとして再度トレンチエッチングを行い、２段目の第二トレンチ９を例えば０．５μｍの追加深さで形成する。そして、図６−１に示すように、酸化膜３および窒化膜４、７からなる第一および第二マスク絶縁膜をマスクをそのままマスクとしてトレンチ９内面だけに選択的にｎドレイン領域１０を形成する。ｎドレイン領域１０は最終的には熱拡散により、接合端が第一トレンチ５の側壁に達するようになる。さらにこの状態で、図６−２の示すように、熱酸化を例えば３００ｎｍの厚さで行うと、第一トレンチ５の側壁８と基板表面はそれぞれシリコン窒化膜４、７で覆われているため、第二トレンチ９の内面のみに選択的に酸化膜１１が形成される。続いてシリコン窒化膜４、７を除去し、さらに酸化膜３を除去した後に、図７に示すように、新たにゲート酸化膜１２を例えば１７ｎｍの厚みで形成し、さらに例えば厚さ３００ｎｍのドープトポリシリコンをＣＶＤにより堆積させ、エッチバックによりシリコン基板１表面と第二トレンチ９の底部のポリシリコンを除去してポリシリコンゲート電極１３をトレンチ５の側壁に形成する。そして、図８に示すように、ＴＬＰＭ部のソース領域１４となる領域を基板表面に拡散形成した後、層間絶縁膜１５となるトレンチ埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、フォトリソグラフィ工程により必要な部分にコンタクト孔１６−１、１６−２を形成し、バリアメタル１７−１、１７−２、埋め込みプラグ１８−１、１８−２、金属電極配線１９−１、１９−２を形成すると図１に示す本発明の半導体装置ができる。
以上の実施例では、図１に示すように、トレンチ９の下部に選択的にｎドレイン領域１０を形成する場合であったが、シリコン基板がｎ型の場合、または、シリコン基板１とｐオフセット領域２の間にｎ型の領域を形成する場合は、ｎドレイン領域１０を形成しなくてもよい。この場合、酸化膜１１がｎ型の半導体基板１またはｎ型の領域の中に形成されることが望ましい。
さらに、シリコン基板１をｎ型とし、トレンチ９の幅を狭くして、トレンチ９をポリシリコンゲート電極１３で充填される構成とし、シリコン基板１の裏面にドレイン電極を形成した縦型トレンチＭＯＳＦＥＴに適用できる。
要するに、第一トレンチの側壁にＭＩＳゲート構造が形成され、ゲート電極へのゲート電圧のオン、オフにより、チャネルを通じて電流のオン、オフが可能になるように構成であれば、上述以外にも、いろいろな実施形態をとることができる。
さらに、シリコン基板１をｎ型とし、トレンチ９の幅を狭くして、トレンチ９をポリシリコンゲート電極１３で充填される構成とし、シリコン基板１の裏面にドレイン電極を形成した縦型トレンチＭＯＳＦＥＴに適用できる。
要するに、第一トレンチの側壁にＭＩＳゲート構造が形成され、ゲート電極へのゲート電圧のオン、オフにより、チャネルを通じて電流のオン、オフが可能になるように構成であれば、上述以外にも、いろいろな実施形態をとることができる。
以上の説明では、ＴＬＰＭ（トレンチ横型パワーＭＯＳＦＥＴ）は、トレンチの底部にｎドレイン領域を形成したｎチャネル型のＴＬＰＭについて説明したが、図１５に示すようなトレンチ５３底面に形成したドレイン領域５４にドレインコンタクトを有さず、二つのＭＯＳＦＥＴが直列に接続された双方向のＴＬＰＭとすることもできる。図１６に、その双方向ＴＬＰＭの等価回路図を示す。以下、本発明にかかる双方向ＴＬＰＭについて説明する。
図１５は本発明にかかる、異なる実施例としての半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は（ａ）で一点鎖線枠内を示すＡ部の拡大図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。
図１５の（ｃ）に示すように、ｐ半導体基板５１にｎウェル領域５２を拡散形成し、このｎウェル領域５２表面層にｐオフセット領域５５を形成する。ｐオフセット領域５５表面からトレンチ５３を形成し、このトレンチ５３底面下にｎドレイン領域５４を形成する。
図１５は本発明にかかる、異なる実施例としての半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は（ａ）で一点鎖線枠内を示すＡ部の拡大図、同図（ｃ）は同図（ｂ）のＸ−Ｘ線で切断した要部断面図である。
図１５の（ｃ）に示すように、ｐ半導体基板５１にｎウェル領域５２を拡散形成し、このｎウェル領域５２表面層にｐオフセット領域５５を形成する。ｐオフセット領域５５表面からトレンチ５３を形成し、このトレンチ５３底面下にｎドレイン領域５４を形成する。
トレンチ５３内壁にゲート絶縁膜５６を形成し、トレンチ側壁５３ｂにゲート絶縁膜５６を介してゲート電極５７を形成する。この際、前述の実施例１と同様の方法により、トレンチ５３の底部に選択酸化膜５６ａを形成する。トレンチ５３に囲まれたｐオフセット領域５５の表面に、第１ｎソース領域５９と第２ｎソース領域６０を、それぞれ一端がトレンチ５３の側壁に露出するように選択的に形成する。この第１ｎソース領域５９と第２ｎソース領域６０は、図１５の（ａ）および（ｂ）に示すように、トレンチ５３を挟んで交互に形成される。層間絶縁膜５８を基板表面上に堆積し、トレンチ５３内部を充填する際に表面に形成される凹凸を平坦化する。その後、図１５（ｃ）に示すように、この層間絶縁膜５８にコンタクトホール５８ａをそれぞれ開孔して、第１ｎソース領域５９上と第２ｎソース領域６０上に第１ソース電極６１と第２ソース電極６２をそれぞれ形成する。図１５（ｂ）の鎖線で示すように、第１ソース電極６１同士、第２ソース電極６２同士は第１ソース配線６３、第２ソース配線６４でそれぞれ接続する。またゲート電極５７は層間絶縁膜５８によりソース電極６１、６２と短絡しないように延長されて図示しないゲートパッドに接続される。
前記したように、ｎドレイン領域５４がトレンチ底部に形成されていることと、さらに、ドレイン領域５４とゲート電極の間にはゲート絶縁膜よりかなり厚い選択酸化膜５６ａが介在しているので、電界が緩和され高耐圧を確保することができる。
また、前述のように、ゲート電極５７とｎドレイン領域５４をトレンチ５３底部に形成することで、耐圧がトレンチ５３に沿って維持されるようになり、そのため、第１ｎソース領域５９と第２ｎソース領域６０の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。
なお、前述のようにｐ半導体基板５１を用いることで、この基板５１をグランド電位にすることができて、図示しないＣＭＯＳ回路などをこの基板５１に形成することが容易になる。また、前記の各トレンチ底部に形成される各ｎドレイン領域５４は、それぞれ離れて形成されているが、それぞれのｎドレイン領域５４が接するように形成しても構わない。
また、前述のように、ゲート電極５７とｎドレイン領域５４をトレンチ５３底部に形成することで、耐圧がトレンチ５３に沿って維持されるようになり、そのため、第１ｎソース領域５９と第２ｎソース領域６０の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。
なお、前述のようにｐ半導体基板５１を用いることで、この基板５１をグランド電位にすることができて、図示しないＣＭＯＳ回路などをこの基板５１に形成することが容易になる。また、前記の各トレンチ底部に形成される各ｎドレイン領域５４は、それぞれ離れて形成されているが、それぞれのｎドレイン領域５４が接するように形成しても構わない。
前記図１６の等価回路図を用いて、前記双方向ＴＬＰＭ５０の動作について説明する。第１ソース端子Ｓ１に対して第２ソース端子Ｓ２に高電圧を印加し、第２ソース端子Ｓ２より高い電圧をゲート端子Ｇに印加することで、図１５の第１、第２ｎソース領域５９、６０とｎドレイン領域５４に挟まれたｐオフセット領域５５側面にチャネルが形成されて第２ソース端子Ｓ２から第１ソース端子Ｓ１に電流が流れる。第２ソース端子Ｓ２に対して第１ソース端子Ｓ１に高電圧を印加し、第１ソース端子Ｓ１より高い電圧をゲート端子Ｇに印加することで、第１、第２ｎソース領域５９、６０とｎドレイン領域５４に挟まれたｐオフセット領域５側面にチャネルが形成されて第１ソース端子Ｓ１から第２ソース端子Ｓ２に電流が流れる。このように、双方向に電流を流すことができる双方向ＴＬＰＭとなる。一方、ゲート端子Ｇを第１、第２ソース端子Ｓ１、Ｓ２の内の低電位側の端子の電位にするか、グランド電位にすることで、ｐオフセット領域５に形成されたチャネルを消滅させて双方向ＴＬＰＭを阻止状態とすることができる。
以上説明した実施例では、ゲート端子Ｇ一つの場合について説明したが、二つのＭＯＳＦＥＴに、それぞれゲート端子を設け、それぞれ別々に制御する構成とすることもできる。また、ｎドレイン領域５４を形成したが、ｎドレイン領域５４を形成しなくてもよい。この場合、ｐオフセット領域５５を酸化膜５６ａと接しない深さとすることが望ましい。
さらに、ｐオフセット２、５５はトレンチ５、５３を形成する前に拡散形成したが、トレンチ５、５３を形成する後に形成しても構わない。
さらにまた、以上の実施例において、ｐオフセット２、５５は、シリコン基板１、５１の表面から拡散形成した場合について説明したが、エピタキシャル成長により形成した場合であっても構わない。また、このとき、ｎソース領域１４、５９、６０をエピタキシャル成長により形成してもよい。
さらに、ｐオフセット２、５５はトレンチ５、５３を形成する前に拡散形成したが、トレンチ５、５３を形成する後に形成しても構わない。
さらにまた、以上の実施例において、ｐオフセット２、５５は、シリコン基板１、５１の表面から拡散形成した場合について説明したが、エピタキシャル成長により形成した場合であっても構わない。また、このとき、ｎソース領域１４、５９、６０をエピタキシャル成長により形成してもよい。
１… シリコン基板、
２… ｐオフセット領域
３… シリコン酸化膜、マスク酸化膜
４、７… シリコン窒化膜
５… トレンチ
６、１２… ゲート酸化膜
８… トレンチ側壁
９… 追加（２段目）トレンチ
１０… ｎドレイン領域
１１… 選択酸化膜
１３… ドープトポリシリコンゲート電極
１４… ｎソース領域
１５… 層間絶縁膜
１６−１、１６−２ 開口部
１７−１、１７−２ バリアメタル
１８−１、１８−２ 埋め込みプラグ
１９−１、１９−２ 金属電極配線。
２… ｐオフセット領域
３… シリコン酸化膜、マスク酸化膜
４、７… シリコン窒化膜
５… トレンチ
６、１２… ゲート酸化膜
８… トレンチ側壁
９… 追加（２段目）トレンチ
１０… ｎドレイン領域
１１… 選択酸化膜
１３… ドープトポリシリコンゲート電極
１４… ｎソース領域
１５… 層間絶縁膜
１６−１、１６−２ 開口部
１７−１、１７−２ バリアメタル
１８−１、１８−２ 埋め込みプラグ
１９−１、１９−２ 金属電極配線。
Claims (8)
- 半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁にゲート絶縁膜を介して配置されるゲート電極と、
を備えたトレンチＭＯＳゲート構造を有する半導体装置の製造方法において、
前記半導体基板の表面に形成した第一窒化膜をマスクとして前記第一トレンチを形成する工程と、該第一トレンチを形成する工程の後、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に前記第二トレンチを形成する工程と、該第二トレンチを形成する工程の後、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化により前記酸化膜を形成する工程と、該酸化膜を形成する工程の後、前記第一窒化膜と第二窒化膜とを除去した後、前記第一トレンチ側壁に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁にゲート絶縁膜を介して配置されるポリシリコンゲート電極と、
を備えたトレンチＭＯＳゲート構造を有する半導体装置の製造方法において、
前記半導体基板の表面に露出する前記チャネル形成領域の表面に窒化膜を含む絶縁膜を所定パターンに形成する第一マスク絶縁膜を形成し、第一マスク絶縁膜をマスクとしてトレンチを形成する前記第一トレンチ形成工程と、前記第一トレンチ側壁に窒化膜を含む第二マスク絶縁膜を形成し、第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして前記第一トレンチ底部に連続する追加トレンチを形成する前記第二トレンチ形成工程と、前記第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして前記第二トレンチの内面に接合端が前記第一トレンチ側壁に至る第一導電型ドレイン領域を形成するドレイン形成工程と、該ドレイン形成工程の後、前記第二マスク絶縁膜および前記第一マスク絶縁膜をマスクとして熱酸化により前記第二トレンチ内面に選択的に前記酸化膜を形成する選択酸化膜形成工程と、該選択酸化膜形成工程の後、前記第一絶縁膜および第二絶縁膜を除去し、前記第一トレンチの側壁に前記ゲート絶縁膜と該ゲート絶縁膜を介して前記ポリシリコンゲート電極を形成するＭＯＳゲート構造の形成工程と、該ＭＯＳゲート構造の形成工程の後、前記前記チャネル形成領域表面に形成され、一端が前記第一トレンチ側壁に露出する第一導電型ソース領域を形成するソース形成工程とを含むことを特徴とする半導体装置の製造方法。 - 前記ポリシリコンゲート電極は、ポリシリコンを少なくとも前記第一トレンチを埋めないように前記半導体基板表面および前記第二トレンチの底部に堆積された前記ポリシリコンを除去することにより形成し、前記ソース形成工程の後に、前記半導体基板全面に層間絶縁膜を堆積する工程と、該層間絶縁膜の表面から前記ソース領域およびドレイン領域に達する開口部を形成する工程とを有することを特徴とする請求項２記載の半導体装置の製造方法。
- 前記第一トレンチおよび第二トレンチ内の前記ゲート電極の内側に層間絶縁膜を備えたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第一トレンチおよび第二トレンチ内の前記層間絶縁膜の内側に前記ドレイン領域と接続する金属プラグを備えたことを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記半導体基板が第一導電型であり、
前記ドレイン領域が前記半導体基板であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。 - 半導体基板の表面層に第一導電型のドレイン領域と該ドレイン領域の上に配置される第二導電型のチャネル形成領域と該チャネル形成領域の上に配置される第一導電型のソース領域を備え、
前記ソース領域表面から前記チャネル形成領域に達する第一トレンチと、
前記第一トレンチより幅が狭く、前記第１トレンチの底面から前記ドレイン領域に達する第二トレンチと、
前記ドレイン領域内で前記第二トレンチの側壁および底面に沿って配置される酸化膜と、
前記第一トレンチの側壁に絶縁膜を介して配置されるゲート電極と、を備え、
前記ゲート電極は、前記第一トレンチ内で互いに対向して離れて配置される第一ゲート電極と第二ゲート電極を有し、
前記ソース領域は、前記第一トレンチを挟んで対向して離れて配置される第一ソース領域と第二ソース領域とを有し、
前記第一ゲート電極をゲート電極とする第一ＭＯＳＦＥＴと前記第二ゲート電極をゲート電極とする第二ＭＯＳＦＥＴとが直列接続され、前記第一ソース領域と前記第二ソース領域間で電流を双方向に流す双方向ＭＯＳＦＥＴからなる半導体装置の製造方法において、
前記半導体基板の表面に形成した第一窒化膜をマスクとして前記第一トレンチを形成する工程と、該第一トレンチを形成する工程の後、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に前記第二トレンチを形成する工程と、該第二トレンチを形成する工程の後、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化により前記酸化膜を形成する工程と、該酸化膜を形成する工程の後、前記第一窒化膜と第二窒化膜とを除去した後、前記第一トレンチ側壁に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記半導体基板が第二導電型であり、
前記ドレイン領域が前記半導体基板の表面層に拡散形成されたウェル領域であることを特徴とする請求項７に記載の半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4487221B1 (ja) | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
| JP4577592B2 (ja) | 2009-04-20 | 2010-11-10 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
| US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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2005
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP2006351745A (ja) | 2006-12-28 |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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