TWI409950B - 自我校準之溝槽金屬氧化物半導體場效電晶體（ｍｏｓｆｅｔ）及其製造方法 - Google Patents

自我校準之溝槽金屬氧化物半導體場效電晶體（ｍｏｓｆｅｔ）及其製造方法 Download PDF

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Description

自我校準之溝槽金屬氧化物半導體場效電晶體(MOSFET)及其製造方法 相關申請案之交叉參考
此申請案係請求於2007年4月3日提出申請的美國臨時專利申請案第60/921,792號之權益，於此併入本案以為參考資料。
本發明係為一種自我校準之溝槽金屬氧化物半導體場效電晶體(MOSFET)及其製造方法。
 發明背景
為降低功率金屬氧化物半導體場效電晶體(MOSFET)中汲極至源極電阻(Rdson)，已提出並應用為數眾多的新穎結構。於溝槽基MOSFET中，已使用縮短該橫向節距用以增加單元密度而有效地降低該多單元MOSFET之Rdson。然而，即使當使用深紫外線(DUV)光微影術時，將該節距縮短到低於1微米(um)的能力已因源極接點校準誤差而受限制。因此，對於進一步降低該MOSFET之Rdson以及對於製造該等MOSFET的改良技術具有持續的需求。
 發明概要
本技術之具體實施例提供一改良溝槽金屬氧化物半導體場效電晶體(MOSFET)。更特定言之，本發明之具體實施例提供一溝槽MOSFET其包括一汲極區域、複數之閘極區域配置位在該汲極區域上方、複數之閘極絕緣體區域配置 位在該複數之閘極區域之一各別區域的周圍、一場絕緣體區域配置位在閘極區域上方、複數之源極區域其係沿著與該閘極絕緣體區域最近的該本體區域之該表面而配置。複數之源極/本體接點間隔件係配置位在複數之源極區域上方的凹入突丘中並介於該等閘絕緣體區域之間。藉由第一矽蝕刻與該場絕緣體區域自我校準而形成該等凹入突丘。複數之源極/本體接點插塞係經配置穿過該等源極/本體接點間隔件以及介於該等閘極區域之間的複數之源極區域。複數之源極/本體接點植入物係配置位在該本體區域中最近於該等源極/本體接點。源極/本體接點植入物係藉由與複數之源極本體接點間隔件自我校準的一植入物所形成。
本技術之具體實施例亦提供一製造溝槽MOSFET的方法，其包括將一第一半導體層沉積在一半導體基板上，其中該第一半導體層及該半導體基板係以一第一型之雜質摻雜。該第一半導體層之一第一部分係以一第二型之雜質摻雜。於該第一半導體層中蝕刻複數之溝槽。在複數之溝槽之壁上形成一第一介電層。於複數之溝槽中沉積一第二半導體層。形成一第二介電層覆蓋該複數之溝槽中的該第二半導體層。凹入突丘係於該第一半導體層中經蝕刻並係藉由複數之溝槽中該第二介電層自我校準。最近於該凹入突丘的該第一半導體層之一第二部分係以一第二型之雜質摻雜。於藉由該等溝槽中該第二介電層自我校準的該等凹入突丘中形成複數之源極/本體接點間隔件。於該等源極/本體接點間隔件之間複數之源極/本體接點係經蝕刻。該源極本 體接點溝槽延伸通過該第一半導體層之該第二部分。最近於該等源極本體接點溝槽的該第一半導體層之一第三部分係以藉由源極/本體接點間隔件自我校準的第一型之雜質摻雜。於該等源極/本體接點溝槽中沉積一第一金屬層。
圖式簡單說明
本技術之具體實施例係經由伴隨圖式中圖示之實例加以說明並且不具限定性，其中相同的代表符號係標示相似元件，其中：第1圖係為本技術之一具體實施例的一溝槽MOSFET的一橫截面透視圖。
第2A-2D圖係為製造本技術之一具體實施例的一溝槽MOSFET之一方法的一流程圖。
第3A-3M圖係為製造本技術之一具體實施例的一溝槽MOSFET之不同階段的橫截面視圖。
 較佳實施例之詳細說明
現將詳細參考本技術之該等具體實施例，其係為該等伴隨圖式中所示實例。儘管本技術將結合該等具體實施例加以說明，但應瞭解的是並不意欲將本發明限定在該等具體實施例。正相反，本發明係意欲涵蓋可選擇方案、修改以及等效物，其係可經包括涵蓋於藉由該等附加的申請專利範圍所界定的本發明之範疇內。再者，於以下本技術之詳細說明中，提出複數之特定細節為了提供對本技術之一徹底的瞭解。然而，應瞭解的是未有該等特定細節亦能夠 實踐本技術。在其他情況下，廣為熟知的方法、程序、組件以及電路未詳加說明而無不必要地混淆本技術之觀點。
參考第1圖，顯示本技術之一具體實施例的一溝槽金屬氧化物半導體場效電晶體(MOSFET)100的一橫截面透視圖。該溝槽MOSFET 100包含一源極/本體接點110、複數之源極/本體接點插塞115、複數之源極區域120、複數之閘極區域125、複數之閘極絕緣體區域130、複數之場介電區域135、複數之源極/本體接點間隔件140、複數之本體區域145、複數之本體接點區域147、一汲極區域150、155以及汲極接點160。該汲極區域150、155可任擇地包括一第一汲極部分150以及一第二汲極部分155，其傳統上分別地視為一汲極區域及一漂移區域。
本體區域145係經配置位在該汲極區域150、155上方。該等源極區域120、閘極區域125及閘極絕緣體區域130係經配置位在該等本體區域145範圍內。該等閘極區域125及該等閘極絕緣體區域130可以一帶條單元應用方式形成為平行伸長的結構。該閘極絕緣體區域130環繞該等閘極區域125。該等場介電區域135係經配置位在該閘極區域125上方。因此，該等閘極區域125係藉由該等閘極絕緣體區域130及該等場介電區域135與周圍區域電隔離。該等閘極區域125係經耦合用以形成該裝置100之一共同閘極。該等源極區域120係沿著該等閘極絕緣體區域130之周圍形成為平行伸長的結構。該源極/本體接點110係藉由該等源極/本體接點插塞115與該等源極區域120及該等本體區域145耦合。
複數之源極/本體接點間隔件140係經配置位在複數之源極區域120上方的凹入突丘中並介於該等閘極絕緣體區域130之問。該等凹入突丘經形成為一第一矽蝕刻，其係與該場絕緣體區域135及閘極氧化物區域130自我校準。複數之源極/本體接點插塞115係經配置通過該等源極/本體接點間隔件140及複數之源極區域120。複數之本體接點區域147係經配置位在該本體區域145中最近於該源極/本體接點插塞115。該等本體接點區域147係藉由複數之源極本體接點間隔件140自我校準的一植入物所形成。
於一示範的應用中，該源極區域120及該汲極區域150可為重n摻雜(N+)半導體，諸如以磷或砷摻雜矽。該本體區域145可為p摻雜(P)半導體，諸如以硼摻雜矽。該閘極區域125可為重n摻雜(N+)半導體，諸如以磷摻雜多晶矽。該閘極絕緣體區域130可為一絕緣體，諸如二氧化矽。該源極接點110及汲極接點可為銅(Cu)、鋁(Al)、一多層金屬或相似物。
當該等閘極區域125之電位相關於該源極區域120係經增加高於該裝置100之該臨限電壓時，一傳導通道係於該本體區域145中沿著該等閘極絕緣體區域120之周圍經感應。該溝槽MOSFET 100接著於該汲極區域150與該源極區域120之間傳導電流。因此，該裝置將處於其之開啟狀態。
當該等閘極區域125之電位降低至低於該臨限電壓時，該通道不再經感應。因此，在該汲極區域150與該源極區域120之間所施以的一電壓電位將不導致電流於其間流 動。因此，該裝置100將處於其之關掉狀態並且藉由該本體區域145及該汲極區域150所形成的該接合部分支撐所施加涵蓋該源極及汲極的該電壓。
假若該汲極區域150、155包含一第二汲極部分155配置位在一第一汲極部分150上方，則該汲極區域155之該第二部分可為輕n-摻雜(N-)半導體，諸如以磷或砷摻雜矽，以及該汲極區域150之該第一部分可為重n-摻雜(N+)半導體，諸如以磷或砷摻雜矽。該汲極區域155之該輕n-摻雜(N-)第二部分導致一空乏區域其延伸進入該本體區域145及該汲極區域150之該第二部分，從而降低突穿效應((punch-througheffect)。因此，該汲極區域150之該輕n-摻雜(N-)第二部分用以增加該帶條溝槽MOSFET 100之崩潰電壓。
該溝槽MOSFET 100之通道寬度係為該複數之源極區域120之該側向長度的一函數。該通道寬度隨著該單元密度增加而增加。該溝槽MOSFET之該通道長度係為該本體區域145之該垂直深度的一函數。因此，該通道寬度-長度比隨著該溝槽MOSFET 100之單元密度增加而增加，在該裝置之開啟狀態期間導致汲極至源極電阻(Rdson)降低。因此，就功率MOSFET應用而言，有利地可利用該溝槽MOSFET，諸如一脈寬調變(PWM)電壓調節器中的開關元件。
現參考第2A-2D圖，顯示製造本技術之一具體實施例的一溝槽MOSFET之方法的一流程圖。第3A-3M圖圖示製造該溝槽MOSFET之方法。如第2A及3A圖中所示，於202，該處理過程在一基板302上開始不同的初始處理，諸如清潔、 沉積、摻雜、蝕刻及/或相似處理。於一應用中，該基板302包含以一第一型之雜質(例如，硼(P+))重摻雜的矽。應察知的是該半導體基板302實質上一經完成該製程即形成該溝槽MOSFET之一汲極區域。
於204，一半導體層304係經磊晶沉積在該基板302上。於一應用中，該磊晶層可為以該第一型之雜質(例如，硼(P-))輕摻雜的矽。藉由將所需雜質導入該反應室而摻雜該磊晶沉積矽304。於206，該磊晶層304之該上部分係以一第二型之雜質(例如，磷(N))摻雜。應察知的是在一經完成該製程該磊晶層304之該上部分即實質上形成該溝槽MOSFET之一本體區域，以及該下部分實質上形成該溝槽MOSFET之一漂移區域。
於208，沉積光阻劑並藉由任何廣為熟知的光微影術製程加以圖案化用以形成一閘極溝槽光罩308。於210，磊晶層之該等暴露部分係藉由所廣為熟知的等向蝕刻法加以蝕刻用以形成複數之閘極溝槽310。於一應用中，一離子蝕刻劑與藉由該圖案化光阻劑層而暴露的該磊晶層發生反應。該等閘極溝槽延伸通過該進入該磊晶層304之該上部分306並部分地進入下部分307。於一應用中，形成複數之大體上平行的溝槽。於另一應用中，形成複數之溝槽致使一第一組溝槽大體上相互平行，以及一第二組溝槽相關於該第一組溝槽大體上係垂直-平行的。
現參考第3B圖，於212，使用一適合的抗蝕劑剝離液或是一抗蝕劑灰化製程(ashing process)去除該閘極溝槽光罩 308。於214，形成一介電層314。於一應用中，該介電層係藉由將該矽之表面氧化而形成用以構成一二氧化矽層。沿著該閘極溝槽壁的最終介電層314形成一閘極區域介電層314。於216，沉積一多晶矽。該多晶矽層係以第一型之雜質摻雜(例如，硼(P+))。於一應用中，藉由一方法，諸如矽烷(SiH4 )之分解而沉積該多晶矽。於沉積製程期間，該多晶矽可藉由導入該雜質而加以摻雜。現參考第3C圖，於218，去除過多的多晶矽。該多晶矽可經蝕刻用以形成於該閘極溝槽310係部分地凹入的閘極區域318。於220，可在該等閘極區域318上沉積一金屬層320。於一應用中，可沉積一金屬並使用一熱退火用以在該金屬與該多晶矽之間形成一矽化物。
現參考第3D圖，於222，沉積一第二介電層322。於一應用中，該第二介電層322可為氧化物。現參考第3E圖，於224，去除過多的介電層直至該磊晶層304之表面露出為止。該閘極區域318上方該等凹入部分中剩餘的該第二介電層之該部分在該等凹入的閘極區域318上方形成一場介電層324。於一應用中，藉由化學機械拋光(CMP)製程去除該過多的介電層。將第二介電層及該第一介電層去除直至介於該等閘極溝槽之間該磊晶層304露出為止。
現參考第3F圖，於226，藉由任何廣為熟知的各向同性蝕刻法蝕刻該磊晶層304之該等露出部分。該蝕刻作業導致複數凹入的半導體突丘326。熟知此技藝之人士應察知的是該等凹入突丘326之蝕刻作業係為一第一自我校準製程，其 沿著該等閘極溝槽310之該等壁利用該場介電層324及閘極氧化物314作為一光罩用於該自我校準蝕刻。於228，該本體區域306之該上部分係以第二型雜質(例如，硼(P+))重摻雜。應察知的是該重摻雜部分實質上將形成該溝槽MOSFET裝置的源極區域328。
現參考第3G圖，於230，共形地沉積一第三介電層330。該第三介電層330可為一氧化物、一氮化物或相似者。現參考第3H圖，於232，各向同性地蝕刻該第三介電層330。熟知此技藝之人士應察知的是各向同性地蝕刻該第三介電層330將去除除了沿著該場介電層/閘極氧化物324、314之該等垂直側邊共形地沉積之外的該第三介電層330，從而在凹入突丘326中與該場介電層/閘極氧化物324、314相鄰形成間隔件332。
現參考第3I圖，於234，藉由任何廣為熟知的各向異性蝕刻方法蝕刻該源極區域328之該等露出部分。執行該蝕刻製程直至第二複數之溝槽，視為源極/本體接點溝槽334，延伸通過該源極區域328至該本體區域306為止。熟知此技藝之人士應察知的是第二複數之溝槽334之蝕刻作業係為利用該場介電質324、閘極氧化物314及間隔件332之結合作為用於該自我校準蝕刻的一光罩的一第二自我校準製程。於該第一應用中，該蝕刻製程形成配置在該等帶條狀單元閘極區域318之間的第二複數之大體上平行溝槽334。於另一應用中，該蝕刻製程形成複數之配置在藉由該等閉合單元閘極區域所形成的該等單元中大體上為矩形的溝槽。
現參考第3J圖，於236，該等本體區域306之該等露出部分係以第二型雜質(例如，磷(N+))重摻雜用以形成本體接點植入區域336。熟知此技藝之人士應察知的是該等本體接點植入區域336之植入作業係為利用該場介電層324、閘極氧化物314及間隔件332之結合作為用於該自我校準植入的一光罩的一第三自我校準製程。可利用一熱循環用以於該本體接點植入區域336中驅動。
現參考第3K圖，於238，在該源極/本體接點溝槽334中沉積一第二金屬層。於一應用中，該金屬可為鈦(Ti)、氮化鈦(TiN)、鎢(W)或是多層金屬諸如Ti/TiN/W。於240，去除該第二金屬層之過多的金屬用以在該源極/本體接點溝槽334中形成源極/本體接點插塞340。於一應用中，該第二金屬層係經化學-機械拋光(CMP)用以形成該源極/本體接點插塞340。
現參考第3L圖，於242，沉積一第三金屬層342。於一應用中，該金屬可為銅(Cu)、鋁(Al)或相似物。該第三金屬層342大體上形成該溝槽MOSFET裝置之該源極/本體接點。現參考第3M圖，於244，在該溝槽MOSFET裝置之背側上沉積一第四金屬層344。於一應用中，該金屬可為銅(Cu)、鋁(Al)或相似物。該第四金屬層344實質上形成該MOSFET裝置之汲極接點。於246，利用其他製程繼續製造作業。該等不同的製程典型地包括蝕刻、沉積、摻雜、清潔、退火、鈍化、切割及/或相似作業。
於一應用中，該第一型雜質可為一n型雜質諸如磷，以 及第二型雜質可為p型雜質諸如砷或硼用以形成一n通道MOSFET(N-MOSFET)，如第1圖中所示。於另一應用中，該第一型雜質可為一p型雜質以及該第二型雜質可為一n型用以形成一p通道MOSFET(P-MOSFET)，如第3M圖中所示。
回顧一下，前述內容揭示一溝槽金屬氧化物半導體場效電晶體(MOSFET)，根據一具體實施例，包括一汲極區域、複數之閘極區域其係配置位在該汲極區域上方、複數之閘極絕緣體區域其分別地相關於該複數之閘極區域之一各別區域的周圍配置、複數之源極區域其係配置位在介於複數之閘極絕緣體區域之間的該等凹入突丘中、複數之本體區域其係配置位在介於複數之閘極絕緣體區域之間以及介於複數之源極區域與該汲極區域之間的該等凹入突丘中。該MOSFET亦包括複數之本體接點區域其係配置位在每一本體區域中與該複數之源極區域相鄰、複數之源極/本體接點間隔件其係配置在該等凹入突丘上方該複數之閘極絕緣體區域之間、一源極/本體接點其係配置在該等源極/本體接點間隔件上方、以及複數之源極/本體接點插塞其係配置在該等源極/本體接點間隔件之間並將該源極/本體接點與複數之本體接點區域及複數之源極區域耦合。
已針對圖示及說明之目的提出前述本技術之特定具體實施例之說明。其並不意欲為徹底詳盡的或是將本發明限定在所揭示的精確形式上，並且明顯地就上述講授內容而言能夠作複數的修改及變化。選定並加以說明該等具體實施例為了對本技術之原理及其之實務上應用有最佳的詮 釋，從而使熟知此技藝之人士能夠充分地利用本技術及具有適於所考量實務上使用的複數修改之不同具體實施例。所意欲的是藉由附加的申請專利範圍及其之等效內容界定的本發明之範疇。
100‧‧‧溝槽金屬氧化物半導體場效電晶體
110‧‧‧源極/本體接點
115‧‧‧源極/本體接點插塞
120‧‧‧源極區域
125‧‧‧閘極區域
130‧‧‧閘極絕緣體區域/閘極氧化物區域
135‧‧‧場介電區域/場絕緣體區域
140‧‧‧源極/本體接點間隔件
145‧‧‧本體區域
147‧‧‧本體接點區域
150‧‧‧第一汲極區域
155‧‧‧第二汲極區域
160‧‧‧汲極接點
302‧‧‧基板
304‧‧‧半導體層/磊晶層
306‧‧‧磊晶層之上部分
307‧‧‧磊晶層之下部分
308‧‧‧閘極溝槽光罩
310‧‧‧閘極溝槽
314‧‧‧介電層
318‧‧‧閘極區域
320‧‧‧金屬層
322‧‧‧介電層
324‧‧‧場介電層
326‧‧‧半導體突丘
328‧‧‧源極區域
330‧‧‧第三介電層
332‧‧‧間隔件
334‧‧‧源極/本體接點溝槽
336‧‧‧本體接點植入區域
340‧‧‧源極/本體接點插塞
342‧‧‧第三金屬層342
344‧‧‧第四金屬層
第1圖係為本技術之一具體實施例的一溝槽MOSFET的一橫截面透視圖。
第2A-2D圖係為製造本技術之一具體實施例的一溝槽MOSFET之一方法的一流程圖。
第3A-3M圖係為製造本技術之一具體實施例的一溝槽MOSFET之不同階段的橫截面視圖。
100‧‧‧溝槽金屬氧化物半導體場效電晶體
110‧‧‧源極/本體接點
115‧‧‧源極/本體接點插塞
120‧‧‧源極區域
125‧‧‧閘極區域
130‧‧‧閘極絕緣體區域/閘極氧化物區域
135‧‧‧場介電區域/場絕緣體區域
140‧‧‧源極/本體接點間隔件
145‧‧‧本體區域
147‧‧‧本體接點區域
150‧‧‧第一汲極區域
155‧‧‧第二汲極區域
160‧‧‧汲極接點

Claims (22)

  1. 一種溝槽金屬氧化物半導體場效電晶體(MOSFET)，其包括：一汲極區域；一本體區域，其係配置在該汲極區域上方；一閘極區域，其係配置在該本體區域內的一溝槽中；一閘極絕緣體區域，其係配置於該閘極區域之周圍；一場絕緣體區域，其係配置在該閘極區域上方的該溝槽中；複數之源極區域，其係沿著與該閘極絕緣體區域之一周圍最近的該本體區域之表面而配置；複數之源極/本體接點間隔件，其係配置在該複數之源極區域上方的凹入突丘中、並鄰近該閘絕緣體區域，其中該等凹入突丘係與配置在該溝槽中的該場絕緣體區域校準；複數之源極/本體接點插塞，其係配置成穿過介於該閘極絕緣體區域之間的該等源極/本體接點間隔件以及該複數之源極區域；以及複數之源極/本體接點植入物，其係配置在該本體區域中最接近該等源極/本體接點插塞之處，其中該等源極/本體接點植入物係與該複數之源極本體接點間隔件校準。
  2. 如申請專利範圍第1項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中該閘極區域係經形成為複數之大體上平行伸長的結構。
  3. 如申請專利範圍第1項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中：該閘極區域之一第一部分係經形成為一第一複數之大體上平行伸長的結構；以及該閘極區域之一第二部分係經形成為一第二複數之大體上平行伸長的結構，大體上與該第一複數之大體上平行伸長的結構垂直。
  4. 如申請專利範圍第1項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中：該汲極區域包含一n-摻雜半導體；該本體區域包含一p-摻雜半導體；該閘極絕緣體區域包含一氧化物；該複數之源極區域包含一重n-摻雜半導體；以及該閘極區域包含一重n-摻雜半導體。
  5. 如申請專利範圍第4項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中該汲極區域包含：一第一部分，其包括一重n-摻雜半導體；以及一第二部分，其包括一輕n-摻雜半導體配置位在該本體區域與該第一部分之間。
  6. 如申請專利範圍第1項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中： 該汲極區域包含一p-摻雜半導體；該本體區域包含一n-摻雜半導體；該閘極絕緣體區域包含一氧化物；該複數之源極區域包含一重p-摻雜半導體；以及該閘極區域包含一重p-摻雜半導體。
  7. 如申請專利範圍第6項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中該汲極區域包含：一第一部分，其包括一重p-摻雜半導體；以及一第二部分，其包括一輕n-摻雜半導體配置位在該本體區域與該第一部分之間。
  8. 一種溝槽金屬氧化物半導體場效電晶體(MOSFET)，其包含：一汲極區域；複數之閘極區域，其係配置在該汲極區域上方的複數溝槽中；複數之閘極絕緣體區域，其中該複數之閘極絕緣體區域的每一者係配置於該複數之閘極區域之各者的周圍；複數之場絕緣體區域，其中該複數之場絕緣體區域的每一者係配置於該複數之閘極區域之各者上方的複數溝槽之各者中；複數之源極區域，其係配置在該等凹入突丘中介於該複數之閘極絕緣體區域之間，其中該等凹入突丘係與配置在該複數溝槽中的該複數之場絕緣體區域校準； 複數之本體區域，其係配置在該等凹入突丘中介於該複數之閘極絕緣體區域之間以及介於該複數之源極區域與該汲極區域之間；複數之本體接點區域，其係配置在該每一本體區域中與該複數之源極區域相鄰，其中該複數之本體接點區域與複數之源極本體接點間隔件校準；複數之源極/本體接點間隔件，其係配置在該複數之閘極絕緣體區域之間在該等凹入突丘上方；以及複數之源極/本體接點插塞，其係配置在該等源極/本體接點間隔件之間，並使該複數之本體接點區域與該複數之源極區域耦合。
  9. 如申請專利範圍第8項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中該閘極區域係經形成為複數之大體上平行伸長的結構。
  10. 如申請專利範圍第8項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中：該閘極區域之一第一部分係經形成為一第一複數之大體上平行伸長的結構；以及該閘極區域之一第二部分係經形成為一第二複數之大體上平行伸長的結構，大體上與該第一複數之大體上平行伸長的結構垂直。
  11. 如申請專利範圍第8項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中：該汲極區域包含一n-摻雜半導體； 該閘極區域包含一n-摻雜半導體；該閘極絕緣體區域包含一氧化物；該複數之源極區域包含一重n-摻雜半導體；該本體區域包含一p-摻雜半導體；該複數之本體接點區域包含一重p-摻雜半導體；該複數之源極/本體接點間隔件包含一氧化物；該源極/本體接點包含一第一金屬；以及該複數之源極/本體接點插塞包含一第二金屬。
  12. 如申請專利範圍第8項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中：該第一金屬包含鋁；以及該第二金屬包含鎢。
  13. 如申請專利範圍第8項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其進一步包含一漂移區域配置位在該汲極區域與該本體區域之間。
  14. 如申請專利範圍第13項之溝槽金屬氧化物半導體場效電晶體(MOSFET)，其中：該汲極區域包含一重n-摻雜半導體；以及該漂移區域包含一輕n-摻雜半導體。
  15. 一種製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其包含：將一第一半導體層沉積在一半導體基板上，其中該第一半導體層及該半導體基板係以一第一型之雜質加以摻雜； 將該第一半導體層之一第一部分以一第二型之雜質加以摻雜；於該第一半導體層中蝕刻複數之溝槽；在該複數之溝槽之壁上形成一第一介電層；於複數之溝槽中沉積一第二半導體層；形成一第二介電層，其覆蓋該複數之溝槽中的該第二半導體層；於該第一半導體層中蝕刻凹入突丘，該蝕刻係藉由該第一及第二介電層自我校準；將最接近該凹入突丘的該第一半導體層之一第二部分以一第二型之雜質加以摻雜；於該等凹入突丘中形成複數之源極/本體接點間隔件，該形成係藉由該等溝槽中該第二介電層自我校準；蝕刻介於該等源極/本體接點間隔件之間的複數之源極/本體接點溝槽，其中該源極本體接點溝槽延伸通過該第一半導體層之該第二部分；將最接近該等源極本體接點溝槽的該第一半導體層之一第三部分以第一型之雜質加以摻雜，該摻雜係藉由源極/本體接點間隔件自我校準；以及於該等源極/本體接點溝槽中沉積一第一金屬層。
  16. 如申請專利範圍第15項之製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其中一第一組之複數溝槽大體上係相互平行，以及一第二組之複數溝槽係相關於該第一組之複數溝槽為垂直-平行的。
  17. 如申請專利範圍第15項之製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其中該複數之溝槽大體上係相互平行。
  18. 如申請專利範圍第15項之製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其進一步包含在複數之溝槽中在該第二半導體層上形成一矽化物。
  19. 如申請專利範圍第15項之製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其中在複數之溝槽中形成該第二介電層覆蓋該第二半導體的作業包含：沉積該介電層；以及去除過多的介電層直至露出該第一半導體層以及複數之溝槽中該第二介電層覆蓋該第一半導體層為止。
  20. 如申請專利範圍第15項之製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其中形成該複數之源極/本體接點間隔件作業包含：在摻雜該第一半導體層之該第二部分之後共形地沉積一第三介電層；以及蝕刻該第三介電層藉此該第三介電層之該等部分大體上沿著最近於該等凹入突丘的該第二介電層之垂直側邊而繼續存在。
  21. 一種溝槽金屬氧化物半導體場效電晶體(MOSFET)，其包括：一汲極區域；一本體區域，其係配置在該汲極區域上方； 一閘極區域，其係配置在該本體區域內的一溝槽中；一金屬層，其係配置在該閘極區域上；一閘極絕緣體區域，其係配置於該閘極區域之周圍；一場絕緣體區域，其係配置在該閘極區域上方的該金屬層上方；複數之源極區域，其係配置在凹入突丘中且沿著與該閘極絕緣體區域之周圍最近的該本體區域之表面；複數之源極/本體接點間隔件，其係配置在該複數之源極區域上方的凹入突丘上方，其中該等凹入突丘係與該場絕緣體區域及閘絕緣區域校準；複數之源極/本體接點插塞，其係配置在該等源極/本體接點間隔件旁邊並且穿過該複數之源極區域；以及複數之源極/本體接點植入物，其係配置在該本體區域中該等源極/本體接點插塞下方，其中該等源極/本體接點植入物及該源極/本體接點插塞係與該複數之源極本體接點間隔件校準。
  22. 一種製造一溝槽金屬氧化物半導體場效電晶體(MOSFET)的方法，其包含：將一第一半導體層沉積在一半導體基板上，其中該第一半導體層及該半導體基板係以一第一型之雜質加以摻雜；將該第一半導體層之一第一部分以一第二型之雜 質加以摻雜；於該第一半導體層中蝕刻複數之溝槽；在該複數之溝槽之壁上形成一第一介電層；於複數之溝槽中沉積一第二半導體層；於該複數之溝槽中的該第二半導體層上方形成一第一金屬層；於該複數之溝槽中的該第二半導體層上方該第一金層上方形成一第二介電層；於該第一半導體層中蝕刻凹入突丘，該蝕刻係藉由該第一及第二介電層自我校準；將最接近該凹入突丘的該第一半導體層之一第二部分以一第二型之雜質加以摻雜；於該等凹入突丘中形成複數之源極/本體接點間隔件，該形成係藉由該等溝槽中該第二介電層自我校準；蝕刻介於該等源極/本體接點間隔件之間的複數之源極/本體接點溝槽，其中該源極本體接點溝槽延伸通過該第一半導體層之該第二部分；將該等源極本體接點溝槽下方的該第一半導體層之一第三部分以第一型之雜質加以摻雜，該摻雜係藉由該源極/本體接點間隔件自我校準；以及於該等源極/本體接點溝槽中沉積一第一金屬層。
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