JP4371668B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4371668B2 JP4371668B2 JP2003034678A JP2003034678A JP4371668B2 JP 4371668 B2 JP4371668 B2 JP 4371668B2 JP 2003034678 A JP2003034678 A JP 2003034678A JP 2003034678 A JP2003034678 A JP 2003034678A JP 4371668 B2 JP4371668 B2 JP 4371668B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- schottky
- semiconductor device
- source electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 239000000758 substrate Substances 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 description 29
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 26
- 238000005215 recombination Methods 0.000 description 21
- 230000006798 recombination Effects 0.000 description 21
- 239000000969 carrier Substances 0.000 description 14
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 11
- 230000005684 electric field Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000006731 degradation reaction Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008033 biological extinction Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8122—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＥＳＦＥＴ、ＰＨＥＭＴ等の半導体装置に関する。
【０００２】
【従来の技術】
マイクロ波帯からミリ波帯の高周波トランジスタとして、ＧａＡｓやＩｎＰを用いたショットキーゲート電界効果トランジスタ（metal-semiconductor field effect transistor：ＭＥＳＦＥＴ）、歪み高電子移動度トランジスタ（pseudomorphic high electron mobility transistors：ＰＨＥＭＴ）等が用いられている。これらのデバイスは、高出力ＲＦ（radio frequency）出力動作させた場合には、電界に起因する素子劣化を起こすことが知られている（例えば、非特許文献１、非特許文献２参照。）。特に、高周波トランジスタは、高周波数特性が要求されるので、ゲート長、チャネル深さ等の素子寸法を小さく設計される。このような素子を高電圧動作させた場合には、電界が非常に高くなり、電界に起因する特性劣化が生じやすい。例えば、ＧａＡｓ ＰＨＥＭＴは、室温でのＲＦ信頼性試験で出力が低下するとともに、動作時に高温になることが報告されている（例えば、非特許文献３）。
【０００３】
また、狭いバンドギャップの第１の半導体層と広いバンドギャップの第２の半導体層を有し、上記第１の半導体層中の上記第２の半導体層との界面に２次元電子ガスチャンネルが形成される高電子移動度トランジスタにおいて、第２の半導体層との間でｐ−ｎ接合を形成し、且つエネルギーバンド構造において、第２の半導体層の伝導体下端より高い伝導体下端を有して障壁を形成するゲート部となる第３の半導体層を、第２の半導体層上に設けて構成している（例えば、特許文献１参照。）。さらに、キャリア供給層やバッファ層中にこれらの層よりもバンドギャップが大きい化合物半導体層（エネルギー障壁層）を挿入することによってキャリアに対するエネルギー障壁を形成し、リーク電流を減らし、更に低雑音性能の向上を図る化合物半導体装置がある（例えば、特許文献２参照。）。またさらに、キャリア供給層の中に禁制帯幅の大きな層を形成し、正孔の流入を阻止している高電子移動度トランジスタがある（例えば、特許文献３参照。）。
【０００４】
【特許文献１】
特開昭６４−３６０８０号公開公報
【特許文献２】
特開平６−２４４２１８号公開公報
【特許文献３】
特開平９−２０５１９６号公開公報
【非特許文献１】
ＧａＡｓ ＩＣ ｓｙｍｐｏｓｉｕｍ （１９９５）、第８１−８４頁
【非特許文献２】
ＧａＡｓ ＩＣ ｓｙｍｐｏｓｉｕｍ （１９９４）、第２５９−２６２頁
【非特許文献３】
ＧａＡｓ ＭＡＮＴＥＣＨ （１９９７）、第４２−４５頁
【０００５】
【発明が解決しようとする課題】
ＰＨＥＭＴの劣化機構は、次のように考えられている。まず、高電界動作時に衝突電離により高エネルギーを持ったホットエレクトロン又はホットホールのホットキャリアが発生し、このホットキャリアが半導体装置の表面に到達して該表面を劣化させる。ホットキャリアがホットエレクトロンの場合には、表面パッシベーション膜にトラップされ、その負電荷のために空乏層が延びてチャネル狭窄が起こる。その結果、Ｉｍａｘ値が低下し、ＰＨＥＭＴの特性が劣化すると考えられる。この劣化機構は電界が大きくなるほど顕著になる。また、高周波特性を向上させるためにＩｎＰ系ＨＥＭＴ、あるいはメタモルフィックＨＥＭＴでは、衝突電離のエネルギーが大きくなるため、特性劣化が顕著となる。
【０００６】
本発明の目的は、ＭＥＳＦＥＴやＰＨＥＭＴ等の半導体装置において、電界による特性劣化を抑制することである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上に形成されたチャネル層と、
前記チャネル層の上に形成されたショットキー層と、
前記ショットキー層の上に設けられたゲート電極と、
前記ショットキー層の上で、前記ゲート電極から互いに反対方向に離間した２箇所にそれぞれｎ＋層を介して設けられたソース電極とドレイン電極と
を備え、
前記ショットキー層より狭いバンドギャップを有する第１層と、前記第１層の上に、前記ショットキー層に対してバンド不連続を有する第２層とが、前記ショットキー層の中に挿入されていることを特徴とする。
【０００８】
【発明の実施の形態】
本発明の実施の形態に係る半導体装置について、添付図面を用いて説明する。なお、図面においては実質的に同一の部材には同一の符号を付している。
【０００９】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１と図２とを用いて説明する。図１は、この半導体装置の断面図である。この半導体装置は、チャネル層にＩｎＧａＡｓ層を用いた歪み高電子移動度トランジスタ（ＰＨＥＭＴ）である。また、この半導体装置は、ＧａＡｓ基板１０上に、ＡｌＧａＡｓバッファ層９、Ｓｉドープの下部電子供給層８、ＩｎＧａＡｓチャネル層７、Ｓｉドープの上部電子供給層６、ＡｌＧａＡｓショットキー層５ａ、５ｂが順に積層されている。さらに、この半導体装置は、２層のショットキー層５ａとショットキー層５ｂとの間に再結合層１２と、該再結合層１２の上に設けられたバリア層１１とが挟まれていることを特徴とする。また、上記ショットキー層５ｂの上には、ゲート電極１が設けられている。また、ショットキー層５ｂの上で、ゲート電極１から互いに反対方向に離間してｎ＋ＧａＡｓ層４を介してソース電極２とドレイン電極３とが設けられている。
【００１０】
ここで、ショットキー層５には、通常Ａｌのモル比０．２４以下のＡｌＧａＡｓ層が用いられる。また、バリア層１１は、ショットキー層５に対してバンド不連続（ΔＥｃ、ΔＥｖ）な半導体材料からなり、ホール又は電子等のキャリアに対してバリア効果を有する。バリア層１１として、例えば、ショットキー層５よりＡｌのモル比が高い０．４以上のＡｌＧａＡｓ層や、ＩｎＧａＰ層を用いることができる。さらに、再結合層１２は、ショットキー層５よりバンドギャップが狭い材料からなる。再結合層１２としては、例えば、ＩｎＧａＡｓに酸素ドープされた層を用いることができる。また、再結合層１２には、界面又は層内に格子欠陥を有する層を用いてもよい。
【００１１】
次に、この半導体装置において、ショットキー層５ａ、５ｂの間に設けられた再結合層１２と、バリア層１１とによる効果について、図２を用いて説明する。図２は、ＲＦ高出力動作時において、高電界のためにチャネル層４内で発生したホットキャリアが再結合層１２で消滅する過程を示す概略図である。高電界のために発生したホットキャリアは、上記バリア層１１があるので、該バリア層１１より上の表面に到達しない。このためホットキャリアによる表面劣化が抑制される。また、該バリア層１１で止められたホットキャリアは、バリア層１１の下に設けられた再結合層１２でホールと電子との再結合によって消滅する。再結合層１２がない場合、バリア層１１で止められたホットキャリア、例えば、ホットホールがバリア層下で蓄積された場合にはポテンシャルが下がり、Ｉｄｓが増加してキンク波形を生じると考えられる。この半導体装置では、バリア層１１と、該バリア層の下に再結合層１２を設けたことによりホットキャリアによる表面劣化を防ぐと共に、ホットキャリアの蓄積を防ぐことができる。
【００１２】
実施の形態２．
本発明の実施の形態２に係る半導体装置について図３と図４とを用いて説明する。図３は、この半導体装置の断面図である。この半導体装置は、２層のショットキー層５ａとショットキー層５ｂとの間に再結合層１２と、該再結合層１２の上に設けられたバリア層１１とが挟まれていることを特徴とする。さらに、ソース電極２の下に、ｎ＋層４とショットキー層５ａとバリア層１１と再結合層１２とを貫いて、ソース電極２とショットキー層５ｂとを接続するｐ＋コンタクト層１５が設けられていることを特徴とする。このｐ＋コンタクト層１５は、ｐ型ドーパントＭｇ、Ｃ等のイオン注入によって形成される。
【００１３】
次に、このｐ＋コンタクト層１５による効果について、図４を用いて説明する。図４は、ソース電極２の下に設けたｐ＋コンタクト層１５によってバリア層１１の下のホットホール２６をソース電極２に流す過程を示す概略図である。そのため、バリア層１１の下でのホール（hole）の蓄積が抑制される。
【００１４】
実施の形態３．
本発明の実施の形態３に係る半導体装置について図５を用いて説明する。図５は、この半導体装置の断面図である。この半導体装置では、ショットキー層５ａ、５ｂの間にｎ型ドープ層１３と、該ｎ型ドープ層１３の下にｐ型ドープ層１４を設けていることを特徴とする。ｎ型ドープ層１３とｐ型ドープ層１４との積層によって、ｎ型ドープ層１３ではポテンシャルが下がり、ｐ型ドープ層１４ではポテンシャルが上がるため、バンド不連続が生じる。このため、この半導体装置では、ホットホールに対してバリア効果を有する。
【００１５】
実施の形態４．
本発明の実施の形態４に係る半導体装置について図６を用いて説明する。図６は、この半導体装置の断面図である。この半導体装置は、２層のショットキー層５ａとショットキー層５ｂとの間にｎ型ドープ層１３と、該ｎ型ドープ層１３の上に設けられたｐ型ドープ層１４とが挟まれていることを特徴とする。さらに、ソース電極２からＧａＡｓ基板１０まで貫くビアホール１６を設けていることを特徴とする。このビアホール１６によって、ｎ型ドープ層１３とｐ型ドープ層１４とによってせき止められたホールは、ビアホール１６からソース電極に流れる。これにより、ホットホールの蓄積が抑制される。
【００１６】
なお、この例ではビアホール１６は、ＧａＡｓ基板１０の面から開口され、ソース電極２まで貫通されたが、逆に、ソース電極２から開口され、ＧａＡｓ基板１０まで貫通されてもよい。
【００１７】
実施の形態５．
本発明の実施の形態５に係る半導体装置について図７を用いて説明する。図７は、この半導体装置の断面図である。この半導体装置では、ＧａＡｓ基板１０上に、ＡｌＧａＡｓバッファ層９、Ｓｉドープの下部電子供給層８、ＩｎＧａＡｓチャネル層７、Ｓｉドープの上部電子供給層６、ＡｌＧａＡｓショットキー層５が順に積層されている。また、上記ショットキー層５の上には、ゲート電極１が設けられている。さらに、ショットキー層５の上で、ゲート電極１から互いに反対方向に離間した箇所で、２層のＩｎＧａＰ層１７、１８に挟まれたｎ＋ＧａＡｓ層４を介してソース電極２とドレイン電極３とが設けられている。なお、ＩｎＧａＡｓ層１８は、ショットキー層５の表面を覆っている。
【００１８】
次に、ｎ＋ＧａＡｓ層４を２層のＩｎＧａＰ層１７、１８で挟むことによる効果について説明する。電界による表面劣化は、ショットキー層５の表面とｎ＋ＧａＡｓ層４の表面で生じる。一方、Ｐ系のＩｎＧａＰ等の化合物半導体は、Ａｓ系のＧａＡｓ、ＡｌＧａＡｓ等の化合物半導体と比較して、酸化が起こりにくい。また、ＩｎＧａＰは、価電子帯でのバンド不連続（ΔＥｖ）が大きく、ホットホールに対するバリア効果がある。さらに、ＩｎＧａＰは、表面酸化を生じにくい。そこで、表面劣化が生じやすいショットキー層５の表面とｎ＋ＧａＡＳ層とをＩｎＧａＰ層１７、１８で覆うことによって表面劣化が抑制される。なお、この半導体装置の作製では、図７に示す所定形状のＩｎＧａＰは、ＧａＡｓ、ＡｌＧａＡｓに対するＩｎＧａＰの選択的なエッチングによって形成される。
【００１９】
実施の形態６．
本発明の実施の形態６に係る半導体装置について図８を用いて説明する。図８は、この半導体装置の断面図である。この半導体装置では、ＧａＡｓ基板１０上に、ＡｌＧａＡｓバッファ層９、Ｓｉドープの下部電子供給層８、ＩｎＧａＡｓチャネル層７、Ｓｉドープの上部電子供給層６、ＡｌＧａＡｓショットキー層５が順に積層されている。また、上記ショットキー層５の上には、ゲート電極１が設けられている。さらに、ショットキー層５の上で、ゲート電極１から互いに反対方向に離間した箇所で、２層のＩｎＧａＰ層１７、１８に挟まれたｎ−ＧａＡｓ層４と、ｎ＋ＧａＡｓ層４とを介して、ソース電極２とドレイン電極３とがそれぞれ設けられている。なお、ＩｎＧａＡｓ層１８は、ショットキー層５の表面を覆っている。
【００２０】
この２層のＩｎＧａＰ層１７、１８に挟まれたｎ−ＧａＡｓ層４と、ｎ＋ＧａＡｓ層４とを設けた効果について説明する。上記実施の形態５で説明したのと同様に、ショットキー層５の表面と、ｎ−ＧａＡｓ層１９の表面とをＩｎＧａＰ層１７、１８で覆うことによって、高電界による表面劣化が抑制される。
【００２１】
なお、上記実施の形態では、ＧａＡｓ ＰＨＥＭＴを例として説明したが、本発明はこれに限定されず、ＭＥＳＦＥＴ、ＩｎＰ系ＨＥＭＴ、メタモルフィックＨＥＭＴ等のＦＥＴ（field-effect transistor）構造を有する半導体装置にも適用可能である。
【００２２】
【発明の効果】
本発明に係る半導体装置によれば、２層のショットキー層の間に再結合層と、該再結合層の上に設けられたバリア層とを備える。ＲＦ高出力動作時において、高電界のためにチャネル層内で発生したホットキャリアは、上記バリア層でせき止められてこれより上の表面に到達しない。このためホットキャリアによる表面劣化が抑制される。また、該バリア層で止められたホットキャリアは、バリア層の下に設けられた再結合層でホールと電子との再結合によって消滅する。そこで、ホットキャリアの蓄積を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の断面図である。
【図２】 図１の半導体装置において、バリア層と再結合層とによってホットキャリアを再結合させて消滅させる過程を示す概略図である。
【図３】 本発明の実施の形態２に係る半導体装置の断面図である。
【図４】 図３の半導体装置において、ソース電極下に設けたｐ＋層によってバリア層下のホットホールをソース電極に流す過程を示す概略図である。
【図５】 本発明の実施の形態３に係る半導体装置の断面図である。
【図６】 本発明の実施の形態４に係る半導体装置の断面図である。
【図７】 本発明の実施の形態５に係る半導体装置の断面図である。
【図８】 本発明の実施の形態６に係る半導体装置の断面図である。
【符号の説明】
１ ゲート電極、２ ソース電極、３ ドレイン電極、４ ｎ＋ＧａＡｓ層、５、５ａ、５ｂ ＡｌＧａＡｓ層（ショットキー層）、６ 上部電子供給層、７ チャネル層、８ 下部電子供給層、９ バッファ層、１０ ＧａＡｓ基板、１１バリア層、１２ 再結合層、１３ ｎ型ドープ層、１４ ｐ型ドープ層、１５ｐ＋コンタクト層、１６ ビアホール、１７、１８ ＩｎＧａＰ層、１９ ｎ−ＧａＡｓ層、２０ 電子、２２ ホール、２４ ホットホール、２６ ホットホールの経路
【発明の属する技術分野】
本発明は、ＭＥＳＦＥＴ、ＰＨＥＭＴ等の半導体装置に関する。
【０００２】
【従来の技術】
マイクロ波帯からミリ波帯の高周波トランジスタとして、ＧａＡｓやＩｎＰを用いたショットキーゲート電界効果トランジスタ（metal-semiconductor field effect transistor：ＭＥＳＦＥＴ）、歪み高電子移動度トランジスタ（pseudomorphic high electron mobility transistors：ＰＨＥＭＴ）等が用いられている。これらのデバイスは、高出力ＲＦ（radio frequency）出力動作させた場合には、電界に起因する素子劣化を起こすことが知られている（例えば、非特許文献１、非特許文献２参照。）。特に、高周波トランジスタは、高周波数特性が要求されるので、ゲート長、チャネル深さ等の素子寸法を小さく設計される。このような素子を高電圧動作させた場合には、電界が非常に高くなり、電界に起因する特性劣化が生じやすい。例えば、ＧａＡｓ ＰＨＥＭＴは、室温でのＲＦ信頼性試験で出力が低下するとともに、動作時に高温になることが報告されている（例えば、非特許文献３）。
【０００３】
また、狭いバンドギャップの第１の半導体層と広いバンドギャップの第２の半導体層を有し、上記第１の半導体層中の上記第２の半導体層との界面に２次元電子ガスチャンネルが形成される高電子移動度トランジスタにおいて、第２の半導体層との間でｐ−ｎ接合を形成し、且つエネルギーバンド構造において、第２の半導体層の伝導体下端より高い伝導体下端を有して障壁を形成するゲート部となる第３の半導体層を、第２の半導体層上に設けて構成している（例えば、特許文献１参照。）。さらに、キャリア供給層やバッファ層中にこれらの層よりもバンドギャップが大きい化合物半導体層（エネルギー障壁層）を挿入することによってキャリアに対するエネルギー障壁を形成し、リーク電流を減らし、更に低雑音性能の向上を図る化合物半導体装置がある（例えば、特許文献２参照。）。またさらに、キャリア供給層の中に禁制帯幅の大きな層を形成し、正孔の流入を阻止している高電子移動度トランジスタがある（例えば、特許文献３参照。）。
【０００４】
【特許文献１】
特開昭６４−３６０８０号公開公報
【特許文献２】
特開平６−２４４２１８号公開公報
【特許文献３】
特開平９−２０５１９６号公開公報
【非特許文献１】
ＧａＡｓ ＩＣ ｓｙｍｐｏｓｉｕｍ （１９９５）、第８１−８４頁
【非特許文献２】
ＧａＡｓ ＩＣ ｓｙｍｐｏｓｉｕｍ （１９９４）、第２５９−２６２頁
【非特許文献３】
ＧａＡｓ ＭＡＮＴＥＣＨ （１９９７）、第４２−４５頁
【０００５】
【発明が解決しようとする課題】
ＰＨＥＭＴの劣化機構は、次のように考えられている。まず、高電界動作時に衝突電離により高エネルギーを持ったホットエレクトロン又はホットホールのホットキャリアが発生し、このホットキャリアが半導体装置の表面に到達して該表面を劣化させる。ホットキャリアがホットエレクトロンの場合には、表面パッシベーション膜にトラップされ、その負電荷のために空乏層が延びてチャネル狭窄が起こる。その結果、Ｉｍａｘ値が低下し、ＰＨＥＭＴの特性が劣化すると考えられる。この劣化機構は電界が大きくなるほど顕著になる。また、高周波特性を向上させるためにＩｎＰ系ＨＥＭＴ、あるいはメタモルフィックＨＥＭＴでは、衝突電離のエネルギーが大きくなるため、特性劣化が顕著となる。
【０００６】
本発明の目的は、ＭＥＳＦＥＴやＰＨＥＭＴ等の半導体装置において、電界による特性劣化を抑制することである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板上に形成されたチャネル層と、
前記チャネル層の上に形成されたショットキー層と、
前記ショットキー層の上に設けられたゲート電極と、
前記ショットキー層の上で、前記ゲート電極から互いに反対方向に離間した２箇所にそれぞれｎ＋層を介して設けられたソース電極とドレイン電極と
を備え、
前記ショットキー層より狭いバンドギャップを有する第１層と、前記第１層の上に、前記ショットキー層に対してバンド不連続を有する第２層とが、前記ショットキー層の中に挿入されていることを特徴とする。
【０００８】
【発明の実施の形態】
本発明の実施の形態に係る半導体装置について、添付図面を用いて説明する。なお、図面においては実質的に同一の部材には同一の符号を付している。
【０００９】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１と図２とを用いて説明する。図１は、この半導体装置の断面図である。この半導体装置は、チャネル層にＩｎＧａＡｓ層を用いた歪み高電子移動度トランジスタ（ＰＨＥＭＴ）である。また、この半導体装置は、ＧａＡｓ基板１０上に、ＡｌＧａＡｓバッファ層９、Ｓｉドープの下部電子供給層８、ＩｎＧａＡｓチャネル層７、Ｓｉドープの上部電子供給層６、ＡｌＧａＡｓショットキー層５ａ、５ｂが順に積層されている。さらに、この半導体装置は、２層のショットキー層５ａとショットキー層５ｂとの間に再結合層１２と、該再結合層１２の上に設けられたバリア層１１とが挟まれていることを特徴とする。また、上記ショットキー層５ｂの上には、ゲート電極１が設けられている。また、ショットキー層５ｂの上で、ゲート電極１から互いに反対方向に離間してｎ＋ＧａＡｓ層４を介してソース電極２とドレイン電極３とが設けられている。
【００１０】
ここで、ショットキー層５には、通常Ａｌのモル比０．２４以下のＡｌＧａＡｓ層が用いられる。また、バリア層１１は、ショットキー層５に対してバンド不連続（ΔＥｃ、ΔＥｖ）な半導体材料からなり、ホール又は電子等のキャリアに対してバリア効果を有する。バリア層１１として、例えば、ショットキー層５よりＡｌのモル比が高い０．４以上のＡｌＧａＡｓ層や、ＩｎＧａＰ層を用いることができる。さらに、再結合層１２は、ショットキー層５よりバンドギャップが狭い材料からなる。再結合層１２としては、例えば、ＩｎＧａＡｓに酸素ドープされた層を用いることができる。また、再結合層１２には、界面又は層内に格子欠陥を有する層を用いてもよい。
【００１１】
次に、この半導体装置において、ショットキー層５ａ、５ｂの間に設けられた再結合層１２と、バリア層１１とによる効果について、図２を用いて説明する。図２は、ＲＦ高出力動作時において、高電界のためにチャネル層４内で発生したホットキャリアが再結合層１２で消滅する過程を示す概略図である。高電界のために発生したホットキャリアは、上記バリア層１１があるので、該バリア層１１より上の表面に到達しない。このためホットキャリアによる表面劣化が抑制される。また、該バリア層１１で止められたホットキャリアは、バリア層１１の下に設けられた再結合層１２でホールと電子との再結合によって消滅する。再結合層１２がない場合、バリア層１１で止められたホットキャリア、例えば、ホットホールがバリア層下で蓄積された場合にはポテンシャルが下がり、Ｉｄｓが増加してキンク波形を生じると考えられる。この半導体装置では、バリア層１１と、該バリア層の下に再結合層１２を設けたことによりホットキャリアによる表面劣化を防ぐと共に、ホットキャリアの蓄積を防ぐことができる。
【００１２】
実施の形態２．
本発明の実施の形態２に係る半導体装置について図３と図４とを用いて説明する。図３は、この半導体装置の断面図である。この半導体装置は、２層のショットキー層５ａとショットキー層５ｂとの間に再結合層１２と、該再結合層１２の上に設けられたバリア層１１とが挟まれていることを特徴とする。さらに、ソース電極２の下に、ｎ＋層４とショットキー層５ａとバリア層１１と再結合層１２とを貫いて、ソース電極２とショットキー層５ｂとを接続するｐ＋コンタクト層１５が設けられていることを特徴とする。このｐ＋コンタクト層１５は、ｐ型ドーパントＭｇ、Ｃ等のイオン注入によって形成される。
【００１３】
次に、このｐ＋コンタクト層１５による効果について、図４を用いて説明する。図４は、ソース電極２の下に設けたｐ＋コンタクト層１５によってバリア層１１の下のホットホール２６をソース電極２に流す過程を示す概略図である。そのため、バリア層１１の下でのホール（hole）の蓄積が抑制される。
【００１４】
実施の形態３．
本発明の実施の形態３に係る半導体装置について図５を用いて説明する。図５は、この半導体装置の断面図である。この半導体装置では、ショットキー層５ａ、５ｂの間にｎ型ドープ層１３と、該ｎ型ドープ層１３の下にｐ型ドープ層１４を設けていることを特徴とする。ｎ型ドープ層１３とｐ型ドープ層１４との積層によって、ｎ型ドープ層１３ではポテンシャルが下がり、ｐ型ドープ層１４ではポテンシャルが上がるため、バンド不連続が生じる。このため、この半導体装置では、ホットホールに対してバリア効果を有する。
【００１５】
実施の形態４．
本発明の実施の形態４に係る半導体装置について図６を用いて説明する。図６は、この半導体装置の断面図である。この半導体装置は、２層のショットキー層５ａとショットキー層５ｂとの間にｎ型ドープ層１３と、該ｎ型ドープ層１３の上に設けられたｐ型ドープ層１４とが挟まれていることを特徴とする。さらに、ソース電極２からＧａＡｓ基板１０まで貫くビアホール１６を設けていることを特徴とする。このビアホール１６によって、ｎ型ドープ層１３とｐ型ドープ層１４とによってせき止められたホールは、ビアホール１６からソース電極に流れる。これにより、ホットホールの蓄積が抑制される。
【００１６】
なお、この例ではビアホール１６は、ＧａＡｓ基板１０の面から開口され、ソース電極２まで貫通されたが、逆に、ソース電極２から開口され、ＧａＡｓ基板１０まで貫通されてもよい。
【００１７】
実施の形態５．
本発明の実施の形態５に係る半導体装置について図７を用いて説明する。図７は、この半導体装置の断面図である。この半導体装置では、ＧａＡｓ基板１０上に、ＡｌＧａＡｓバッファ層９、Ｓｉドープの下部電子供給層８、ＩｎＧａＡｓチャネル層７、Ｓｉドープの上部電子供給層６、ＡｌＧａＡｓショットキー層５が順に積層されている。また、上記ショットキー層５の上には、ゲート電極１が設けられている。さらに、ショットキー層５の上で、ゲート電極１から互いに反対方向に離間した箇所で、２層のＩｎＧａＰ層１７、１８に挟まれたｎ＋ＧａＡｓ層４を介してソース電極２とドレイン電極３とが設けられている。なお、ＩｎＧａＡｓ層１８は、ショットキー層５の表面を覆っている。
【００１８】
次に、ｎ＋ＧａＡｓ層４を２層のＩｎＧａＰ層１７、１８で挟むことによる効果について説明する。電界による表面劣化は、ショットキー層５の表面とｎ＋ＧａＡｓ層４の表面で生じる。一方、Ｐ系のＩｎＧａＰ等の化合物半導体は、Ａｓ系のＧａＡｓ、ＡｌＧａＡｓ等の化合物半導体と比較して、酸化が起こりにくい。また、ＩｎＧａＰは、価電子帯でのバンド不連続（ΔＥｖ）が大きく、ホットホールに対するバリア効果がある。さらに、ＩｎＧａＰは、表面酸化を生じにくい。そこで、表面劣化が生じやすいショットキー層５の表面とｎ＋ＧａＡＳ層とをＩｎＧａＰ層１７、１８で覆うことによって表面劣化が抑制される。なお、この半導体装置の作製では、図７に示す所定形状のＩｎＧａＰは、ＧａＡｓ、ＡｌＧａＡｓに対するＩｎＧａＰの選択的なエッチングによって形成される。
【００１９】
実施の形態６．
本発明の実施の形態６に係る半導体装置について図８を用いて説明する。図８は、この半導体装置の断面図である。この半導体装置では、ＧａＡｓ基板１０上に、ＡｌＧａＡｓバッファ層９、Ｓｉドープの下部電子供給層８、ＩｎＧａＡｓチャネル層７、Ｓｉドープの上部電子供給層６、ＡｌＧａＡｓショットキー層５が順に積層されている。また、上記ショットキー層５の上には、ゲート電極１が設けられている。さらに、ショットキー層５の上で、ゲート電極１から互いに反対方向に離間した箇所で、２層のＩｎＧａＰ層１７、１８に挟まれたｎ−ＧａＡｓ層４と、ｎ＋ＧａＡｓ層４とを介して、ソース電極２とドレイン電極３とがそれぞれ設けられている。なお、ＩｎＧａＡｓ層１８は、ショットキー層５の表面を覆っている。
【００２０】
この２層のＩｎＧａＰ層１７、１８に挟まれたｎ−ＧａＡｓ層４と、ｎ＋ＧａＡｓ層４とを設けた効果について説明する。上記実施の形態５で説明したのと同様に、ショットキー層５の表面と、ｎ−ＧａＡｓ層１９の表面とをＩｎＧａＰ層１７、１８で覆うことによって、高電界による表面劣化が抑制される。
【００２１】
なお、上記実施の形態では、ＧａＡｓ ＰＨＥＭＴを例として説明したが、本発明はこれに限定されず、ＭＥＳＦＥＴ、ＩｎＰ系ＨＥＭＴ、メタモルフィックＨＥＭＴ等のＦＥＴ（field-effect transistor）構造を有する半導体装置にも適用可能である。
【００２２】
【発明の効果】
本発明に係る半導体装置によれば、２層のショットキー層の間に再結合層と、該再結合層の上に設けられたバリア層とを備える。ＲＦ高出力動作時において、高電界のためにチャネル層内で発生したホットキャリアは、上記バリア層でせき止められてこれより上の表面に到達しない。このためホットキャリアによる表面劣化が抑制される。また、該バリア層で止められたホットキャリアは、バリア層の下に設けられた再結合層でホールと電子との再結合によって消滅する。そこで、ホットキャリアの蓄積を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の断面図である。
【図２】 図１の半導体装置において、バリア層と再結合層とによってホットキャリアを再結合させて消滅させる過程を示す概略図である。
【図３】 本発明の実施の形態２に係る半導体装置の断面図である。
【図４】 図３の半導体装置において、ソース電極下に設けたｐ＋層によってバリア層下のホットホールをソース電極に流す過程を示す概略図である。
【図５】 本発明の実施の形態３に係る半導体装置の断面図である。
【図６】 本発明の実施の形態４に係る半導体装置の断面図である。
【図７】 本発明の実施の形態５に係る半導体装置の断面図である。
【図８】 本発明の実施の形態６に係る半導体装置の断面図である。
【符号の説明】
１ ゲート電極、２ ソース電極、３ ドレイン電極、４ ｎ＋ＧａＡｓ層、５、５ａ、５ｂ ＡｌＧａＡｓ層（ショットキー層）、６ 上部電子供給層、７ チャネル層、８ 下部電子供給層、９ バッファ層、１０ ＧａＡｓ基板、１１バリア層、１２ 再結合層、１３ ｎ型ドープ層、１４ ｐ型ドープ層、１５ｐ＋コンタクト層、１６ ビアホール、１７、１８ ＩｎＧａＰ層、１９ ｎ−ＧａＡｓ層、２０ 電子、２２ ホール、２４ ホットホール、２６ ホットホールの経路
Claims (7)
- 半導体基板上に形成されたチャネル層と、
前記チャネル層の上に形成されたショットキー層と、
前記ショットキー層の上に設けられたゲート電極と、
前記ショットキー層の上で、前記ゲート電極から互いに反対方向に離間した２箇所にそれぞれｎ＋層を介して設けられたソース電極とドレイン電極と
を備え、
ｐ型ドープ層と、前記ｐ型ドープ層の上にｎ型ドープ層とが、前記ショットキー層の中に挿入されていることを特徴とする半導体装置。 - 前記ソース電極の下に、前記ソース電極と前記第１ショットキー層とを接続するｐ＋コンタクト層を有することを特徴とする請求項１に記載の半導体装置。
- 前記ソース電極から前記半導体基板まで貫くビアホールを備えることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に形成されたチャネル層と、
前記チャネル層の上に形成されたショットキー層と、
前記ショットキー層の上に設けられたゲート電極と、
前記ショットキー層の上で、前記ゲート電極から互いに反対方向に離間した２箇所にそれぞれｎ＋層を介して設けられたソース電極とドレイン電極と
を備え、
前記ショットキー層の表面をＰ系化合物半導体層で覆うと共に、
前記ソース電極と前記ショットキー層との間の前記ｎ＋層と、前記ドレイン電極と前記ショットキー層との間の前記ｎ＋層とをそれぞれ上下方向から挟む第１及び第２のＰ系化合物半導体層を備えることを特徴とする半導体装置。 - 半導体基板上に形成されたチャネル層と、
前記チャネル層の上に形成されたショットキー層と、
前記ショットキー層の上に設けられたゲート電極と、
前記ショットキー層の上で、前記ゲート電極から互いに反対方向に離間した２箇所にそれぞれｎ＋層を介して設けられたソース電極とドレイン電極と
を備え、
前記ショットキー層の表面をＰ系化合物半導体層で覆うと共に、
ｎ−層と、前記ｎ−層をそれぞれ上下方向から挟む第３及び第４のＰ系化合物半導体層とが、前記ｎ＋層と前記ショットキー層との間に挟まれていることを特徴とする半導体装置。 - 前記Ｐ系化合物半導体層は、ＩｎＧａＰ層であることを特徴とする請求項４又は５に記載の半導体装置。
- 前記チャネル層を上下方向から挟む第１及び第２電子供給層をさらに備えることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003034678A JP4371668B2 (ja) | 2003-02-13 | 2003-02-13 | 半導体装置 |
| US10/660,705 US6876011B1 (en) | 2003-02-13 | 2003-09-12 | Semiconductor device |
| US11/078,361 US20050167698A1 (en) | 2003-02-13 | 2005-03-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003034678A JP4371668B2 (ja) | 2003-02-13 | 2003-02-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004247450A JP2004247450A (ja) | 2004-09-02 |
| JP4371668B2 true JP4371668B2 (ja) | 2009-11-25 |
Family
ID=33020294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003034678A Expired - Fee Related JP4371668B2 (ja) | 2003-02-13 | 2003-02-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6876011B1 (ja) |
| JP (1) | JP4371668B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101848243B1 (ko) * | 2015-10-13 | 2018-05-28 | 한국전자통신연구원 | 반도체 장치 및 그 제작 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7229901B2 (en) * | 2004-12-16 | 2007-06-12 | Wisconsin Alumni Research Foundation | Fabrication of strained heterojunction structures |
| KR100631051B1 (ko) * | 2005-09-12 | 2006-10-04 | 한국전자통신연구원 | 부정형 고 전자 이동도 트랜지스터의 제조 방법 |
| JP2007305959A (ja) * | 2006-04-10 | 2007-11-22 | Seiko Epson Corp | 光素子およびその製造方法 |
| US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
| US9425306B2 (en) * | 2009-08-27 | 2016-08-23 | Vishay-Siliconix | Super junction trench power MOSFET devices |
| JP5663967B2 (ja) * | 2010-06-01 | 2015-02-04 | 住友電気工業株式会社 | 半導体装置 |
| JP2013048212A (ja) * | 2011-07-28 | 2013-03-07 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP5739564B2 (ja) * | 2014-04-11 | 2015-06-24 | パナソニック株式会社 | 電界効果トランジスタ |
| US9660032B2 (en) * | 2015-06-22 | 2017-05-23 | International Business Machines Corporation | Method and apparatus providing improved thermal conductivity of strain relaxed buffer |
| US11081485B2 (en) * | 2019-10-23 | 2021-08-03 | Win Semiconductors Corp. | Monolithic integrated circuit device having gate-sinking pHEMTs |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541228B2 (ja) | 1987-07-31 | 1996-10-09 | ソニー株式会社 | 高電子移動度トランジスタ |
| JP2978972B2 (ja) * | 1992-03-12 | 1999-11-15 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH06244218A (ja) | 1993-02-22 | 1994-09-02 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH09205196A (ja) | 1996-01-24 | 1997-08-05 | Hitachi Cable Ltd | インジウム・リン系高電子移動度トランジスタ |
| JPH09246528A (ja) | 1996-03-08 | 1997-09-19 | Hitachi Cable Ltd | インジウム・リン系高電子移動度トランジスタ |
| JP3604502B2 (ja) * | 1996-04-18 | 2004-12-22 | 本田技研工業株式会社 | 高電子移動度トランジスタ |
| US6242293B1 (en) * | 1998-06-30 | 2001-06-05 | The Whitaker Corporation | Process for fabricating double recess pseudomorphic high electron mobility transistor structures |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| JP2004200433A (ja) * | 2002-12-19 | 2004-07-15 | Toshiba Corp | 半導体装置 |
-
2003
- 2003-02-13 JP JP2003034678A patent/JP4371668B2/ja not_active Expired - Fee Related
- 2003-09-12 US US10/660,705 patent/US6876011B1/en not_active Expired - Fee Related
-
2005
- 2005-03-14 US US11/078,361 patent/US20050167698A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101848243B1 (ko) * | 2015-10-13 | 2018-05-28 | 한국전자통신연구원 | 반도체 장치 및 그 제작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004247450A (ja) | 2004-09-02 |
| US20050167698A1 (en) | 2005-08-04 |
| US6876011B1 (en) | 2005-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8779438B2 (en) | Field-effect transistor with nitride semiconductor and method for fabricating the same | |
| JP4913046B2 (ja) | エンハンスメントモードトランジスタデバイスとデプレッションモードトランジスタデバイスとを有するｉｉｉ−ｖ基板構造を形成する方法 | |
| US7557389B2 (en) | Field-effect transistor | |
| JP5469098B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| KR100359714B1 (ko) | 전자 고 이동성 트랜지스터와 이것의 제조 방법 | |
| US20050167698A1 (en) | Semiconductor device | |
| US8390029B2 (en) | Semiconductor device for reducing and/or preventing current collapse | |
| US20130032860A1 (en) | HFET with low access resistance | |
| JP2007519231A (ja) | Ｉｉｉ族窒化物素子の不動態化およびその方法 | |
| US20140319532A1 (en) | Heterojunction Semiconductor Device and Manufacturing Method | |
| WO2019208034A1 (ja) | スイッチングトランジスタ及び半導体モジュール | |
| US6429471B1 (en) | Compound semiconductor field effect transistor and method for the fabrication thereof | |
| JP2011066464A (ja) | 電界効果トランジスタ | |
| US9087888B2 (en) | Semiconductor device and electronic apparatus | |
| JP2013239735A (ja) | 電界効果トランジスタ | |
| JP2005191449A (ja) | 電界効果トランジスタ | |
| CN117913135B (zh) | 一种耗尽型GaN器件及其制备方法、HEMT级联型器件 | |
| US20180145165A1 (en) | Low resistance and leakage device | |
| JP2002217212A (ja) | ヘテロ接合電界効果トランジスタ | |
| Shiojima et al. | Improved carrier confinement by a buried p-layer in the AlGaN/GaN HEMT structure | |
| HARA et al. | InGaP-Channel Field Effect Transistors with High Breakdown Voltage | |
| JP2002124663A (ja) | ヘテロ接合電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090730 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090901 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |