JP2002124663A

JP2002124663A - ヘテロ接合電界効果トランジスタ

Info

Publication number: JP2002124663A
Application number: JP2000313678A
Authority: JP
Inventors: Makoto Inai; 誠稲井
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2000-10-13
Filing date: 2000-10-13
Publication date: 2002-04-26

Abstract

(57)【要約】【課題】マイクロ波からミリ波領域で動作する発振器や
パワーアンプに用いるＦＥＴに関し、高い順方向性電圧
を有し、かつ、直列抵抗の小さいＦＥＴを提供する。【解決手段】ゲート電極の下面を障壁層内に埋め込ませ
た電界効果トランジスタにおいて、障壁層内に少なくと
も１層のｐ型層とｎ型層によるｐｎ接合を形成すること
で、ＦＥＴの動作時の直列抵抗を小さくしつつ、高い順
方向性電圧を実現したヘテロ接合電界効果トランジス
タ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ヘテロ接合を有す
る半導体デバイスに関し、特にマイクロ波、ミリ波領域
で動作するヘテロ接合電界効果トランジスタに関するも
のである。

【０００２】

【従来の技術】マイクロ波、ミリ波領域で動作する素子
としてヘテロ接合電界効果トランジスタに属する高電子
移動度トランジスタやドープチャンネルヘテロ接合電界
効果トランジスタが用いられている。図５に、高電子移
動度トランジスタの断面構造を示す。

【０００３】この高電子移動度トランジスタの構造は、
図５にすように、半絶縁性基板８４の上面に、バッファ
層８５、下部障壁層８６、チャンネル層８７、障壁層８
８、コンタクト層８９が順番に形成されている。また、
コンタクト層８９の上面には、ソース電極８２とドレイ
ン電極８３が形成され、さらに、ソース電極８２とドレ
イン電極８３は、コンタクト層８９とオーミック接合さ
れている。また、ソース電極８２とドレイン電極８３の
間のコンタクト層８９の一部分を選択リセスエッチング
で除去した後に、露出した障壁層８８の上面にゲート電
極８１が形成されている。さらに、この高電子移動度ト
ランジスタは、ゲート電極８１とリセス加工部分が保護
膜９０で保護されている。ここで、この高電子移動度ト
ランジスタにおいて下部障壁層８６は、障壁層としての
機能以外に、電子供給層としての役割を果たしている。

【０００４】また、この高電子移動度トランジスタのリ
セスエッチング加工形状は、図５に示すような１段リセ
ス構造以外に、リセス部分が２段構造になっている２段
リセス構造が用いられる場合がある。図６に、一例とし
て、２段リセス構造の高電子移動度トランジスタの断面
構造を示す。図６に示すように、半絶縁性基板１０４の
上面に、バッファ層１０５、チャンネル層１０６、第１
障壁層１０７、第２障壁層１０８、目空き層１０９、コ
ンタクト層１１０が順番に形成されている。また、コン
タクト層１１０の上面には、ソース電極１０２とドレイ
ン電極１０３が形成され、さらに、ソース電極１０２と
ドレイン電極１０３は、コンタクト層１１０とオーミッ
ク接合されている。ここで、目空き層１０９は、コンタ
クト層１１０と第２障壁層１０８の間の段差を形成し、
２段リセス構造を形成している。なお、図６に示す２段
リセス構造を用いた場合であっても、チャンネル層１０
６の直下に、図５に示すものと同様に、下部障壁層（図
５における８６）を設けるようにしても良い。

【０００５】

【発明が解決しようとする課題】従来例の図５に示す１
段リセス構造のヘテロ接合電界効果トランジスタや図６
に示す２段リセス構造のヘテロ接合電界効果トランジス
タにおいて、障壁層は、チャンネル層の直上に位置する
層であり、ゲート電極とショットッキー障壁を形成して
いる。障壁層がＡｌＧａＡｓで形成されている場合、ゲ
ート金属（例えば、白金）に対する障壁高さは０．７ｅ
Ｖから１．０ｅＶ程度になっている。この障壁高さによ
ってゲートに振り込める順方向電圧の最大値が決まって
いる。また、この順方向電圧を高くすることができれば
ゲート電極下のチャンネルを十分に開けることができる
ため、ヘテロ接合電界効果トランジスタの最大電流Ｉma
xを大きくすることができるのでヘテロ接合電界効果ト
ランジスタの高出力化が可能となる。

【０００６】しかしながら、図５、図６に示す高電子移
動度トランジスタでは、障壁層はゲート電極とショット
キー接合するため、障壁層の材料と金属材料の関係によ
り障壁の高さが決まるので障壁高さを１ｅＶ以上にする
ことが困難であった。

【０００７】一方、順方向電圧を向上させるために、ゲ
ート電極下の障壁層に高抵抗層（低キャリア濃度層やノ
ンドープ層）を設け、さらに、障壁層を厚くすることで
順方向電圧を向上することができる。しかし、このよう
な高抵抗層は、電界効果トランジスタ（以下、ＦＥＴと
称す。）の直列抵抗成分を増加させるため、高出力ＦＥ
Ｔの損失を増加させる原因になっていた。

【０００８】このため、高利得、高出力、高効率な特性
が要求されるマイクロ波からミリ波領域で動作する発振
器やパワーアンプにおいて、ＦＥＴの直列抵抗を低減さ
せることとＦＥＴの最大電流Ｉmaxを増加させること
は、高効率で線形性の高い発振器やパワーアンプを実現
するために解決しなければならない課題となっていた。

【０００９】本発明は、上述の問題に鑑みてなされたも
のであり、ＦＥＴの順方向電圧を大きくすることによ
り、ＦＥＴの最大電流を大きくし、かつ、動作時の直列
抵抗を小さくしたＦＥＴを提供することを目的としてい
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明のヘテロ接合電界効果トランジスタは、半絶縁
性基板上にバッファ層、チャンネル層、障壁層、コンタ
クト層を有するヘテロ接合電界効果トランジスタにおい
て、前記コンタクト層と前記チャンネル層の間の障壁層
にゲート電極の下面が埋め込まれ、前記障壁層内が少な
くとも１層のｐ型層と少なくとも１層のｎ型層とが隣接
して形成されていることを特徴とする。

【００１１】すなわち、障壁層内でｐ型層とｎ型層との
ｐｎ接合を形成することで、障壁高さを向上している。
つまり、ｐｎ接合では、ｐ型層とｎ型層の伝導帯エネル
ギー差が障壁高さに相当するため、ｎ型層とショットキ
ー電極材料で決まる障壁高さに比較して障壁高さを高く
することができ、順方向電圧を大きくすることができ
る。従って、従来に比べて十分に大きい最大電流Ｉmax
を得られるとともに、障壁層に高抵抗層を用いていない
ためヘテロ接合電界効果トランジスタの直列抵抗の増加
を防いでいる。これにより、ヘテロ接合電界効果トラン
ジスタの高出力化と低損失化を実現している。

【００１２】

【発明の実施の形態】［第1実施例、図1］以下、本発明
の実施例であるヘテロ接合電界効果トランジスタについ
て、図１に基づいて説明する。

【００１３】図１に示すヘテロ接合電界効果トランジス
タは、１段リセス構造を有している。このヘテロ接合電
界効果トランジスタは、半絶縁性基板４の上にバッファ
層５、下部障壁層６、チャンネル層７、第１障壁層８、
第２障壁層９、第３障壁層１０、コンタクト層１１が順
番に形成されている。また、コンタクト層１１の上面に
はソース電極２、ドレイン電極３が形成され、コンタク
ト層１１とソース電極２、ドレイン電極３とは、オーミ
ック接合されている。さらに、ソース電極２とドレイン
電極３の間のコンタクト層１１の一部分をリセスエッチ
ングによりテーパー形状に形成した後に、第２の障壁層
９にゲート電極１が埋め込まれている。

【００１４】また、このヘテロ接合電界効果トランジス
タは、図１に示しているようにＳｉＮなどの保護膜１２
で保護されている。これらの層は、ＭＢＥ法，ＭＯＣＶ
Ｄ法などを用いたエピタキシャル成長法で形成されてい
る。

【００１５】つぎに、各層の構成材料について説明す
る。半絶縁性基板４は、ＧａＡｓ基板またはＩｎＰ基板
を使用している。バッファ層５は、ノンドープ層を用い
ているが、薄いｎ型層もしくはｐ型層でもよい。また、
バッファ層の材料は、ＧａＡｓを用いているが，ＡｌＧ
ａＡｓ，ＩｎＡｌＡｓを用いてもよい。また、これらの
材料の組み合わせた層や超格子構造の一般的な層構造を
用いてもよい。下部障壁層６は、障壁高さの高いＡｌＧ
ａＡｓを用いている。チャンネル層７は、ｎ型ＩｎＧａ
Ａｓを用いているがｎ型ドープ層、ノンドープ層もしく
はそれらの組み合わせまたはＧａＡｓ層でもよい。

【００１６】つぎに、本発明の主要部である障壁層につ
いて説明を行う。障壁層の材料は、ＡｌＧａＡｓを用い
て、第１障壁層８はｎ型ＡｌＧａＡｓで厚さ１００Å，
キャリア濃度２×１０⁺¹⁸ｃｍ^-3で形成し、第２障壁層
９はｐ型ＡｌＧａＡｓで厚さ２５Å，キャリア濃度５×
１０⁺¹⁷ｃｍ^-3で形成し、第３障壁層１０はｎ型ＡｌＧ
ａＡｓで厚さ１００Å，キャリア濃度２×１０⁺¹⁸ｃｍ
^-3で形成している。これにより、障壁層内にｐｎ接合の
層を構成している。また、ゲート電極１は、Ｐｔを主体
としたＰｔ／Ｔｉ／Ｐｔ／ＡｕやＰｔ／Ｍｏ／Ｔｉ／Ｐ
ｔ／Ａｕなどの積層電極で第３障壁層１０の表面に形成
し、熱処理による金属拡散でゲート電極１の下端が第２
障壁層９に埋め込まれている。

【００１７】ここで、第２障壁層９にゲート電極１が埋
め込まれているため、ゲート電極１と第２障壁層９がシ
ョットキー接合され、かつ、ゲート電極下で第２障壁層
９と第１障壁層８がｐｎ接合を構成しているので、ｎ型
のチャンネル層７に対してｐ型の第２障壁層９は障壁が
高くなる。これにより、ゲートに高い順方向電圧を振り
込むことができる。

【００１８】また、ゲート電極下以外の障壁層内では、
ｐ型層である第２障壁層９の上側に、ｎ型層である第３
障壁層１０が形成されているため、ｎｐｎ接合の働きに
よりｐ型層の伝導帯エネルギーレベルをｎ型層の伝導帯
エネルギーレベルに引下げるため、実効的に障壁高さが
低くなっている。これにより、ソース、ドレイン間の直
列抵抗が低くなっている。

【００１９】このときの状態の障壁高さを図４に詳しく
示す。図４は、ゲート電極７１（１）、第１障壁層７２
（８）、第２障壁層７３（９）、第３障壁層７４（１
０）の拡大部分を示し、ゲート電極下とゲート電極下以
外の各層の伝導帯エネルギーを併せて示している。この
とき、フェルミ準位ＥＦからの伝導帯エネルギーレベル
が障壁高さを示している。図４に示すようにゲート電極
下の障壁高さは、１．７ｅＶを確保されていることがわ
かる。また、図４のゲート電極下以外の障壁高さは低く
保たれていることがわかる。これは、ｐ型層の上下をｎ
型層で形成しているため、ｎｐｎ接合の構成になるので
ｐ型の伝導帯エネルギーのレベルが下がるためである。

【００２０】このように、ｐ型層とｎ型層を障壁層内に
作製することにより直列抵抗が小さく、かつ、高い順方
向電圧を加えることができる高出力ＦＥＴを作製するこ
とができる。

【００２１】また、ゲート電極下で障壁高さを高くし、
かつ、ゲート電極下以外の実効的な障壁高さを低くする
には、障壁層内のｐ型層の厚さとキャリア濃度が大きく
影響するため、ｐ型層の厚さを２５〜１００Å、キャリ
ア濃度を１×１０⁺¹⁷ｃｍ^-3〜１×１０⁺¹⁹ｃｍ^-3に設定
しなければならない。なお、障壁層内のｎ型層もｐ型層
に影響を与えるので、障壁層内のｎ型層の厚さを１００
〜２００Å、キャリア濃度を１×１０⁺¹⁸ｃｍ^-3〜１×
１０⁺¹⁹ｃｍ^-3に設定することが望ましい。

【００２２】［第２実施例、図２］以下、本発明の第２
実施例であるヘテロ接合電界効果トランジスタについ
て、図２に基づいて説明する。

【００２３】図２のヘテロ接合電界効果トランジスタ
は、半絶縁性基板２４の上に、バッファ層２５、チャン
ネル層２６、第１障壁層２７、第２障壁層２８、第３障
壁層２９、目空き層３０、コンタクト層３１が形成され
ている。目空き層３０は、ｎ型ＧａＡｓを用いている
が、ｎ型ＡｌＧａＡｓとｎ型ＧａＡｓの多層構造でもよ
い。その他の層は、第１実施例と同様の材料で構成して
いる。

【００２４】図２のものは、第１実施例と異なり、２段
リセス構造になっている。この２段リセス構造は、ソー
ス電極２２とドレイン電極２３の間のコンタクト層３１
を広くリセスエッチングし、その後、さらに中央の部分
をリセスエッチングしてゲート電極２１を形成してい
る。

【００２５】このように、２段リセス構造は、ゲート電
極２１とソース電極２２の間およびゲート電極２１とド
レイン電極２３の間に至る経路が２段構造に形成される
ことで、印加される電界が各段ごとに分散されるので、
１段に加わる電界は１段リセス構造より小さくなり、第
１実施例の１段リセス構造に比較して、素子耐圧が向上
している。

【００２６】第２実施例のヘテロ接合電界効果トランジ
スタにおいても、障壁層の構造は、第１実施例と同じよ
うに３層で構成されており、第１障壁層２７をｎ型層、
第２障壁層２８をｐ型層、第３障壁層２９をｎ型層に構
成している。これにより、第２実施例は、第１実施例と
同様の効果を持ちながら、さらに、２段リセス構造の利
点を付加することができる。

【００２７】ここで、実施例と同様な効果が得られる障
壁層の３層構造の変形例について説明を行う。第２実施
例の障壁層は、第１障壁層／第２障壁層／第３障壁層を
ｎ型層／ｐ型層／ｎ型層のＡｌＧａＡｓによるホモ接合
を構成している。このようなＡｌＧａＡｓによるホモ接
合の変形として、第１障壁層／第２障壁層／第３障壁層
をノンドープ層／ｐ型層／ｎ型層やｎ型層／ｐ型層／ノ
ンドープ層の組み合わせにしてもよい。さらに、障壁層
をＡｌＧａＡｓとＧａＡｓのヘテロ接合で構成してもよ
い。たとえば、第１障壁層／第２障壁層／第３障壁層を
ｎ型ＡｌＧａＡｓ層／ｐ型ＧａＡｓ層／ｎ型ＡｌＧａＡ
ｓ層やｎ型ＧａＡｓ層／ｐ型ＡｌＧａＡｓ層／ｎ型Ｇａ
Ａｓ層に構成してもよい。このような構成は、当然のこ
とながら、第１実施例のような１段リセス構造のＦＥＴ
に用いてもよい。

【００２８】また、障壁層内の少なくとも１層は、チャ
ンネル層のＩｎＧａＡｓよりもバンドギャップの大きい
ＧａＡｓやＡｌＧａＡｓを用いると耐圧を向上させるこ
とができる。

【００２９】［第３実施例、図３］以下、本発明の第３
実施例であるヘテロ接合電界効果トランジスタについ
て、図３に基づいて説明する。

【００３０】図３に示す第３実施例のヘテロ接合電界効
果トランジスタは、第２実施例と構造がほとんど同一
で、異なる点は、障壁層が４層構造になっていることで
ある。図３に示すように、第１障壁層４１、第２障壁層
４２、第３障壁層４３、第４障壁層４４とからなる４層
構造の障壁層が形成されている。

【００３１】ここで、第１障壁層４１はｎ型ＡｌＧａＡ
ｓで形成され、第２障壁層４２はｐ型ＧａＡｓで形成さ
れ、第３障壁層４３はノンドープＡｌＧａＡｓで形成さ
れ、第４障壁層４４はｎ型ＡｌＧａＡｓで形成されてい
る。

【００３２】また、ゲート電極２１の下面は、第２障壁
層４２のノンドープＡｌＧａＡｓ層に埋め込まれてい
る。このようにｐ型層の上面のノンドープ層にゲート電
極下面を作ることにより、ノンドープ層のキャリア濃度
が極めて低いのでｐ型層に影響を与えずにノンドープ層
の障壁高さをｐｎ接合の障壁高さに付加することができ
るため、第１実施例や第２実施例よりもゲート電極の順
方向電圧を大きくすることができる。

【００３３】

【発明の効果】以上のように本発明によれば、ヘテロ接
合電界効果トランジスタにおいて、ゲート電極が埋め込
まれている障壁層内にｐ型層とｎ型層を隣接させたｐｎ
接合を形成させることにより、障壁層内のゲート電極下
の障壁高さを高くすることができ、かつ、ゲート電極下
以外の障壁高さを低く抑えることができる。このため、
ＦＥＴの直列抵抗を増加させることなく、高い順方向電
圧をゲート電極に振り込むことができるため、ゲート領
域のチャンネル領域を十分に開放することができるので
最大電流Ｉmaxを高くすることができる。

【００３４】従って、本発明のヘテロ接合電界効果トラ
ンジスタを用いることにより、マイクロ波からミリ波領
域で動作す発振器やパワーアンプにおいて、高効率と高
い線形性を実現することができる。また、高周波帯に用
いられるヘテロ接合電界効果トランジスタにおいて、片
電源動作のエンハンスメント型ＦＥＴを作製しても一般
に用いられていた両電源タイプのディプリーション型Ｆ
ＥＴ以上の電力性能を得ることができる。これにより、
片電源動作のエンハンスメント型ＦＥＴで発振器やパワ
ーアンプを作製することで電源回路部分を簡略化できる
のでコストダウンが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例のヘテロ接合電界効果トラ
ンジスタの断面図。

【図２】本発明の第２実施例のヘテロ接合電界効果トラ
ンジスタの断面図。

【図３】本発明の第３実施例のヘテロ接合電界効果トラ
ンジスタの断面図。

【図４】障壁層内の伝導帯エネルギーレベル。

【図５】従来の１段リセス構造のヘテロ接合電界効果ト
ランジスタの断面図。

【図６】従来の２段リセス構造のヘテロ接合電界効果ト
ランジスタの断面図。

【符号の説明】

１，２１，７１，８１，１０１ ----- ゲート電極２，２２，８２，１０２ ----- ソース電極３，２３，８３，１０３ ----- ドレイン電極４，２４，８４，１０４ ----- 半絶縁性基板５，２５，８５，１０５ ----- バッファ層７，２６，８７，１０６ ----- チャンネル層６，８６ ----- 下部障壁層８，９，１０，４１，４２，４３，４４，７２，７３，
７４，８８，１０７，１０８ -----
障壁層１１，３１，８９，１１０ ----- コンタクト層３０，１０９ ----- 目空き層１２，３２，９０，１１１ ----- 保護膜

Claims

【特許請求の範囲】

【請求項１】半絶縁性基板上にバッファ層、チャンネル
層、障壁層、コンタクト層を有するヘテロ接合電界効果
トランジスタにおいて、前記コンタクト層と前記チャン
ネル層の間の障壁層にゲート電極の下面が埋め込まれ、
前記障壁層内が少なくとも１層のｐ型層と少なくとも１
層のｎ型層とが隣接して形成されていることを特徴とす
るヘテロ接合電界効果トランジスタ。
【請求項２】前記障壁層内の少なくとも１層は、チャン
ネル層よりもバンドギャップの大きい材料で形成されて
いることを特徴とする請求項１に記載のヘテロ接合電界
効果トランジスタ。
【請求項３】前記障壁層内のｐ型層の上側層をノンドー
プ層またはｎ型層で形成し、前記ｐ型層の下側層をノン
ドープ層またはｎ型層で形成することを特徴とする請求
項１または請求項２に記載のヘテロ接合電界効果トラン
ジスタ。
【請求項４】前記障壁層内のｐ型層の上側層と下側層を
ｎ型領域で形成していることを特徴とする請求項１ない
し請求項３に記載のヘテロ接合電界効果トランジスタ。
【請求項５】前記障壁層内のｐ型層は、接合する上側層
および下側層とヘテロ接合を形成していることを特徴と
する請求項１ないし請求項４に記載のヘテロ接合電界効
果トランジスタ。
【請求項６】ゲート電極底面を前記障壁層内のｐ型層の
表面または層内に形成していることを特徴とする請求項
１ないし請求項５に記載のヘテロ接合電界効果トランジ
スタ。
【請求項７】前記障壁層内のｐ型層の膜厚が２５Å以上
１００Å以下であることを特徴とする請求項１ないし請
求項６に記載のヘテロ接合電界効果トランジスタ。
【請求項８】前記障壁層内のｐ型層のキャリア濃度が１
×１０⁺¹⁷ｃｍ^-3以上１×１０⁺¹⁹ｃｍ^-3以下であること
を特徴とする請求項１ないし請求項７に記載のヘテロ接
合電界効果トランジスタ。
【請求項９】前記障壁層は、ＡｌＧａＡｓ層、ＧａＡｓ
層もしくはこれらの組み合わせからなることを特徴とす
る請求項１ないし請求項８に記載のヘテロ接合電界効果
トランジスタ。
【請求項１０】前記障壁層内に形成するゲート電極にＰ
ｔを含むことを特徴とする請求項１ないし請求項９に記
載のヘテロ接合電界効果トランジスタ。
【請求項１１】前記障壁層を有する電界効果トランジス
タはドープチャンネルヘテロ接合電界効果トランジスタ
であることを特徴とする請求項１ないし請求項１０に記
載のヘテロ接合電界効果トランジスタ。
【請求項１２】前記障壁層を有する電界効果トランジス
タは多段リセス構造を有することを特徴とする請求項１
ないし請求項１１に記載のヘテロ接合電界効果トランジ
スタ。