JPH09260645A - 半導体装置 - Google Patents

半導体装置

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JPH09260645A
JPH09260645A JP8063242A JP6324296A JPH09260645A JP H09260645 A JPH09260645 A JP H09260645A JP 8063242 A JP8063242 A JP 8063242A JP 6324296 A JP6324296 A JP 6324296A JP H09260645 A JPH09260645 A JP H09260645A
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source electrode
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Tadashi Natsume
正 夏目
Tadao Bandai
忠男 万代
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 オン抵抗を低減した半導体装置を提供する。 【解決手段】 一導電型のドレイン領域１４に規則的に
配列された反対導電型ボディ領域１３と、前記ボディ領
域１３内に配置された一導電型のソース領域１４と、前
記ソース領域１４とドレイン領域間にチャネルを形成す
るゲート電極１６と、前記ソース領域１４をで共通接続
するソース電極１５とを備えた半導体素子であって、前
記ソース電極１５の膜厚を４μ〜１０μの範囲内に設定
し、前記ソース電極１５とソースリード端子２３をワイ
ヤ２４で接続している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体装置に関し、特
に低オン抵抗の半導体装置に好適に利用できるものであ
る。
【０００２】
【従来の技術】図５は、従来の一般的な半導体装置（パ
ワーMOSFET）を示す断面図である。Ｎ+型のシリコン半
導体基板１にはＮ-型のエピタキシャル層２を有してい
る。ドレイン領域となるN+型のエピタキシャル層２に
は、多数の規則的に配列されたP型のボディ領域３を備
えており、P型のボディ領域３内にはＮ+型のソース領域
が形成され、個々のセルを構成している。相隣接するボ
ディ領域３、３間には、薄いゲート絶縁膜を介して多結
晶シリコンからなるゲート電極６が配置されている。そ
して、表面にアルミ膜を堆積したソース電極５は、ソー
ス領域５Ａ及びボディ領域３を短絡した状態で接続され
る。
【０００３】上述した半導体装置は、通常、金属をベー
スとした基板またはＴＡＢ上に実装され、ゲート電極、
ソース電極がそれぞれ、周辺に配置された導電パターン
又はリード端子とワイヤで電気的に接続され、所定出力
の電流を周辺回路に供給する。
【０００４】
【発明が解決しようとする課題】かかる半導体装置は、
大電流化に対応するためにオン抵抗（ＲDS）の低減が行
われている。半導体素子デバイスのオン抵抗は、一般的
に図６に示すように、チャネル抵抗（ＲCH）、エピタキ
シャル層（ＲEPI）、基板抵抗（ＲSUB）の和であり、更
に詳細には、ソース電極の配線抵抗も含まれ、半導体装
置全体のオン抵抗を考えるときはワイヤの配線抵抗をも
考慮される。このオン抵抗を低減させるために、半導体
素子のセルサイズの小型化及び各セルの微細化によっ
て、チャネル抵抗（ＲCH）の抵抗値を低減させることが
行われている。
【０００５】セルサイズの微細化等によって、半導体素
子デバイスのオン抵抗を低減させた場合であっても、上
記したように、ソース電極、及びワイヤの自己配線抵抗
が影響を及ぼしオン抵抗の低減化の妨げとなり、ワイヤ
接続を行った後の半導体装置自体のオン抵抗を低減化し
た超低オン抵抗の半導体装置を提供することが困難であ
った。
【０００６】かかる課題は、オン抵抗が比較的大きい、
例えば、３０mΩ以上もある半導体素子においては、半
導体装置全体のオン抵抗成分の内、配線の抵抗値のしめ
る割合が比較的小さいためにある程度無視することがで
きる。しかし、半導体素子のオン抵抗が小さい、例え
ば、１〜２９mΩの半導体素子デバイスにおいては、半
導体装置の全オン抵抗成分の内、ワイヤ等の配線抵抗成
分の占める割合が大きいために、ワイヤ等の配線抵抗が
無視できなくなり、それらの配線抵抗を低減化させるこ
とにより半導体装置全体のオン抵抗の低減化がおこなう
ことができる。
【０００７】しかしながら、従来では、図示しないがソ
ース電極とソースリード端子を接続するワイヤ線の本数
を増加させることによって、装置のオン抵抗の低減化を
行っていたが、ボンディング領域の制限、あるいは、ワ
イヤ線の長さが長くなり周辺ノイズを拾う恐れがあり、
信頼性が低下するという課題があった。本発明は、上述
した事情に鑑みて成されたものであり、ワイヤ等の配線
抵抗をも考慮した超低オン抵抗の半導体装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するために、以下の構成を採用した。即ち、第１の構
成は、一導電型のドレイン領域に規則的に配列された反
対導電型ボディ領域と、前記ボディ領域内に配置された
一導電型のソース領域と、前記ソース領域とドレイン領
域間にチャネルを形成するゲート電極と、前記ソース領
域をで共通接続するソース電極とを備えた半導体素子で
あって、前記ソース電極の膜厚を４μ〜１０μの範囲内
に設定し、前記ソース電極とソースリード端子をワイヤ
で接続したたことを特徴とする。
【０００９】ここで、前記半導体素子のオン抵抗は、比
較的低抵抗な、具体的には、１〜３０mΩであることを
特徴としている。一方、前記ソース電極は同一あるいは
異種の金属の２層構造としてもよい。次に、第２の構成
は、一導電型のドレイン領域に規則的に配列された反対
導電型ボディ領域と、前記ボディ領域内に配置された一
導電型のソース領域と、前記ソース領域とドレイン領域
間にチャネルを形成するゲート電極と、前記ソース領域
をで共通接続するソース電極とを備えた半導体素子であ
って、前記ソース電極とソースリード端子を接続するワ
イヤの前記ソース電極との接触領域を連続的に長く形成
し長形状となるようにしたことを特徴とする。
【００１０】ここで、前記半導体素子のオン抵抗は、比
較的低抵抗な、具体的には、１〜３０mΩであることを
特徴としている。
【００１１】
【発明の実施の形態】
（１）第１の実施形態 図１は、本発明を構成する半導体素子（パワーMOSFET)
を示す断面図である。Ｎ+型のシリコン半導体基板１１
にはN-型のエピタキシャル層１２を有している。ドレイ
ン領域となるN-型のエピタキシャル層１２には、多数の
規則的に配列されたP型のボディ領域１３を備えてお
り、P型のボディ領域１３内にはＮ+型のソース領域が形
成され、個々のセルを構成している。
【００１２】相隣接するボディ領域１３、１３間には、
薄いゲート絶縁膜を介して多結晶シリコンからなるゲー
ト電極１６が配置され、ボディ領域１３とソース領域間
にチャネル領域が形成される。かかる、チャネル領域
は、オン抵抗を低減させるために微細化されて形成され
る。この図には、図示されないが、セルの外側にガード
リング領域も形成され、オン抵抗の更なる低減化が行わ
れている。
【００１３】ボディ領域１３及びソース領域１４は、表
面に堆積されるアルミニウムからなるソース電極１５で
短絡状態で接続される。本発明では、ソース電極１５の
膜厚を４〜１０μ厚に設定し、ソース電極１５自体の配
線抵抗の低抵抗化を図り、半導体装置全体のオン抵抗の
増加を抑制するものである。
【００１４】ソース電極１５のアルミニウムは通常のス
パッタリング装置を用いて堆積することができ、好まし
い膜厚は、ターゲットとするオン抵抗値によって異なる
が、例えば、５μ程度の膜厚がもっとも好ましい。これ
以上の膜厚のアルミニウムを堆積させ、配線抵抗を更に
低減させることも可能であるが、膜厚をあまり厚くする
と堆積工程で不具合が生じる可能性がある。
【００１５】上述した半導体素子は、金属をベースとし
た基板またはTAB上に固着実装される。この実施例で
は、図２に示す如く、銅ベースのTAB２１上にろう材を
介して実装される。かかる、半導体素子のゲート電極１
６、及びソース電極１５は、TAB２１と分離配置された
金属からなるゲートリード端子２２、及びソースリード
端子２３にそれぞれワイヤ線２４でボンディング接続さ
れる。両端子２２、２３の間からはTAB２１と一体化さ
れたドレインリード端子２１Aが導出されている。
【００１６】本発明では、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化している、特にソース電極１５の
自己配線抵抗を極力低くしているために、ワイヤ接続後
の半導体装置全体の全オン抵抗成分の内、ワイヤの配線
抵抗成分の割合が大きいときであっても、半導体装置全
体のオン抵抗の増加を抑制することができる。この実施
例では、ソース電極１５となるアルミニウム膜の膜厚を
１層で５μ厚に形成したが、図３に示す如く、ソース電
極を同一あるいは異種の金属材料を積層してソース電極
の膜厚を５μあるいはそれ以上の膜厚のソース電極１５
を形成することができる。この場合、例えば、一層目を
アルミニウム、二層目を銅でそれぞれ２〜３μ厚に堆積
すればよい。この場合、二層目が銅であるためにアルミ
ワイヤ線を用いてボンディング接続するときにはボンデ
ィング領域上にはニッケルメッキ膜が形成されている。
【００１７】（２）第２の実施形態 図４は、本発明の他の半導体装置（パワーMOSFET)を示
す断面図である。図４において、半導体素子デバイスの
構造自体は、図１と略同じであり、異なるところは、こ
の実施形態の発明では、ソース電極の膜厚が従来と同じ
様に２〜３μ厚で形成られ、それ以外は図１と同じであ
るために、ここでは説明を省略する。
【００１８】この実施形態の特徴とするところは、ソー
ス電極１５とソースリード端子２２を接続するワイヤ線
２４のソース電極１５との接触領域を連続的に長くし、
接合部分３１が長形状となるようにボンディング接続さ
れているところである。ソース電極１５とワイヤ線２４
のボンディングは通常のボンディング装置を用いること
ができる。
【００１９】本発明では、半導体素子のソース電極１５
とワイヤ線２４の接触領域が大きいために、接合部分３
１の抵抗を従来より低減することができ、ワイヤ線２４
の配線抵抗自体を従来より低減させることができる。そ
の結果、オン抵抗を低抵抗化した半導体素子をTAB上に
実装したときであっても、配線抵抗をも含めた全オン抵
抗の抵抗値の増加を抑制することができる。
【００２０】
【発明の効果】以上に説明したように、本発明の半導体
装置によれば、ソース電極の膜厚を厚くし、ソース電極
の自己抵抗を極力低くし、半導体素子のオン抵抗をデバ
イス内部で超低抵抗化していることにより、全オン抵抗
成分の内、ワイヤの配線抵抗成分の割合が大きいときで
あっても、半導体装置全体を見た場合に、オン抵抗の増
加を抑制することができる。その結果、半導体装置の出
力電流の損失を抑制すると共に、発熱を抑制することが
でき、信頼性の優れた半導体装置を提供することができ
る。
【００２１】又、他の本発明の半導体装置によれば、半
導体素子のソース電極とワイヤ線の接触領域を連続的に
長くボンディング接続することにより、接合領域が大き
くなり、接合部分の抵抗を従来より低減することがで
き、ワイヤ線の配線抵抗自体を従来より低減させること
ができ、半導体装置の全オン抵抗の抵抗値の増加を抑制
することができる。その結果、半導体装置の出力電流の
損失を抑制すると共に、発熱を抑制することができ、信
頼性の優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に用いられる第１の実施形態の半導体素
子の断面図。
【図２】本発明の第１の実施形態の半導体装置の断面
図。
【図３】本発明に用いられる第２の実施形態の半導体素
子の断面図。
【図４】本発明に用いられる第２の実施形態の半導体素
子の断面図。
【図５】従来の半導体素子の断面図。
【図６】従来の半導体素子の断面図。
【符号の説明】
１１ 半導体基板 １２ エピタキシャル層 １３ ボディ領域 １４ ソース領域 １５ ソース電極 １６ ゲート電極 ２１ ＴＡＢ ２２、２３ リード端子 ２４ ワイヤ線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】一導電型のドレイン領域に規則的に配列さ
    れた反対導電型ボディ領域と、前記ボディ領域内に配置
    された一導電型のソース領域と、前記ソース領域とドレ
    イン領域間にチャネルを形成するゲート電極と、前記ソ
    ース領域をで共通接続するソース電極とを備えた半導体
    素子であって、前記ソース電極の膜厚を４μ〜１０μの
    範囲内に設定し、前記ソース電極とソースリード端子を
    ワイヤで接続したことを特徴とする半導体装置。
  2. 【請求項２】前記ソース電極は同一あるいは異種の金属
    の２層構造であることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】一導電型のドレイン領域に規則的に配列さ
    れた反対導電型ボディ領域と、前記ボディ領域内に配置
    された一導電型のソース領域と、前記ソース領域とドレ
    イン領域間にチャネルを形成するゲート電極と、前記ソ
    ース領域をで共通接続するソース電極とを備えた半導体
    素子であって、 前記ソース電極とソースリード端子を接続するワイヤの
    前記ソース電極との接触領域を連続的に長く形成し長形
    状となるようにしたことを特徴とする半導体装置。
  4. 【請求項４】前記半導体素子のオン抵抗が１mΩで〜３
    ０mΩであることを特徴とする請求項１乃至請求項３記
    載の半導体装置。
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