JP2008502156A - 接触抵抗が低減された半導体デバイス - Google Patents

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Abstract

【課題】パワー半導体デバイスの電気抵抗を小さくする。
【解決手段】 第１の導電性の材料から構成され、表面に電極を有する半導体ダイと、前記第１の導電性の材料の抵抗率よりも低い抵抗率を有する第２の材料から構成され、前記電極の上に設けられた導電性本体とを備える半導体デバイスと、第１の導電性の材料から構成された、半導体デバイスの電極の表面にバリア層を形成するステップと、前記第１の材料の電気抵抗率よりも電気抵抗率が低い第２の導電性の材料から構成されたシード層を、前記バリア層の上に形成するステップと、前記第２の材料から構成された前記シード層の上に導電製本体を形成するステップとを有する、半導体デバイスを製造するための方法に関する。
【選択図】図３

Description

本願は、「抵抗が低減された半導体ダイの接点」を発明の名称とし、２００４年６月３日に出願された米国仮特許出願第60/576,767号に基づくものであり、本願に基づく優先権を主張する。この米国仮特許出願の開示内容を、参考例として援用する。
シリコンセル技術の最近の技術により、例えば３０ＶのデバイスのＲＡは、例えば５０〜１４ｍオーム−ｍｍ2に減少した。半導体デバイス技術の進歩により、このＲＡは、減少し続けるようである。このような動向が続けば、約１０ｍｍ2のアクティブ面積は、製造プロセスに応じて、６３０μオームから２４０μオームのＲdsonとなることが予想される。
半導体デバイス技術が、目標となる仕様を満たすことができる場合、実装技術を大幅に改善しなければならない。DirectFET（登録商標）技術の導入により、従来の８リード線ＳＯＩＣパワーパッケージと比較して、ダイのない実装抵抗を大幅に低減することが可能となった。
本願の出願人によって販売されているDirectFET（登録商標）パッケージは、導電性カンと、カンの内部に配置され、カンの内側表面に電気的かつ機械的に接続された半導体ダイとを含む半導体パッケージとなっている。
米国特許第6,624,522号は、かかるパッケージの一例を示している。DirectFET（登録商標）パッケージとして具現化される実装概念を使用した場合、頂部金属抵抗を除く実装抵抗（ハンダ、導電性エポキシまたは同等物により、直接基板の導電性パッド、例えば回路基板に接続された半導体ダイのパワー電極、例えばソース電極に関連する抵抗）は、現在１００μオーム以下となっている。
しかし、頂部金属抵抗を検討すると、この抵抗は、使用するモデルに応じて０.２〜０.７ｍオームの間まで増加する。モデル化により、頂部金属部は、０.６６ｍオームまでの抵抗を有する電流パスを含み得ることが分かっている。従って、パッケージ、例えばDirectFET（登録商標）パッケージの全体の抵抗を改善するには、半導体ダイの頂部金属部の抵抗を減少することが望ましい。
本発明の１つの特徴によれば、半導体デバイスのパワー電極の電気抵抗は、厚くて、極めて導電性の高い金属、例えば銅を頂部金属部に形成することによって低減される。従って、本発明に係わるデバイスは、半導体ダイの表面に電極を有する半導体ダイを含み、この電極は、第１の導電性の材料から構成されたダイに、電気的かつ機械的に接続されている。更に、本発明に係わるデバイスは導電性本体を備え、この導電性本体は、第１の導電性の材料の抵抗率よりも低い抵抗率を含む第２の材料を備えている。
一実施例では、導電性本体と電極との間に、バリア層が挟持されている。
添付図面を参照して行う。本発明の次の詳細な説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
図１を参照する。従来技術に係わる半導体デバイス、例えばパワーＭＯＳＦＥＴは、半導体本体１０と、少なくとも１つのパワー電極（すなわちソース電極）１２と、制御電極（すなわちゲート電極）１４とを備えている。図１に示されたデバイスは、垂直導電タイプのパワーデバイスであり、第１パワー電極１２と反対の半導体本体１０の表面に、第２パワー電極（すなわちドレイン電極）（図示せず）を有する。
パワーデバイスの電極は、通常、ＡｌまたはＡｌＳｉから製造される。
次に図２および図３を参照する。本発明に係わる半導体デバイスは、半導体本体１０と、少なくとも１つのパワー電極１２と、制御電極１４とを有する。特に図３を参照すると、本発明に係わるデバイスは、パワー電極１２と反対の、半導体本体に第２パワー電極１６を含むことが好ましい。
本発明の好ましい実施例に係わる半導体デバイスは、垂直導電タイプのパワーＭＯＳＦＥＴであり、第１パワー電極１２は、ソース電極であり、第２パワー電極１６は、ドレイン電極であり、制御電極１４は、ゲート電極である。
図２は、２つの第１パワー電極１２を示しているが、本発明は、２つの第１パワー電極を必要としないことに留意すべきである。更に、好ましい実施例は、パワーＭＯＳＦＥＴであるが、本発明は他のパワー半導体デバイス、例えばＩＧＢＴ、パワーダイオード、トライアックおよびパワーバイポーラトランジスタなどに対しても、完全に使用できることに留意するべきである。
次に、特に図３を参照する。本発明の好ましい実施例に係わる半導体デバイスは、第１パワー電極１２に電気的に接続され、この上に配置されたバリア層１８と、このバリア層１８の上に配置され、電気的に接続された導電本体２０とを含んでいる。
導電性本体２０は銅から製造することが好ましいが、第１パワー電極１２よりも抵抗率が低い材料であれば、どの材料からも製造できる。バリア層１８は、チタン（Ｔｉ）から形成することが好ましく、ａ）拡散を通した銅による第１パワー電極１２の汚染を妨げるか、または理想的にはこれを防止し、ｂ）第１パワー電極１２への銅本体２０の良好な接着を保証するように機能する。
本発明の好ましい実施例では、チタン製バリア層１８は約２０ナノメータの厚さである。所望の抵抗率が得られるように、銅本体２０の厚さを選択する。この厚さは、１０μｍ〜２０μｍの間にあることが好ましい。しかし、本発明に係わるプロセスでは、１０μｍの厚さ、可能な場合には、これより厚い銅本体２０を得ることが可能である。
更に、導電性本体２０が、ａ）第１パワー電極１２に良好に接着し、更に、ｂ）第１パワー電極１２内に拡散しないか、または半導体ダイの機能に害を与えないような材料から製造した場合、このバリア層１８を省略できる。
本発明に係わるデバイスは、フリップチップタイプの実装をするように構成することが好ましい。特に各電極上の銅本体２０には、ハンダづけ可能な本体２２が設けられており、この本体２２によって、銅本体２０は、導電性接着剤、例えばハンダまたは導電性エポキシ、例えば銀を添加したエポキシによって直接導電性パッドに、電気的かつ機械的に接続することが可能となる。
適当なハンダづけ可能な本体２２の例は、銅本体２０を覆うように設けられたニッケル、例えば約２ミクロンの厚さの層と、このニッケル層の上に形成された鉛スズ層（例えば約１ミクロンの厚さ）と、ＮｉＡｇまたはＮｉＡｕのようなバイメタルスタックとを含んでいる。後者の場合、Ａｕをフラッシュとしてデポジットする。
好ましい実施例では、第１パワー電極１２と制御電極１４の双方は、バリア層１８と、銅本体２０と、フリップチップ実装を容易にするためのオプションとしてのハンダづけ可能な本体２２とを含んでいることに留意すべきである。
次に、図４および図５を参照する。本発明に係わるデバイスは、（図４で斜線で示されている）パッシベーション本体２４を含むことがある。このパッシベーション本体２４は、それぞれのハンダづけ可能な本体２２を露出させるための少なくとも１つの開口部２２を有し、導電性接着剤がパッシベーション本体２４内の各開口部の底部にある露出したハンダづけ可能な本体に到達することができる。
パッシベーション本体２４は、ハンダレジストとしても機能できる適当なエポキシから構成することが望ましい。その結果、このデバイスをフリップチップ実装したときに、ハンダまたはその他の任意の導電性接着剤が、第１パワー電極１２に流れ、これを制御電極１４にショートすることが防止される。
次に図６、図７および図８を参照する。本発明に係わるデバイスは、導電性カン２８内、または本願出願人に譲渡された米国特許第6,624,522号に開示されている概念に係わる他の導電性クリップ内に配置できる。この米国特許の内容を、本願では参考例として援用する。
特に図８を参照する。第２パワー電極１６は、導電性接着剤３０、例えばハンダまたは導電性エポキシの層により、カン２８の内側表面に、電気的かつ機械的に取り付けられている。従って、銅または銅合金から形成することが好ましい導電性カン２８は、第２パワー電極１６のための電気コネクタとして作動できる。
より詳細には、カン２８は、接続表面３２を含み、各表面は、基板３６、例えば回路基板上のそれぞれの導電性パッド３４に（導電性接着剤、例えばハンダまたは導電性エポキシにより）外部電極接続するためのものである。更に、制御電極１４および各第１パワー電極１２（明瞭にするため、１つしか示されていない）は、各々がその上部に配置された、ハンダづけ可能な本体２２を含むという点で、導電性接着剤、例えばハンダまたは導電性エポキシにより、それぞれの導電性パッド３４に直接電気接続するために利用できるようになっている。
上記とは異なり、本発明に係わるデバイスの第２パワー電極１６は、導電性接着剤、例えばハンダまたは導電性エポキシにより、リードフレームの導電性パッド、または回路基板のような基板に、電気的かつ機械的に取り付けできる。
本発明に係わるデバイスは、後述する方法によって製造される。
まず最初に、図９を参照する。複数の半導体ダイを有するように、半導体ウェーハ１０２を製造する。各ダイは、少なくとも１つのパワー電極１００を有する。このパワー電極１００は、好ましい実施例におけるように、第１パワー電極１２とすることができる。更に各ダイは、制御電極１０４、例えば上記のような制御電極１４を含むことができ、この制御電極は、パワー電極１００と同時に処理される。
次に図１０を参照する。電極１００、１０４をカバーするウェーハ１０２の一方の表面だけでなく、電極の間のウェーハ１０２の領域の上に、ブランケットバリア層１０６を形成する。このバリア層１０６は、チタンから形成することが望ましく、約２０ナノメータの厚さとする。チタンをスパッタリングしてもよい。ブランケットバリア層１０６を形成するための他の適当な材料として、チタンまたはチタンタングステンを挙げることができる。
その後、図１１に示すように、バリア層１０６の上に、ブランケット銅シード層１０８を形成する。このブランケット銅シード層１０８は、約２００ナノメータの厚さとすることができ、同じようにスパッタリングできる。
これとは異なり、無電解メッキによって、ブランケット銅シード層１０８をメッキしてもよい。このブランケット銅シード層１０８は、メッキ電流に対する低抵抗経路を形成し、メッキ電極として働く。
次に図２から分かるように、ブランケット銅シード層１０８の上に、フォトレジスト層１１０を形成する。一実施例では、フォトレジスト層１１０を形成するのに、シップレーＢＰＲ１００の液体フォトレジストを使用した。この材料は、マサチューセッツ州マールボローのローム・アンド・ハース社の電子材料として入手でき、１回の塗布で１００μｍまでの層を形成できるものとして選択した。
次に、開口部１１２を含むように、従来のフォトリソグラフィを使って、フォトレジスト層１１０をパターン化した。各開口部は、図１３から分かるように、各電極１００または１０４の上のブランケット銅シード層１０８の一部を露出する。
スピンコーティングトラックシステム上でフォトレジストのデポジット、エッジビード除去、および予備的硬化を完了できる。次に、マスクアライナーまたは同様のフォトツール内で、フォトレジストに露光する。次に、露光されたフォトレジスト材料を、適当な現像液内で現像する。必要であれば、高温でのポスト現像焼き付けステージを実行してもよい。
次に、フォトレジストを塗布するためのプロセスの一例を示す。
１．予備的クリーニング：５０ｒｐｍで３０秒間、イソプロピルアルコール（ＩｐＡ）を用い、次に５００ｒｐｍで２分間、窒素を用いた。
２．計量小出し：５０ｒｐｍで回転するウェーハ上に、２０秒以内で、５.５ｍｌのＢＰＲ１００を計量小出しした。
３．スプレッドサイクル：１００ｒｐｍ／秒の加速度で、５００ｒｐｍまでランプ関数に従って増加し、その後、１０秒間スピンした。
４．スピンサイクル：１０００ｒｐｍ（１０００ｒｐｍ／秒の加速度）まで、ランプ関数に従って増加し、その後、３０秒スピンした。
５．乾燥サイクル：３００ｒｐｍで３０秒乾燥させた。
６．エッジのビードの除去：イソプロピルアルコールを用いて、２ｍｍの周辺からフォトレジストを除去した。
７．ソフトベーク：対流オーブン内で３分６５℃を維持し、その後、９０℃までランプ関数に従って温度を増加し、３０分間硬化させた。
８．露光：硬化したウェーハに、３分間５ｍＪで紫外線を照射した。
９．ポストベーク：１１０℃で３０分間実行。
１０．現像：ＢＰＲ現像液を使ってフォトレジストを現像した。浴は、９６％のｖ／ｖの脱イオン水と４％のｖ／ｖ現像液から構成した。
１１．最終リンスおよび乾燥：脱イオン水を用い、その後、スピン塗布器の上で窒素を用いた。
フォトレジストの現像中、開口するアパーチャー内に、残留フォトレジスト材料が残ることがある。これらアパーチャー内で、均一なメッキを可能にするため、残留レジストは除去しなければならない。この除去は、酸素プラズマクリーンプロセスを用いて実行することが好ましい（ウェーハにＯ2を打ち込む）。
その後、図４に示すように、ウェーハ１０２のエッジに、電気接点１１３およびシールクランプ１１４を当接させる。後述するように、電気メッキ方法を容易にするために、電極１００、１０４に電圧を加えるように、電気接点１１３およびシールクランプ１１４を設ける。
次に、電気メッキ溶液内にウェーハ１０２を浸漬し、電気接点１１３に適当な電圧を加え、露出した銅シード層１０８上の各開口部１１２内で、銅本体２０を成長させる。更に、図１５に示すように、それぞれの各銅本体２０上に、ハンダ付け可能な本体２２を形成する。
電気メッキステップを実行するために、次の方法に従うことができる。
１．チャックにウェーハを載せる。このチャックは、電気接触もさせる機械的固定具である。
２．密なシールを保証するために、漏れテストを行う。
３．ウェーハを湿らせる。
４．１０％の硫酸を用いて、銅の上の酸化膜を除去する。
５．脱イオン水でリンスする。
６．窒素で乾燥させる。
７．業務用の銅メッキ溶液内で銅をメッキする。この溶液は撹拌してもよい。あるシステムでは、デポジットを助けるためにウェーハを回転する。
８．脱イオン水でリンスする。
９．窒素で乾燥する。
１０．業務用のニッケルメッキ溶液内でニッケルをメッキする。
１１．脱イオン水を用いてリンスする。
１２．窒素で乾燥する。
１３．業務用メッキ浴内でＳｎＰｂをメッキする。
１４．脱イオン水でリンスする。
１５．窒素で乾燥する。
代表的な電気メッキ方法では、電気メッキする表面は、カソードを形成し、この表面を、メッキ溶液内に浸漬させる。各メーカーは、自らのメッキ溶液を提供できる。これら材料のメーカーとして、アトテック・マクダーミド・ローム・アンド・ハース社およびクックソンエレクトロニクス社がある。これらメッキ溶液は、次のうちのいずれか１つとすることができる。
１．アルカリ性溶液−シアン化物、および非シアン化物のいくつかの変種。
２．マイルドなアルカリ性溶液−ピロリン酸。
３．酸−スルフェート、およびフルオロべート。
より一般的には、メッキ溶液は、酸をベースとする。かかるメッキ溶液の一例は、次の薬品を含むことができる。
１．Ｈ2ＳＯ4は、溶液全体の導電率に寄与し、アノードとカソードの分極を低下させる（例えば６０ｇ／ｌｔｒ）。
２．メッキ用ＣｕＳＯ４媒体（例えば２００ｇ／ｌｔｒ）。
３．ＨＣｌ。これは、アノードの腐食を助ける（例えばｐｐｍのレベル）。
４．光沢剤／グレインリファイナー。
５．キャリア／分極剤。これは、結晶の析出および構造化を助ける。
６．レベラー。これは、結晶の析出および構造化を助ける。
最後の３つの配合剤は、一般に有機材料である。メッキ中、各電極において、次の化学反応が生じる。
・アノード（＋Ｖｅを印加）において：銅の酸化Ｃｕ→Ｃｕ2+＋２ｅ-
・カソード／ウェーハ（−Ｖｅを印加）：銅の還元Ｃｕ2+＋２ｅ-→Ｃｕ
大まかに言えば、かつファラデーの法則から、銅（ＩＩ）イオン（Ｃｕ2+）から１モルの銅を製造するには、通常２×９６,４８５クーロンの電荷が必要である。メッキのレートは、電極に印加される電流によって決定され、ファラデーの法則と共に、次の式Ｑ＝電流（Ｉ）×時間（ｔ）を使って決定できる。
次に、図１６に示すように、残留フォトレジスト１１０を除去する。その後、銅本体２０の下にない銅シード材料１０８、およびバリア材料１０６を除去し、図１７に示された構造を得る。
例えば、次の手順を実行できる。
１．ＢＰＲ剥離剤を用いる剥離剤により、残留フォトレジストを剥離する。
２．銅エッチング剤により、銅をエッチングする。銅をエッチングするには、アルカリ性薬品および酸性薬品の双方が適当である。最も一般的なエッチング薬品の２つとして、アンモニア性エッチング剤および塩化銅エッチング剤がある。
３．脱イオン水でリンスする。
４．窒素で乾燥する。
５．チタンエッチング剤、例えば過酸化水素または希釈水素フッ素酸を用いて、チタンをエッチングする。
６．脱イオン水でリンスする。
７．窒素で乾燥する。
８．チャックから、ウェーハを取り出す。
次に、本発明に係わるデバイスを得るのに、公知の任意の方法に従って、ウェーハを処理する。例えば第２パワー電極を形成するように、バック金属を加え、上記のような複数のデバイスを得るために、パッシベーション２４を加え、パターン形成する。
例えばスクリーンプリント方法によって、ウェーハをパッシベート化する。このパッシベーション材料は、水性のベンゾ液状光像形成可能なポリマーであることが好ましい。パッシベーションを行う際に採ることができる方法の一例は、次のとおりである。
１．パッシベーション材料を混合する：１００重量部のペースト部分を１９重量部の硬化剤に加える。
２．この混合物をスクリーンプリントする。
３．８０℃で２０分間、対流オーブン内で適度粘着乾燥する。
４．５ｍＪで２５秒、パッシベーション部を露光する。
５．パッシベーション部を現像する。
６．対流オーブン内で、１５０℃で６０分間、最終硬化を実行する。
一部のケースでは、ウェーハが反った状態となる得ることに注意すべきである。このような現象は、電気メッキされた銅の微細な粒状構造の再結晶化によって生じた大きな応力に起因するものである。
その後、ウェーハ１０２をダイシングし、本発明に係わる個々の半導体デバイスを得る。このデバイスは、すぐに上記のような導電性カン２８内に収容できる状態、または他の任意のパッケージ、例えばＳＯ８、ＴＯ−２２０、Ｄ２ｐａｋ、Ｄｐａｋ、およびＮＬＰパッケージに実装できる状態にある。
ダイシングステップを実行するには、デュアルステップ切断方法を使用することが望ましいことがある。最初の切断は、特に銅のダイシング用に設定されたブレードを用いて実行し、その後、標準的な速度で、半導体ダイを切断するのに適した標準ブレードによって実行しなければならない。
ウェーハストリート内に銅がないようなウェーハを製造できるが、ウェーハの接触リングの周辺に存在する残留する銅に進入するには、銅のダイシングが必要である。メッキチャックシール内に嵌合するよう、周辺メッキ接点部を正確に設計することにより、銅のデポジットを回避し、銅のダイシングステップを不要にすることができる。接触リング上のメッキされた銅は、ウェーハ内に応力を生じさせる主な原因の１つであり得るので、再設計することは、ウェーハの反りを少なくすることにも役立つ。
図８は、本発明に係わる半導体デバイスを製造するための方法を要約するものである。
銅シード層からの残った材料が、電気メッキされた銅本体２０に合体することに留意すべきである。従って、本発明の好ましい実施例に係わるデバイスは、バリア層１８の上に形成された銅本体２０を含んでいる。
上記とは異なり、シード層デポジット、電気メッキ、フォトレジスト、銅エッチ／ストリップの方法を用いるか、またはこれとは異なり、パターンメッキによりＭＯＳＦＥＴダイに銅本体を形成できる。この別の方法では、電気メッキ後に、フォトレジストを塗布する。しかし、最小の銅エッチングしか必要でないという点で、電気メッキ前にフォトレジストを塗布することが望ましく、厚い銅の膜上で、より厳しい公差が得られることが多い。
銅の頂部表面で必要とされる金属仕上げ部は、ダイとパッケージとの間、またはダイと回路基板との間の必要な相互接続によって決定される。銅表面に対するハンダ付け可能な接点に対し、一般にニッケルバリアが必要であり、その後、薄い金の膜が必要である。ニッケル層は、相互金属形成を防止するが、金は、ニッケル層の酸化を防止すると共に、ハンダ付け可能な表面を提供できる。推奨される代表的なニッケル層の厚さは、４〜８μｍの範囲内である。
銅本体２０は、この本体が載っている電極の表面全体をカバーしなくてもよいことにも留意すべきである。むしろ、銅本体がカバーするデバイスは、このデバイスに対する抵抗率を、所望のように低減するように変更できる。
次に、例えば図２０Ａ〜図２０Ｃを参照する。図２０は、銅本体２０に対する第１パターン、第２パターンおよび第３パターンをそれぞれ示している。実験により、パターンを変えると、得られる抵抗率が影響を受けることが判った。
式Ｒ＝ρＬ／Ａを使用することに基づく、比較的簡単なモデルにより、頂部の金属部の抵抗は、ダイの頂部表面に沿って流れる電流に対する抵抗を、かなり大きくし得ることが判った。実際に、これらのモデルは、一方向に流れる電流しか検討しておらず、基板に接続されたデバイスのソースパッドを囲む平行な電流パスを含んでいないという欠点がある。
ダイのパワー電極に厚い銅を加えるという利点の、より正確な推定をするために、有限要素分析（ＦＥＡ）を実行した。周知のように、この有限要素方法は、限られた数の小さいサブドメインに対して演算される一連の関数により、グローバルなドメインにわたって、連続的な関数を近似できるという理論に基づくものである。
ペンシルバニア州キャノンズバーグのＡＮＳＹＳ社から入手できるＡＮＳＹＳは、有限要素分析を実行するのに使用できるソフトウェアであり、ダイ、基板、ダイ取り付け接着剤および銅のカンからの寄与分を含むように、ＡＮＳＹＳの確かなモデルを設定し、厳密にした。ベースラインとして、このモデルを使用し、モデルに対して銅の層を加えた。次に、デバイスＲdsonに対する金属の厚みの効果を調べるために、この層の厚さを変更した。
厚い銅を有するデバイスのＦＥＡモデルは、アルミニウムのフロントメタル部しか有しないデバイスと比較して、ソース領域の間で低下する電圧が小さくなることを示した。
図１９は、金属の厚さを増加したときのデバイスＲdsonに対する効果を示す。ソースパッドのすぐ下にあり、ダイの上にあるすべての銅のモデルを調査したことに留意されたい。例えば銅の厚さが０で、アルミの厚さが４μｍの場合、デバイスのＲdsonは約１.９ｍオームとなり、銅の厚さを２０μｍまで増加するにつれ、Ｒdsonは１.６７μオームまで低下する。このことは、２００μオームを越える減少であることを示す。
ダイの抵抗率をより大きいダイと同じに維持しながら、ダイサイズを小さくしたときに、厚い銅を加える効果を検討するためのモデルも開発した。いずれのケースにおいても、約２０μｍの銅を加えることにより、Ｒdsonを、０.５ｍオームよりも多く低減できるようである。
興味あることに、厚い銅を加えることによるＲdsonの絶対的な減少は、ダイサイズがより小さくなる場合に、よりおおきくなるようである。この結果は、ダイが小さくなる場合に、ソース面積のアスペクト比がより大きくなり、この結果、初期の頂部金属抵抗が大きくなることに起因するものと考えられる。
従って、いくつかの実験およびモデルにより、本発明者たちは、パワー電極に形成された厚い銅本体を有するダイの抵抗は、大幅に低減することを発見した。いずれのケースにおいても、例えば１〜２０μｍの銅を加えると、１８０〜２００μオームの範囲内のＲdsonを低減できることが証明された。
更に、モデルによれば、より小さいダイを用いた場合に、大きくはない場合の同様なＲdsonの絶対的なシフトが可能であることが予想され、一部のモデルは、厚い銅と、薄くされたダイとを組み合わせることにより、Ｒdsonを大幅に低減できることを予想している。
従って、ＤｉｒｅｃｔＦＥＴまたは従来のパッケージ、例えばＴＯ−２２０パッケージ内に組み立てられたときの本発明にかかわる半導体デバイスは、パッケージの全体の抵抗を低減できると予想される。
デバイスの抵抗率に対する面積カバー率の効果を検討するために、テストパターンが異なる３つのテストマスクを設計した。図２０Ａ〜図２０Ｃは、これらテストパターンの寸法を示す。各パターンで使用する設計規則を、次のようにリストアップする。
パターン１（フル表面カバー率）（図２０Ａ）
−最小２２０μｍの間隙
−最も近いＡｌの特徴部に対する最小５０μｍの間隙
ソース上の特徴部の面積：２×４.３４ｍｍ2
ゲート上の特徴部の面積：０.７７ｍｍ2
パターン２（減少されたカバー率）（図２０Ｂ）
−最小３００μｍの間隙
−最も近いＡｌの特徴部に対する最小５０μｍの間隙
ソース上の特徴部の面積：２×３.８０ｍｍ2
ゲート上の特徴部の面積：０.７７ｍｍ2
パターン３（ソースパッド下の銅のみ）（図２０Ｃ）
−パッシベーション開口部と同一
ソース上の特徴部の面積：２×１.７５ｍｍ2
ゲート上の特徴部の面積：０.７１ｍｍ2
図２１は、デバイスの抵抗率に対して、パターンが与え得る効果を示す。これから判るように、パワー電極の面積のすべて、およびかなりの部分を、それぞれカバーする銅パターン１および２（図２０Ａおよび２０Ｂ）は、デバイスの抵抗率の低減に最大に寄与する。
銅をメッキすることは、銅がダイの選択的な領域に形成でき、ダイの製造プロセス中、または実装中でも、銅を形成できるという点で有利である。メッキは、一般に回路基板業界で使用されており、有利なことに低温度のプロセスである。メッキされた銅も、純粋の銅の抵抗率に極めて近い電気的な抵抗率を有するという利点を有する。
好ましい実施例では、電気メッキ法を使って銅をメッキする。この電気メッキ法は、比較的高速のデポジットレートを提供できるという点で、比較的妥当な時間内に、数ミクロンよりも厚い銅が必要であるときに特に有利である。
時間が問題とならない場合、無電解メッキ法を使って、銅をメッキすることもできる。
本発明にかかわるデバイスの電極に、導電性本体を形成するための別の方法も使用できる。
例えば厚膜スクリーンプリント法は、パワーデバイスの電極の上に銅の厚膜を形成するために利用できる低コスト方法である。しかし、厚膜プリント方法のための処理温度は比較的高く（例えば５００℃＋）、一部のケースでは、この温度のために、ウェーハによっては反りが生じる。それにもかかわらず、かかる方法は、本発明を実行するのに実行できる。使用されるペーストの抵抗力がより低い限り、高温に関連する問題を克服するために低温のペーストを使用できる。
更に、銅の厚膜を形成するのにラミネート技術を使用できる。銅の厚膜を塗布するためのラミネートに基づく技術は、回路基板業界で一般に使用されている。ラミネート業界を使って、ウェーハに銅または樹脂の膜を塗布できるが、膜と電極の間に、電気接続部を形成することは、レーザーまたは従来のドリル加工、メッキ加工を必要としたり、場合によっては充填も必要となりやすい。従って、ラミネート化は、ウェーハの表面をメッキすることよりも高価であるが、本発明を実施するのに使用できる。
要約すれば、上記理由から、他の方法は、本発明の範囲内にあると見なされる。他の方法よりも電気メッキが好ましい。
以上で、本発明の特定の実施例に関連して、本発明について説明したが、当業者には、他の多くの変形例、変更例または他の用途が明らかであると思う。従って、本発明は、本明細書の特定の開示によって限定されるものでなく、特許請求の範囲のみによって定められるものである。
従来技術に係わる半導体ダイの頂部平面図を示す。 本発明に係わる半導体ダイの頂部平面図を示す。 矢印の方向から見た３−３線に沿った、本発明に係わる半導体デバイスの断面図を示す。 上部にパッシベーション層が形成されている、本発明に係わる半導体デバイスの頂部平面図を示す。 矢印の方向から見た５−５線に沿った、図４に示されたデバイスの断面図を示す。 本発明に係わる半導体デバイスを含むパッケージの頂部斜視図を示す。 本発明に係わる半導体デバイスを含むパッケージの底部斜視図を示す。 矢印の方向から見た８−８線に沿った、図７に示されたデバイスの断面図を示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に従った半導体デバイスの製造におけるステップの１つを示す。 本発明の一実施例に係わるデバイスを製造するためのプロセスの概要を示す。 本発明に係わる半導体デバイスにおける、電気的抵抗率の低下に対する導電性本体の厚さの影響を示す。 より低い抵抗率を示す導電性本体が半導体デバイスの電極の表面全体をカバーしている、本発明の一実施例の頂部平面図である。 より低い抵抗率を示す導電性本体が半導体デバイスの電極のすべてではないが、かなりの部分をカバーしている、本発明の一実施例の頂部平面図である。 より低い抵抗率を示す導電性本体が半導体デバイスの電極の全表面のすべてではないが（図２Ｂに示される部分よりも）少ない部分をカバーしている、本発明の一実施例の頂部平面図である。 電気的抵抗率の低下に対する導電性本体のパターンの影響をグラフである。
符号の説明
１０ 半導体本体
１２ パワー電極
１４ 制御電極
１６ 第２パワー電極
１８ バリア層
２０ 導電性本体
２２ ハンダ付け可能な本体
２４ パッシベーション本体
２６ 開口部
２８ カン
３０ 接着層
３２ 接続表面
３４ 導電性パッド
３６ 基板
１００ パワー電極
１０２ ウェーハ
１０４ 制御電極
１０６ バリア層
１０８ シード層
１１０ フォトレジスト層
１１２ 開口部

Claims (25)

  1. 第１の導電性の材料から構成され、表面に電極を有する半導体ダイと、
    前記第１の導電性の材料の抵抗率よりも低い抵抗率を有する第２の材料から構成され、前記電極の上に設けられた導電性本体とを備える半導体デバイス。
  2. 前記電極は、アルミニウムから構成されている、請求項１記載のデバイス。
  3. 前記電極と前記導電性デバイスとの間に挟持されたバリア層を含む、請求項１記載のデバイス。
  4. 前記バリア層は、チタンから構成されている、請求項３記載のデバイス。
  5. 前記導電製本体は、少なくとも約１０〜約２５ミクロンの厚さである、請求項１記載のデバイス。
  6. 前記半導体デバイスは、パワー半導体デバイスであり、前記電極は、前記パワー半導体デバイスのパワー電極である、請求項１記載のデバイス。
  7. 前記半導体デバイスは、パワー半導体デバイスであり、前記電極は、前記パワー半導体デバイスの制御電極である、請求項１記載のデバイス。
  8. 前記半導体デバイスは、パワーＭＯＳＦＥＴであり、前記電極は、前記パワーＭＯＳＦＥＴのソース電極である、請求項１記載のデバイス。
  9. 前記半導体デバイスは、パワーＭＯＳＦＥＴであり、前記電極は、前記パワーＭＯＳＦＥＴのゲート電極である、請求項１記載のデバイス。
  10. 前記導電製本体の上に設けられたハンダ付け可能な本体を更に含む、請求項１記載のデバイス。
  11. 前記ハンダ付け可能な本体は、前記銅の本体の上に設けられたニッケル層と、前記ニッケル層の上に設けられた鉛スズ層とから構成されている、請求項１０記載のデバイス。
  12. 前記ハンダ付け可能な本体は、ＮｉＡｇまたはＮｉＡｕのいずれかから構成されている、請求項１０記載のデバイス。
  13. 前記ハンダ付け可能な本体の上に形成された、少なくとも１つの開口部を有するパッシベーション本体を更に含む、請求項１０記載のデバイス。
  14. 前記電極と反対の表面に配置された別の電極を更に備え、この別の電極は、導電性カンの内側表面に、電気的かつ機械的に接続されている、請求項１記載のデバイス。
  15. 前記電極と反対の表面に配置された別の電極を更に備え、この別の電極は、リードフレームの導電性パッドまたは基板のいずれかに、電気的かつ機械的に取り付けられている、請求項１記載のデバイス。
  16. 第１の導電性の材料から構成された、半導体デバイスの電極の表面にバリア層を形成するステップと、
    前記第１の材料の電気抵抗率よりも電気抵抗率が低い第２の導電性の材料から構成されたシード層を、前記バリア層の上に形成するステップと、
    前記第２の材料から構成された前記シード層の上に導電製本体を形成するステップとを有する、半導体デバイスを製造するための方法。
  17. 前記電極を、アルミから構成する、請求項１６記載の方法。
  18. 前記バリア層を、チタンから構成する、請求項１６記載の方法。
  19. 前記第２の材料を、銅から構成する、請求項１０記載の方法。
  20. 前記導電製本体は、少なくとも約１０〜約２５ミクロンの厚さである、請求項１９記載の方法。
  21. 前記半導体デバイスは、パワー半導体デバイスであり、前記電極は、前記パワー半導体デバイスのパワー電極である、請求項１６記載の方法。
  22. 前記半導体デバイスは、パワー半導体デバイスであり、前記電極は、前記パワー半導体デバイスの制御電極である、請求項１６記載の方法。
  23. メッキにより、前記導電製本体を形成する、請求項１６記載の方法。
  24. 電気メッキにより、前記導電製本体を形成する、請求項１７記載の方法。
  25. 無電解メッキにより、前記導電製本体を形成する、請求項１７記載の方法。
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