KR20030044887A - 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법 - Google Patents

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KR20030044887A
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Abstract

본 발명은 기판(1) 상에 상호접속부(4)를 제조하는 방법에 관한 것이다. 이 방법 은 기판(1)에 마스크(7)를 도포하는 단계, 마스크(7)를 패터닝하여, 상호접속부(4)에 대응하는 개구부를 갖게 하는 단계, 개구부 내의 상호접속부(4)를 확산 배리어(2) 상에 증착하는 단계, 마스크(7)를 제거하는 단계, 상호접속부(4)의 캡슐화를 제공하는 단계를 포함한다. 본 발명은 이와 유사하게 대응하는 상호접속부(4)를 제공한다.

Description

기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법{FABRICATION METHOD FOR AN INTERCONNECT ON A SUBSTRATE AND A CORRESPONDING INTERCONNECT}
본 발명은 기판상의 상호접속부(interconnect) 및 대응하는 상호접속부의 제조 방법에 관한 것이다.
웨이퍼 레벨 패키징(WLP), 페이퍼 레벨 테스트(WLT) 및 웨이퍼 레벨번인(WLBI) 기술의 발전으로, 반도체 기판 또는 반도체 칩에 X, Y 및 X 방향으로 내장된 컴플라이언스(built-in compliance)(플렉서빌리티(flexibility))를 갖는 전기 접속 소자를 제공할 필요가 있다.
또 다른 조건은 반도체 칩에서 인쇄 회로 기판까지 안정한 전기 접속을 제공할 필요가 있다. 동 상호접속부(copper interconnect)의 경우, 이 금속은 산화 및 부식에 보호되어야 한다. 이는 흔히 동을 금(gold)과 같은 다른 보다 저항 금속으로 캡슐화하므로써 실현된다.
이와 같은 보호의 단점은, 제조시 부수적인 리소그래피 단계가 필요하다는 것이다. 이는 공정을 보다 비용이 많이 들게 하고 보다 복잡하게 한다.
도 6은 종래 방법에 따른 상호접속부가 구비된 반도체 기판(1)의 단면도이다. 후속하는 모든 코팅 단계에 대한 확산 배리어로서 작용하는 티타늄 화합물로 된 층(2)이 스퍼터링 방법에 의해 기판(1)에 도포된다. 그 위에, 스퍼터링 방법에 의해 도포되고 단락 회로 층으로서 동 상호접속부(4)로의 후속하는 전기영동 코팅(electrophoretic coating)을 가능하게 하며 그리고 확산 배리어로서 필요한 동 캐리어 층(3)이 인접한다. 전착(electrodeposited)될 수 있는 포토레지스트로 된 포토리소그래픽하게 패턴화된 마스크(7)는 상호접속부(4)의 폭을 결정한다.
니켈 층(5)이 동 상호접속부(4) 위에 도포된다. 니켈층 위에는, 후자는 솔더(solder)로의 표면의 적절한 습화(wetting)이 니켈에 발생하지 않기 때문에 솔더로의 습화에 필요한 금 층(6)에 인접한다. 금(gold)이 동(copper) 속으로 완전히 확산할 것이기 때문에, 니켈 층(5)은 동 층(4)과 금 층(6) 간의 확산배리어(diffusion barrier)로서 작용한다.
도 7은 전착될 수 있는 포토레지스트로 된 마스크(7)를 제거한 후의 구성을 도시한다. 동 상호접속부(4)의 측 벽(8)이 벗겨져 부식에 노출된다.
도 8은 동 캐리어 층(3)과 티타늄 화합물로 된 층(2)의 구조 에칭 후의 구성을 도시한다. 동 상호접속부(4) 및 동 캐리어 층(3)의 측벽(8)이 벗겨지고 부식할 수 있다. 언더컷(undercut)(11)은 기판(1) 상의 이와 같은 상호접속 구성의 부착을 손상시킬 수 있다.
비컴플라이언트(noncompliant)(넌플렉서블(nonflexible)) 웨이퍼 레벨 패키지(WLP)(즉, 플립-칩(flip-chip))의 경우, 이와같은 상호접속 구성의 동 구성요소를 위한 부식 보호는 상기(언더덤프(underdump) 금속 UBM)으로부터 금 상호접속 구성에 도포되는 솔더를 렐리퀴파이(reluquefy)하므로서 도포될 수 있다.
이와 같은 렐리퀴페이션으로 인해 솔더(SuPb)는 동의 에지 위를 흐를 수 있고 공정에서 동을 캡슐화할 수 있게 된다. 다른 방법은 추가적인 포토리소그래픽 단계를 이용하고, 금속을 벤조싸이클로부틴(benzocyclobutene, BCB) 또는 다른 항부식 재료(corrosion-resistant materials)와 같은 유전체로 캡슐화한다.
컴플라언트(플렉서블) 웨이퍼 레벨 패키지(WLP)의 경우에, 어떠한 캡슐화 방법도 개시되어 있지 않다.
동을 캡슐화하기 위해 솔더를 렐리퀴파이하는 것은 높은 경비를 필요로 하고, 극히 비용에 민감하다. 이는 또한 전체 상호접속부가 이 경우에 솔더로 덮일 필요가 있기 때문에 컴플라언트 전기 접속 소자의 경우에 기술적으로 가능하지 않다. 금속의 캡슐화를 확실히 하기 위해 부수적인 포토리소그래픽 단계의 사용은 높은 경비와 높은 비용과 연관되어 있다.
본 발명의 목적은, 특히 웨이퍼 레벨 패키징(WLP) 분야에서 동과 같은 부식 재료의 부식 보호를 보장할 수 있고 대응하는 부식-보호 상호접속부를 제공할 수 있는 기판 상의 상호접속부의 간단한 제조 방법을 제공하는 것이다.
본 발명에 따르면, 이 목적은 특허청구의 범위 제1항에 명시된 기판상의 상호접속부의 제조 방법, 및 특허청구의 범위 제22항에 명시된 상호접속부에 의해 달성된다.
본 발명이 근거하고 있는 사상은, 이미 도포되고 패턴화된 상호접속 구성을 처리하여, 후속하는 증착 공정(전해 코팅)이 상호접속 구성을 캡슐화할 수 있게 하는데 있다.
본 발명에서, 도입부에 언급된 문제는 특히 예를 들어 동으로 된 부식 층들이 비부식 재료, 특히 부수적인 포토리소그래픽 단계의 필요 없이 항부식 금속에 의해 캡슐화된다는 사실에 의해 해결된다. 포토레지스트 구조 및 캐리어 및 확산 층의 제거 후에, 항부식이며 하부층의 봉입을 가능하게 하는 재료로 무전해 코팅이 실시된다. 결국, 단지 한번의 포토리소그래픽 단계만이 필요하다.
한 바람직한 실시예에 따르면, 상호접속부는 습식 화학 방법, 특히 덜 부식되는 재료, 특히 금과 같은 금속의 원자 및/또는 분자들이 특히 전위를 인가할 필요없이 용액으로 습화된 이미 도포된 금속층 웨에 부가하거나 증착하는 딥 코팅 공정(dip coating process)로 캡슐화된다.
본 발명의 장점 및 개선점은 종속 청구항에서 알 수 있다.
한 바람직한 실시예에 따르면, 포토레지스트는 전기화학 증착 공정에 의해 증착된다.
또 다른 바람직한 실시예에 따르면, 제조 공정에서 발생하는 언더컷은 무전해 코팅, 특히 딥 코팅(dip coating) 동안 적어도 부분적으로 감소되거나 또는 가상적으로 보상된다.
본 발명의 예시적인 실시예들이 도면에 도시되고 이하의 설명에서 보다 상세히 설명된다.
도 1은 제조 공정에서 기본 단계 후의 본 발명의 실시예를 명료하게 하기 위한 구성의 단면도,
도 2는 포토레지스트로 된 마스크를 제거하는 방법 단계 후의 구성의 단면도,
도 3은 확산 캐리어 및 캐리어 층 에칭의 방법 단계 후의 구성의 단면도,
도 4는 제1 무전해 코팅(electroless coating) 단계 후의 구성의 단면도,
도 5는 결과로 나타나는 무전해 코팅 단계 후의 구성의 단면도,
도 6은 제조 방법에서 기본 단계 후의 종래 방법을 명료하게 하기 위한 종래 구성의 단면도,
도 7은 포토레지스트로 된 마스크를 제거하는 방법 단계 후의 종래 구성의 단면도, 및
도 8은 제조 방법에서 두 번의 또 다른 에칭 공정 후의 종래 구성의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: 확산 리어 및/또는 단락 회로 층
3: 동으로 된 캐리어 층
4: 동 코팅부(상호접속부)
5: 니켈 코팅부
6: 금 층
7: 포토레지스트
8: 동 측벽
9: 니켈 층
10: 부식 보호층
11: 언더컷
12: 축소된 언더컷
도면에서, 동일한 도면 부호는 동일하거나 또는 기능적으로 동일한 구성 요소를 지칭한다.
도 1은 본 발명의 실시예를 명료하게 하기 위한 구성의 단면도이다. 후속하는 도면 2 내지 5를 참조하여, 도 1은 본 발명에 따른 제조 방법의 시작점을 나타낸다.
도 1에 따르면, 층(2)에서 타타늄 화합물(Ti/TiN 또는 Ti/TiW)는 페시베이트된(passivated) 반도체 기판(1) 상에 스퍼터된다. 반도체 기판(1)은 전기 절연 산화물 또는 유전체에 의해 페시베이트된다.
타타늄 화합물로 된 층(2)은 확산 배리어(diffusion barrier)로서 작용한다. 티타늄 화합물로 된 층(2)의 도포 후에, 동 캐리어 층(3)이 스퍼터링 방법에 의해도포된다.
동 캐리어 층(3)은 단락 회로 층으로서 작용하고, 후속하는 전기 및 전해 동 코팅을 가능하게 하는데 필요하다. 전기 증착 공정으로 도포된 포토레지스트 층(7)은 포토리소그래픽 공정으로 패터닝되고, 동 코팅을 위한 마스크 레지스트로서 작용한다. 따라서 동 코팅은 마스크 개구(mask opening)의 폭을 갖는 상호접속부(4)를 만든다.
도 2는 마스크(7)의 포토레지스트의 에칭 공정 후의 구성의 단면도를 도시한다. 이를 위해, 전기영동 포토레지스트(레지스트)가 수산화나트륨(NaOH)과 접속하게 되는데, 이 수산화나트륨을 마스크를 제거하기 위한 스트립퍼(stripper)라고도 한다.
도 3은 덮이지 않은 동 캐리어 층(3)이 제거되는 동안, 두 번의 추가적이 에칭 공정 후의 구성의 단면도를 도시한다. 동 캐리어 층(3) 뿐만 아니라, 패터닝을 위해 필요한 것으로서 상부의 동 코팅 부(4)도 이 에칭 공정에서 제거된다.
그러나, 예를 들어 150nm인 동 캐리어 층(3)의 두께가 동 코팅 부(4)의 치수보다 예를 들어 50μm의 폭과 2μm의 두께를 갖는 적어도 1 작은 크기이기 때문에, 동 코팅 부(4)의 층 폭 및 두께의 감소는 수용할 수 있다. 이 단계 동안 상호접속부 구성의 약간의 언더컷(undercut)(11)이 발생한다.
제2 에칭 공정은 부수적이고 보다 두드러진 언더컷(11)과 관련하여 덮이지 않은 영역에서 단락 회로 층 또는 확산 배리어로서 작용하는 티타늄 화합물로 된 층(2)을 제거한다.
도 4는 부식성 동(3, 4)으로 된 층 및 티타늄 화합물로 된 층(2)을 캡슐화하는 예를 들어 니켈(9)과 같은 재료로 무전해 코팅한 후의 구성의 단면도를 도시한다. 얇은 니켈 층(9)으로의 무전해 코팅은 습식 화학 딥 공정(wet-chemical dipping process), 특히 전위를 인가하지 않고 실시된다.
이 공정에서, 원자 또는 분자들은 교체되거나 또는 용액으로 습화된 구성의 금속 표면에 부가된다. 결국, 언더컷(11)이 또한 적어도 부분적으로 감소되고, 봉입하는 부식 보호층(10)이 부식 금속 주변에 제공된다. 이와 대조적으로, 어떠한 니켈도 금속화되지 않은 기판에 증착되지 않는다.
선행하는 제조 공정에서 발생하는 언더컷(11)은 12로 가리켜진 바와 같이 무전해 코팅 공정에 의해 적어도 부분적으로 감소되거나 또는 보상된다.
도 5는 금 층(gold layer)(6)을 도 4에 따른 구조에 무전해 도포한 후의 구성의 단면도를 도시한다. 이 금 층(6)은 솔더로의 습화(wetting)가 니켈에 만족할 만하게 보장되지 않기 때문에 나중에 솔더(즉 SnPb)로의 습화를 가능하게 하는데 필요하다.
항부식성(corrosion-resistant) 금속 층(6)은, 금 코팅(6)이 동 층(4) 및 동 캐리어 층(3)으로 확산하여, 결국 소정의 부식 보호가 보장될 수 없기 때문에 확산 배리어로서 작용하는 니켈 층(5, 9)에 의해 동 코팅 부(4)로부터 분리되어야 한다. 감소된 언더컷(12)은 부수적이고 무전해 도포된 금 층(6)의 결과이다.
비록 본 발명이 바람직한 예시적인 실시예를 사용하여 설명되었지만, 이에 한정되어 있는 것이 아니고 그보다는 다양하게 수정될 수 있다.
특히, 물론 다른 층 재료를 사용하거나 또는 부수적인 상호접속부 층을 제공하는 것이 가능하다.
웨이퍼 레벨 패키징(WLP) 분야에서 동과 같은 부식 재료의 부식 보호를 보장할 수 있고 대응하는 부식-보호 상호접속부를 제공할 수 있다.
더욱이, 본 발명은 언급한 어플리케이션 가능성에 제한되어 있지 않다.

Claims (21)

  1. 페시베이트된 기판(passivated substrate)(1) 상에 상호접속부(interconnect)(4)를 제조하는 방법에 있어서,
    상기 기판(1) 상에 확산 배리어(diffusion barrier)(2)를 도포하는 단계,
    상기 확산 배리어(2)에 마스크(7)를 도포하는 단계,
    상기 마스크(7)를 패터닝하여, 상기 상호접속부(4)에 대응하는 개구부를 갖게 하는 단계,
    상기 개구부 내의 상호접속부(4)를 상기 확산 배리어(2) 상에 증착하는 단계,
    상기 마스크(7)를 제거하는 단계,
    마스크로서 상기 상호접속부(4)에 의해 덮이지 않은 영역의 확산 배리어(2)를 제거하는 단계, 및
    상기 상호접속부(4) 및 상기 확산 배리어(2)의 캡슐화 부(encapsulation)(9)를 금속-선택 습식-화학 딥 코팅(metal-selective wet-chemical dip coating) 단계에 의해 제거하는 단계
    를 포함하는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  2. 제1항에 있어서, 상기 확산 배리어(2)는 특히 티타늄(Ti)를 갖는 금속 층을 구비하는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 마스크(7)의 도포 전에, 캐리어 층(3)이 상기 확산 배리어(2)에 도포되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  4. 제3항에 있어서, 상기 캐리어 층(3)은 부식성 금속 화합물 또는 부식성 금속을 구비하는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  5. 제4항에 있어서, 상기 캐리어 층(3)의 부식성 금속 화합물은 동을 가지거나 또는 부식성 금속은 동을 구비하는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  6. 제1항에 있어서, 상기 상호접속부(4)는 부식성 금속, 특히 동을 갖는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  7. 제1항에 있어서, 상기 마스크(7)는 전기 증착 공정에 의해 도포되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  8. 제1항에 있어서, 상기 마스크(7)는 포토리소그래픽 공정에 의해 패턴화되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  9. 상기 청구항 중의 어느 한 항에 있어서, 상기 상호접속부(4)의 도포 후에, 또 다른 코팅 부(5)가 상기 상호접속부(4) 상에 도포되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  10. 제9항에 있어서, 상기 코팅 부(5)은 금속성 재료, 특히 니켈(Ni)을 구비하는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  11. 상기 청구항 중의 적어도 한 항에 있어서, 상기 상호접속부(4)의 상기 캡슐화 부(9)는 무전해, 특히 전위를 인가하지 않고 제공되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  12. 상기 청구항 중의 적어도 한 항에 있어서, 상기 상호접속부(4)의 상기 캡슐화 부(9)는 비부식성 재료의 증착에 의해 실시되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  13. 제12항에 있어서, 상기 비부식성 재료는 금속성, 특히 니켈(Ni)인 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  14. 상기 청구항 중의 적어도 한 항에 있어서, 상기 캡슐화 부(9)의 무전해 도포 동안, 구성의 제조 공정 동안, 특히 상기 확산 배리어(2) 및/또는 상기 캐리어 층(3)의 영역에서 발생하는 언더컷(undercut)(11)은 적어도 부분적으로 보상되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  15. 상기 청구항 중의 적어도 한 항에 있어서, 상기 상호접속부(4) 및 상기 확산 배리어(2)의 캡슐화 부를 제공한 후에, 부수적인 층(6)이 금속-선택적 습식-화학 딥 코팅 단계에 의해 상기 캡슐화 부(9)에 도포되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  16. 제15항에 있어서, 상기 부수적인 층(6)은 비부식성 금속, 특히 금(Au)를 구비하는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  17. 제3항에 있어서, 상기 마스크(7)를 제거한 후 그리고 상기 딥 코팅 단계 전에 상기 캐리어 층(3)을 제거하기 위해 적어도 하나의 부수적인 에칭 공정이 실시되는 것을 특징으로 하는 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법.
  18. 페시베이트된 기판(1) 상의 부식에 보호되는(corrosion-protected) 상호접속부(4)에 있어서,
    상기 페시베이트된 기판(1) 상에 도포된 확산 배리어(2);
    상기 확산 배리어(2)에 도포된 선택적 캐리어 층(3); 및
    싱기 상호접속부(4) 및 상기 확산 배리어(2) 및/또는 상기 캐리어 층(3)을 캡슐화하는 금속 층(9)
    을 구비하되, 상기 캡슐화 금속 층(9)은 상기 페시베이트된 기판(1)까지 연장하는 것을 특징으로 하는 상호접속부.
  19. 제18항에 있어서, 상기 캡슐화 부(9)는 상기 확산 배리어(2) 및 선택적으로 상기 캐리어 층(3)의 영역의 언더컷(undercut)(11)을 적어도 부분적으로 보상하는 것을 특징으로 하는 상호접속부.
  20. 제18항 또는 제19항에 있어서, 바람직하게 금을 갖는 부수적인 캡슐화 부(6)가 상기 캡슐화 부(9) 위에 제공되는 것을 특징으로 하는 상호접속부.
  21. 제18항에 있어서, 특히 니켈을 갖는 부수적인 수직으로 연장하는 금속화 부(metallization)(5)가 상기 상호접속부(4) 상에 제공되는 것을 특징으로 하는 상호접속부.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
JP3678239B2 (ja) * 2003-06-30 2005-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7273803B2 (en) * 2003-12-01 2007-09-25 International Business Machines Corporation Ball limiting metallurgy, interconnection structure including the same, and method of forming an interconnection structure
US8015210B2 (en) * 2006-12-27 2011-09-06 Sap Ag Method and system for generating string-based addresses
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8760882B2 (en) * 2010-11-18 2014-06-24 Xintec Inc. Wiring structure for improving crown-like defect and fabrication method thereof
US8518818B2 (en) 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
KR102040605B1 (ko) 2015-07-15 2019-12-05 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR102326505B1 (ko) 2015-08-19 2021-11-16 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US11276632B2 (en) 2018-12-24 2022-03-15 Nepes Co., Ltd. Semiconductor package
CN115188678B (zh) * 2022-06-24 2024-03-19 弘大芯源(深圳)半导体有限公司 一种微波集成电路导电互联的制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071518A (en) * 1989-10-24 1991-12-10 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer interconnect
DE4235919A1 (de) * 1992-10-23 1994-04-28 Siemens Ag Verfahren zur Herstellung von Dünnfilm-Schichtschaltungen
US5427983A (en) * 1992-12-29 1995-06-27 International Business Machines Corporation Process for corrosion free multi-layer metal conductors
JP2000150518A (ja) * 1998-11-17 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
KR20000037925A (ko) * 1998-12-03 2000-07-05 권호택 회로기판 형성방법
US6403457B2 (en) * 1999-08-25 2002-06-11 Micron Technology, Inc. Selectively coating bond pads
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20030127743A1 (en) 2003-07-10
DE10158809A1 (de) 2003-06-18
DE10158809B4 (de) 2006-08-31
KR100753006B1 (ko) 2007-08-30
US6943101B2 (en) 2005-09-13

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