JP3968554B2 - バンプの形成方法及び半導体装置の製造方法 - Google Patents
バンプの形成方法及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3968554B2 JP3968554B2 JP2001044824A JP2001044824A JP3968554B2 JP 3968554 B2 JP3968554 B2 JP 3968554B2 JP 2001044824 A JP2001044824 A JP 2001044824A JP 2001044824 A JP2001044824 A JP 2001044824A JP 3968554 B2 JP3968554 B2 JP 3968554B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal layer
- bump
- pad
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
- H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
- H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01215—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps forming coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01231—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition
- H10W72/01233—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating
- H10W72/01235—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating by plating, e.g. electroless plating or electroplating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01257—Changing the shapes of bumps by reflowing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/074—Connecting or disconnecting of anisotropic conductive adhesives
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
- H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
- H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
- H10W72/223—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core characterised by the structure of the outermost layers, e.g. multilayered coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
- H10W72/224—Bumps having multiple side-by-side cores
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/231—Shapes
- H10W72/234—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/245—Dispositions, e.g. layouts of outermost layers of multilayered bumps, e.g. bump coating being only on a part of a bump core
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/255—Materials of outermost layers of multilayered bumps, e.g. material of a coating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/321—Structures or relative sizes of die-attach connectors
- H10W72/325—Die-attach connectors having a filler embedded in a matrix
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/351—Materials of die-attach connectors
- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/351—Materials of die-attach connectors
- H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
- H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W80/00—Direct bonding of chips, wafers or substrates
- H10W80/301—Bonding techniques, e.g. hybrid bonding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【0002】
【発明の背景】
半導体チップのパッドにバンプを形成するときに、無電解メッキを用いて金属などからなるバンプを形成する方法が知られている。
【0003】
しかしながら、無電解メッキでは、金属の高さ方向のみならず幅方向にも成長する(等方成長する)ため、バンプの幅がパッドの幅を超えてしまい、狭ピッチのパッドに対してバンプを形成すること難しかった。
【0004】
本発明は、この問題点を解決するためのものであり、その目的は、所望な幅で、かつ、簡単にバンプを形成することができるバンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【0005】
【課題を解決するための手段】
(1)本発明に係るバンプの形成方法は、パッドの少なくとも一部を露出させる開口部を絶縁膜に形成し、前記パッドと接続するバンプを形成する方法であって、
前記パッドと少なくとも一部において平面的に重なる貫通穴を有するレジスト層を形成し、
前記絶縁膜に開口部を形成し、前記開口部により露出する前記パッドと接続する金属層を形成する。
【0006】
本発明によれば、例えば、一度形成したレジスト層の貫通穴を使用して、絶縁膜に開口部を形成し、パッドと接続する金属層を形成するので、簡単な工程でバンプを形成することができる。レジスト層の貫通穴内に金属層を形成した場合は、貫通穴の大きさに応じた形状で、すなわち所望の幅でバンプを形成することができる。
【0007】
(2)このバンプの形成方法において、
前記貫通穴を、前記パッドの外周を超えないように形成してもよい。
【0008】
これによれば、パッドの外周を超えないように金属層を形成することができる。したがって、狭ピッチで設けられた複数のパッドのそれぞれに、バンプを形成することができる。
【0009】
(3)このバンプの形成方法において、
前記絶縁膜は、前記パッドの中央部よりも端部において厚く形成されてもよい。
【0010】
これによって、半導体チップを厚い絶縁膜で確実に保護することができる。絶縁膜の厚い部分は、複数層で形成してもよい。
【0011】
(4)このバンプの形成方法において、
前記貫通穴を、前記パッドの外周よりも内側であって、かつ、前記絶縁膜が薄く形成されている前記パッドの中央部よりも外側に形成してもよい。
【0012】
これによれば、パッドを露出させることなくバンプを形成することができる。
【0013】
(5)このバンプの形成方法において、
前記金属層は、第1の金属層と、前記第1の金属層の表面に形成されてなる第2の金属層と、からなってもよい。
【0014】
(6)このバンプの形成方法において、
前記開口部が、前記貫通穴の外周を超えるように形成されることによって、前記第1の金属層が形成される領域と、露出部と、が前記パッドに形成され、前記露出部を覆うように前記パッドに前記第2の金属層を形成してもよい。
【0015】
これによれば、開口部が貫通穴を超えた形状に形成されても、第2の金属層でパッドの露出部を覆うので、パッドを露出させておくことがない。
【0016】
(7)このバンプの形成方法において、
前記貫通穴内に、前記第1の金属層を形成した後、
前記レジスト層を除去して、前記第1の金属層を覆うように前記第2の金属層を形成してもよい。
【0017】
これによれば、第1の金属層の表面が酸化することを防止できる。
【0018】
(8)このバンプの形成方法において、
前記貫通穴内に、前記第1の金属層を形成した後、
前記レジスト層を残して、前記第1の金属層の上面に第2の金属層を形成してもよい。
【0019】
これによって、例えば、第2の金属層としてロウ材が付着しやすい材料を選んだ場合、金属層のほぼ上面のみにロウ材を設けることができる。すなわち、例えば、ロウ材が金属層の外側に広がることを防いで、各パッドを短絡させずにロウ材を設けることができる。
【0020】
(9)このバンプの形成方法において、
前記第1の金属層を、前記貫通穴からあふれ出るように形成し、前記貫通穴の幅よりも大きい幅からなる先端部を有するように形成してもよい。
【0021】
これによれば、第1の金属層を、その先端部を貫通穴よりも大きい幅で形成する。こうすることで、例えば、バンプにロウ材の一部を蓄える空間を形成することができる。したがって、例えば、ロウ材を、金属層の外側に広げずに、すなわち各パッドを短絡させずに設けることができる。
【0022】
(10)このバンプの形成方法において、
前記第2の金属層を、前記貫通穴からあふれ出るように形成し、前記貫通穴の幅よりも大きい幅からなる先端部を有するように形成してもよい。
【0023】
これによれば、第2の金属層を、その先端部を貫通穴よりも大きい幅で形成する。こうすることで、例えば、バンプにロウ材の一部を蓄える空間を形成することができる。したがって、例えば、ロウ材を、金属層の外側に広げずに、すなわち各パッドを短絡させずに設けることができる。
【0024】
(11)このバンプの形成方法において、
前記第1の金属層を無電解メッキによって形成してもよい。
【0025】
(12)このバンプの形成方法において、
前記第2の金属層を無電解メッキによって形成してもよい。
【0026】
(13)このバンプの形成方法において、
前記金属層にロウ材を設ける工程をさらに含んでもよい。
【0027】
(14)このバンプの形成方法において、
前記ロウ材を設ける工程で、
前記金属層の少なくとも上面を避けて周囲に樹脂層を設けて、前記ロウ材を前記金属層の前記樹脂層から露出する部分に設けてもよい。
【0028】
これによれば、樹脂層によってロウ材をはじくことができるので、適量のロウ材を金属層に設けることができる。すなわち、ロウ材が溶融したときに、金属層の周囲に広がることを防ぐことができる。したがって、例えば、半導体チップの複数のパッドにおいて、ロウ材が隣のパッドと接触することを防ぐことができる。
【0029】
(15)このバンプの形成方法において、
前記金属層を前記レジスト層とほぼ面一となるように形成して、前記ロウ材を前記金属層の前記レジスト層からの露出する部分に設けてもよい。
【0030】
これによれば、金属層を形成するための層と、ロウ材を設けるための層と、を一度形成したレジスト層を使用するので工程の簡略化が図れる。
【0031】
(16)このバンプの形成方法において、
前記第1の金属層を、前記レジスト層よりも低く形成し、
前記第2の金属層を、前記レジスト層をマスクとして、印刷法によって設けてもよい。
【0032】
これによれば、印刷用マスクはレジスト層であるので、マスクの版離れの良し悪しに関係なく、第2の金属層を設けることができる。さらに、改めて印刷用マスクを形成する必要がないので、少ない工程で第2の金属層を設けることができる。
【0033】
(17)このバンプの形成方法において、
前記絶縁膜上に、前記貫通穴の外周で前記第1の金属層と電気的に接続する導電膜を形成し、
前記第1の金属層を、前記レジスト層よりも低く形成し、
前記第2の金属層を、前記導電膜を電極として、電解メッキによって設けてもよい。
【0034】
これによれば、例えば、無電解メッキで形成するよりも、第2の金属層の組成のばらつきを小さくすることができる。これによって、第2の金属層の溶融温度がばらつくことをなくすことができる。
【0035】
(18)このバンプの形成方法において、
前記第1の金属層は、ニッケルを含む材料からなるものであってもよい。
【0036】
(19)このバンプの形成方法において、
前記第2の金属層は、金を含む材料からなるものであってもよい。
【0037】
(20)このバンプの形成方法において、
前記第2の金属層は、ロウ材からなるものであってもよい。
【0038】
(21)このバンプの形成方法において、
前記ロウ材は、Sn又はSnにAg、Cu、Bi、Znから選ばれる少なくとも1種の金属を含んでもよい。
【0039】
(22)このバンプの形成方法において、
前記第2の金属層は、第1及び第2のAu層で形成し、
前記第1のAu層を、置換メッキで前記第1の金属層の表面に形成し、
前記第2のAu層を、自己触媒メッキで前記第1のAu層の表面に形成してもよい。
【0040】
これによれば、バンプの表面に、Au層を厚く形成することができる。したがって、バンプの全体をAuで形成した場合と同様にして、第1の金属層の表面にAu層を形成したバンプであっても、例えばリードと直接的に接続することができる。
【0041】
(23)このバンプの形成方法において、
前記第2の金属層は、Au層及びSn層で形成し、
前記Au層を、置換メッキで前記第1の金属層の表面に形成し、
前記Sn層を、自己触媒メッキで前記Au層の表面に形成してもよい。
【0042】
(24)このバンプの形成方法において、
前記Sn層を形成する工程で、
無電解スズメッキ液中にCu又はAgの少なくともいずれか一方を含ませ、前記無電解スズメッキ液によって、Snを析出させるとともに、Cu又はAgの少なくともいずれか一方を析出させてもよい。
【0043】
これによれば、例えばバンプとリードとを接合する場合に、リードの材料が例えば金以外の材料からなっても、バンプとリードとを良好に接合することができる。
【0044】
(25)本発明に係る半導体装置の製造方法は、上記バンプの形成方法によって、半導体チップに形成された前記パッド上に前記金属層を形成する。
【0045】
(26)この半導体装置の製造方法において、
それぞれの前記バンプを、いずれかのリードと電気的に接続する工程をさらに含み、
前記バンプにおける前記第2の金属層と、前記リードと、によって共晶を形成してもよい。
【0046】
(27)本発明に係る半導体装置は、上記半導体装置の製造方法によって製造されてなる。
【0047】
(28)本発明に係る半導体装置は、
複数のパッドを有する半導体チップと、
前記半導体チップ上に形成され、少なくとも各前記パッドの端部を覆うように形成された絶縁膜と、
各前記パッド上に形成されたバンプと、
を有し、
前記バンプは、前記開口部の外周よりも内側に形成された第1の金属層と、前記第1の金属層と前記開口部との間に少なくとも一部が形成された第2の金属層と、を有してなる。
【0048】
(29)本発明に係る半導体装置は、
複数のパッドを有する半導体チップと、
前記半導体チップ上に形成され、少なくとも各前記パッドの端部を覆うように形成された絶縁膜と、
各前記パッド上に形成されたバンプと、
を有し、
前記バンプは、その端部が前記絶縁膜上に形成されるように前記開口部よりも大きく形成され、
前記絶縁膜は、前記半導体チップの面上よりも前記バンプの前記端部下において薄く形成されてなる。
【0049】
本発明によれば、半導体チップの面を厚い層によって覆い、かつ、バンプの端部下に形成する絶縁膜を薄い層にする。半導体チップの面を厚い層で覆うことで、半導体チップの耐湿性を高めることができる。また、バンプの端部下の絶縁膜による段差を小さくすることで、パッドとバンプとの接続信頼性を高めることができる。
【0050】
(30)本発明に係る半導体装置は、
複数のパッドを有する半導体チップと、
それぞれの前記パッドに接続され柱状をなす本体部と、前記本体部に接続され前記本体部の幅よりも大きい幅で形成された先端部と、からなるバンプと、
を含み、
前記バンプは、前記先端部における前記本体部の幅を超える部分と、前記本体部と、の間にロウ材を蓄える空間を有してなる。
【0051】
本発明によれば、バンプは、ロウ材の一部を蓄える空間を有する。したがって、バンプ上でロウ材を溶融させた場合に、ロウ材を、金属層の外側に広げずに、すなわち各パッドを短絡させずに設けることができる。
【0052】
(31)本発明に係る回路基板は、上記半導体装置が搭載されている。
【0053】
(32)本発明に係る電子機器は、上記半導体装置を有する。
【0054】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【0055】
(第1の参考例)
図1〜図4は、本発明を適用した第1の参考例に係るバンプの形成方法を示す図である。本参考例では、半導体チップにバンプを形成する例を説明するが、本発明に係るバンプの形成方法は、これに限定されるものではなく、配線パターンにバンプを形成するときに適用してもよい。その場合、配線パターンのランドがパッドに相当する。また、本発明は、半導体ウェーハに形成されたパッドにバンプを形成するときに適用してもよい。すなわち、以下に説明する内容は、半導体チップ処理に限定されず、半導体ウェーハ処理においても同様に適用することができる。
【0056】
本参考例では、図1に示すように、半導体チップ10を用意する。半導体チップ10は複数のパッド12を有する。パッド12は、半導体チップ10の内部に形成された集積回路の電極となる。パッド12は、半導体チップ10の端部に並んでいても、半導体チップ10の中央部に並んでいてもよい。また、パッド12は、半導体チップの10が矩形をなすときに平行な2辺の端部に沿って並んでいても、4辺の端部に並んでいてもよい。パッド12は、半導体チップ10における集積回路が形成された領域に形成されてもよい。パッド12は、マトリクス状で複数行複数列に並んで形成されてもよい。各パッド12は、半導体チップ10に薄く平らに形成されていることが多いが、側面又は縦断面の形状は限定されず、半導体チップ10の面と面一になっていてもよい。また、パッド12の平面形状も特に限定されず、円形であっても矩形であってもよい。パッド12はアルミニウム(Al)又は銅(Cu)などで形成される。各パッド12間のピッチは、設計に応じて自由に決めることができが、本発明は、例えば約40μm以下の狭ピッチのパッド12を有する半導体チップ10に対して特に有効である。
【0057】
半導体チップ10におけるパッド12が形成された面には、絶縁膜14が形成されている。絶縁膜14は、各パッド12を覆って形成されている。本参考例では絶縁膜14は、単一層から形成されているが、後述する例に示すように複数層から形成されてもよい。また、絶縁膜14の厚さは必要に応じて自由に決めることができる。絶縁膜14は、一般的なパッシベーション膜であってもよい。絶縁膜14は、例えば、SiO2、SiN又はポリイミド樹脂などで形成することができる。本参考例では、各パッド14の少なくとも一部を絶縁膜14から露出させる工程と、パッド12上にバンプを形成する工程と、を同一のレジスト層20を使用して行うことができる。詳しくは、レジスト層20を繰り返し形成することなく、一度形成したレジスト層20を使用して各工程を行うことができる。
【0058】
図2(A)に示すように、レジスト層20を形成する。半導体チップ10のパッド12の形成された面に、すなわち絶縁膜14上に、レジスト層20を形成する。レジスト層20は、パッド12の上方に貫通穴22を有する。フォトリソグラフィ技術を適用して貫通穴22を形成してもよい。すなわち、マスクを介して感光性のレジスト層20にエネルギーを照射、現像して貫通穴22を形成してもよい。このときに、レジスト層20はポジ型及びネガ型レジストであることを問わない。なお、レジスト層20は、20μm程度の厚みで形成してもよい。
【0059】
あるいは、非感光性のレジスト層20をエッチングして貫通穴22を形成してもよい。また、レジスト層20は、スクリーン印刷又はインクジェット方式を適用して形成してもよい。
【0060】
貫通穴22は、パッド12の外周を超えない形状で形成することが好ましい。これによって、狭ピッチで設けられた複数のパッド12のそれぞれに、バンプを形成することができる。また、貫通穴22は、半導体チップ10の面に対して垂直に立ち上がる壁面にて形成されることが好ましい。こうすることで、垂直に立ち上がるバンプを形成することができる。なお、貫通穴22の平面形状は、例えば円形又は矩形であってもよく限定されない。
【0061】
図2(B)に示すように、レジスト層20をマスクとして、貫通穴22内の絶縁膜14の部分を除去して、パッド12の少なくとも一部を露出させる開口部16を形成する。開口部16は、エッチングによって形成することができる。エッチングの手段は、化学的、物理的又はこれらの性質を組み合わせて利用したもののいずれであっても構わない。また、エッチングの特性は、等方性又は異方性のいずれであってもよい。後述するように、あらゆる方向に等しくエッチングされる等方性のエッチングであっても、本発明を適用することができる。
【0062】
図2(B)に示すように、本参考例では、開口部16を、平面視において貫通穴22の形状の範囲内に形成する。このような開口部16は、例えば異方性のエッチングによって形成することができる。これによって、貫通穴22内に第1の金属層30を形成すれば、パッド12の表面を露出させないようにすることができる。また、レジスト層20に形成した貫通穴22を使用することで、絶縁膜14の開口部16を容易に形成することができる。
【0063】
図3(A)に示すように、貫通穴22に第1の金属層30を形成する。貫通穴22は開口部16に連通しているので、貫通穴22に第1の金属層30を形成することで、パッド12に電気的に接続されたバンプを形成することができる。第1の金属層30は、貫通穴22の高さを超えないで、すなわち貫通穴22の内側のみに形成してもよい。あるいは、第1の金属層30は、レジスト層20と面一となってもよく、貫通穴22の高さを超えて形成してもよい。第1の金属層30は、ニッケル(Ni)、銅(Cu)又は金(Au)などで形成してもよい。また、第1の金属層30は、図3(A)に示すように単一層であってもよく、これとは別に複数層から形成してもよい。
【0064】
第1の金属層30は、無電解メッキ(置換メッキを含む)によって形成してもよい。例えば、パッド12がアルミニウムで形成されている場合には、アルカリ性亜鉛溶液を使用して、パッド12上にジンケート処理を施してアルミニウム上の表面を亜鉛(Zn)に置換析出させる。この場合に、予めレジスト層20を、200℃程度に加熱しておくことが好ましい。これによって、レジスト層20における強アルカリ性の溶液に対する耐性を高めることができる。また、レジスト層20の熱による変形を防止するために、レジスト層20に紫外線を照射してもよい。なお、パッド12の表面に亜鉛を析出させるときに、パッド12をアルカリ性亜鉛溶液に浸した後に、置換した亜鉛を硝酸によって溶解させ、再びアルカリ性亜鉛溶液に浸してもよい。次に、表面を亜鉛に置換したパッド12に無電解ニッケルメッキ液を設けて、亜鉛とニッケルの置換反応を経てニッケルからなる第1の金属層30をパッド12上に形成する。
【0065】
なお、パッド12にジンケート処理を施す前に、半導体チップ10の絶縁膜14の残さを所定の溶液(例えば弱フッ酸溶液)で溶解することが好ましい。さらに、絶縁膜14の残さを溶解した後に、パッド12をアルカリ性溶液に浸して、パッド12の露出部の酸化膜を除去することが好ましい。これらによって、パッド12の表面を、良好にアルミニウムに置換することができる。
【0066】
なお、例えば、ジンケート処理で第1の金属層30をパッド12上に形成する場合に、アルミニウム(パッド12)上の亜鉛層が一部残っていてもよい。その場合、第1の金属層30は、亜鉛層も含む。
【0067】
あるいは、ジンケート処理とは別に、アルミニウムからなるパッド12にパラジウムなどの還元剤を含む溶液を設けて、その後、無電解ニッケルメッキ液を設け、パラジウムなどを核としてニッケルからなる第1の金属層30をパッド12上に析出させてもよい。一般的に、ニッケルは金よりも短時間で形成することができる。なお、第1の金属層30の厚みは、15〜25μm程度であってもよい。
【0068】
図3(B)に示すように、レジスト層20を除去する。上述した例に示すように、第1の金属層30は、貫通穴22の形状に応じて第1の金属層30を形成することができる。すなわち、金属が等方成長する無電解メッキを適用しても、横(幅)方向への拡がりを抑えて高さ方向に第1の金属層30を形成することができる。したがって、狭ピッチで複数のパッド12が形成されていても、隣同士のパッド12のショートを防止できるバンプを、それぞれのパッド12に形成することができる。
【0069】
図3(C)に示すように、必要があれば第1の金属層30の表面に第2の金属層32を形成する。第2の金属層32は、第1の金属層30を覆うように形成する。これによって、第2の金属層32(ニッケル層)の酸化を防止できる。レジスト層20を除去した後に形成する第2の金属層32は、図3(C)に示すように単一層であってもよく、これとは別に複数層であっても構わない。第2の金属層32の少なくとも表面層は、金で形成してもよい。金で形成することによって、配線パターン等との電気的接続をさらに確実にすることができる。なお、第1の金属層30をニッケルで形成した場合には、第1の金属層30(ニッケル層)に無電解金メッキ液を設けて、その表面に第2の金属層32(金層)を形成してもよい。
【0070】
無電解メッキによって第1の金属層30又は第2の金属層32を形成するときに、半導体チップ10を所望の溶液に浸す場合には、半導体チップ10の裏面や側面を予め保護膜で覆ってもよい。保護膜としてレジスト層を使用してもよい。レジスト層は、非感光性レジストであってもよい。レジスト層は、半導体チップ10の側面及び裏面に2μm程度の厚みで形成してもよい。また、半導体チップ10を溶液に浸す間は光を遮断することが好ましい。これによって、溶液に半導体チップ10を浸したことによって起こる溶液中での電極間の電位変化を防止することができる。すなわち、各パッド12に対する無電解メッキによる金属の析出などの処理を均一化することができる。
【0071】
なお、パッド12が銅を含む材料からなる場合には、例えばパッド12にニッケル層(第1の金属層30)を形成する場合に、パラジウムなどの還元剤を含む溶液をパッド12に設けて、その後に無電解ニッケル溶液を設けることによって、パラジウムを核としてニッケル層を形成すればよい。
【0072】
なお、これまでに記載の金属及び溶液は、一例であって、これに限定されるものではなく、例えば無電解メッキで使用する金属として銅(Cu)を使用してもよい。
【0073】
本参考例によれば、一度形成したレジスト層20を用いて、絶縁膜14に開口部16を形成し、パッドと接続する金属層(第1及び第2の金属層30、32)を形成するので、簡単な工程でバンプを形成することができる。レジスト層20の貫通穴22内に金属層(例えば第1の金属層30)を形成した場合には、貫通穴22の大きさに応じた形状で、すなわち所望な幅でバンプを形成することができる。
【0074】
以上の工程によって、図4に示すように、半導体チップ10のそれぞれのパッド12に、第1の金属層30及び必要に応じて形成する第2の金属層32からなるバンプ40を形成することができる。この半導体チップ10は、フリップチップとして、基板にフェースダウンボンディングすることができる。その場合、基板に形成された配線パターン(ランド)と、バンプ40と、を電気的に接続する。電気的接続には、異方性導電膜(ACF)や異方性導電ペースト(ACP)等の異方性導電材料を使用して、導電粒子をバンプ40と配線パターンとの間に介在させてもよい。あるいは、Au−Au、Au−Sn、ロウ材(ハンダを含む)などによる金属接合や、絶縁樹脂の収縮力によって、バンプ40と配線パターン(特にランド)とを電気的に接続してもよい。
【0075】
(第2の参考例)
図5(A)〜図6(B)は、本発明を適用した第2の参考例に係るバンプの形成方法を示す図である。本参考例では、第1の参考例で示した内容を可能な限り適用することができるので、重複する記載は省略する。なお、本参考例に限らず、以下に示す参考例では、他の参考例の内容を可能な限り適用することができる。
【0076】
上述の参考例の図2(A)に示したように、貫通穴22を有するようにレジスト層20を形成した後、図5(A)に示すように、貫通穴22を介して、絶縁膜14の一部を除去する。本参考例では、絶縁膜14の開口部18は、レジスト層20の貫通穴22を超えた形状で形成されている。例えば、絶縁膜14の一部を等方性のエッチングによって除去することで、このような開口部18を形成してもよい。開口部18は、図5(A)に示すように、パッド12の外周を超えない大きさで形成されてもよい。
【0077】
図5(B)に示すように、貫通穴22に第1の金属層30を形成する。この場合に、平面視において開口部18の形状は貫通穴22よりも大きいので、開口部18における貫通穴22からはみ出す外側の部分に、第1の金属層30が形成されにくい場合がある。これによって、図6(A)に示すようにレジスト層20を除去したときに、パッド12上には、第1の金属層30の周囲に絶縁膜14からの露出部13が形成されてしまう。そこで、本参考例では、図6(B)に示すように、レジスト層20を除去した後に、第2の金属層32を形成して露出部13を覆う。
【0078】
例えば、第2の金属層32は内側及び外側の層34、36からなり、図6(B)に示すように、そのうちの内側の層34によって露出部13の表面を覆ってもよい。内側の層34は、第1の金属層30と同一部材であってもよく、例えばニッケル(Ni)、銅(Cu)又は金(Au)などを使用することができる。こうすることで、パッド12の表面を露出させることなく、バンプを形成することができる。また、外側の層36は、金によって形成してもよい。
【0079】
あるいは、単一層からなる第2の金属層32によって、露出部13を覆ってもよい。この場合に第2の金属層32は、ニッケル(Ni)、銅(Cu)又は金(Au)によって形成してもよい。
【0080】
本参考例に係る半導体装置は、パッド12を有する半導体チップ10と、絶縁膜14と、第1及び第2の金属層30、32を有するバンプと、を含む。
【0081】
絶縁膜14は、パッド12の中央部に開口部18が形成され、半導体チップ10の面から各パッド12の端部までを覆うように形成されている。第1の金属層30は開口部18の内側に形成され、第1の金属層30と開口部18との間に第2の金属層32の少なくとも一部が形成されている。第2の金属層32は、図6(B)に示すように、第1の金属層30の表面を覆っており、その表面を覆ううちの一部が、第1の金属層30と開口部18との間に形成されてもよい。また、これとは別に、第2の金属層32を、第1の金属層30と開口部18との間のみに形成してもよい。いずれにしても、本参考例によって、パッド12を露出させることのないバンプを形成することができる。
【0082】
(第3の参考例)
図7(A)〜図8(B)は、本発明を適用した第3の参考例に係るバンプの形成方法を示す図である。
【0083】
本参考例では、図7(A)に示すように、絶縁膜15が形成された半導体チップ10を用意する。絶縁膜15は、パッド12の中央部を覆う部分が、半導体チップ10の面からパッド12の端部を覆う部分よりも薄く形成されている。絶縁膜15は、単一層から形成されてもよく、複数層から形成されてもよい。例えば、図7(A)に示すように、絶縁膜15は、上層50及び下層60から形成されてもよい。この場合に、下層60は、パッド12の中央部に開口部62を有し、半導体チップ10の面からパッド12の端部を覆うように形成される。また、上層50は、下層60及びパッド12の中央部上に形成される。このようにして、パッド12の中央部に絶縁膜15の薄い部分17が形成されていてもよい。
【0084】
図7(A)に示すように、半導体チップ10の絶縁膜15上に、貫通穴22を有するレジスト層20を形成する。貫通穴22は、パッド12の外周よりも内側であって、絶縁膜15の薄い部分17よりも外側に形成してもよい。絶縁膜15が上層50及び下層60からなる場合は、下層60のうちパッド12の端部を覆う部分の上方に貫通穴22の壁面が形成されてもよい。こうすることで、貫通穴22内の絶縁膜15の部分を除去した場合に、絶縁膜15の開口部を、貫通穴22を超えない形状で形成しやすくすることができる。詳しく言うと、絶縁膜15の薄い部分17の少なくとも一部を除去できる程度の時間や処理能力でエッチングすることによって、絶縁膜15の厚い部分を除去することなく、絶縁膜15の開口部を貫通穴22を超えない形状で形成することができる。
【0085】
また、これとは別に、貫通穴22を絶縁膜15の薄い部分17の領域内に形成してもよい。この場合においても、貫通穴22内の絶縁膜15の薄い部分17の少なくとも一部を除去すれば、絶縁膜15の開口部を貫通穴22を超えない形状で形成することができる。
【0086】
また、さらに別に、貫通穴22をパッド12の外周及びその外側に形成しても構わない。このように貫通穴22を形成しても、絶縁膜15を除去するときに、例えば絶縁膜15のパッド12の端部を覆う部分(例えば下層60)を除去せずに残すことで、半導体チップ10及びパッド12を絶縁膜15から露出させずにバンプを形成することができる。
【0087】
図7(B)に示すように、貫通穴22を介して、絶縁膜15の一部を除去する。絶縁膜15の開口部を、その形状が貫通穴22の大きさを超えるように形成してもよい。例えば、上層50の開口部52を貫通穴22の形状を超えて形成してもよい。この場合に、下層60の開口部62を貫通穴22を超えない形状で形成すれば、後の工程で形成する第1の金属層30をパッド12の表面を露出させずに形成することができる。また、下層60の開口部62を貫通穴22を超えた形状で形成した場合であっても、上述した例に示すように、レジスト層20を除去した後に、パッド12における第1の金属層30の周囲の露出部に、第2の金属層32(図示しない)の少なくとも一部を形成して、その露出部を覆えばよい。
【0088】
あるいは、貫通穴22を超えない形状で絶縁膜15の開口部を形成してもよい。例えば絶縁膜15が上層50及び下層60からなる場合は、各層の開口部52、62を、貫通穴22を超えない形状で形成してもよい。
【0089】
図8(A)に示すように、貫通穴22に第1の金属層30を形成する。下層60の開口部62を貫通穴22を超えない形状で形成し、上層50の開口部52を貫通穴22を超えた形状で形成した場合は、第1の金属層30をその端部が下層60上に載るように形成することができる。すなわち、第1の金属層30の端部下に形成される絶縁膜15の部分を、薄く形成することができる。これによって、バンプの端部下の絶縁膜15による段差を小さくして、バンプとパッド12との電気的接続を確実に図ることができる。
【0090】
図8(B)に示すように、レジスト層20を除去する。第1の金属層30をその端部が絶縁膜15(下層60)上に載るように形成することで、パッド12を露出させずに第1の金属層30を形成することができる。また、第1の金属層30の表面に第2の金属層(図示しない)を形成してもよい。例えば、上層50の開口部52と下層60の開口部62の大きさが異なる場合に、下層60が端部下に形成された第1の金属層30の表面に、上層50を端部下に有する第2の金属層を形成してもよい。これによって、第1の金属層30及び第2の金属層からなるバンプの端部下における絶縁膜15による段差を階段状にして緩和して、バンプとパッド12との電気的接続を確実に図ることができる。また、これとは別に、第1の金属層30の周囲に絶縁膜15からの露出部が形成される場合には、この露出部を覆うように第2の金属層を形成してもよい。
【0091】
本参考例に係る半導体装置は、パッド12を有する半導体チップ10と、絶縁膜15と、各パッド12に形成されたバンプと、を含む。
【0092】
絶縁膜15は、パッド12の中央部に開口部が形成され、半導体チップ10の面から各パッド12の端部までを覆うように形成されている。バンプは、その端部が絶縁膜15上に載るように、絶縁膜15の開口部よりも大きく形成されている。バンプは、上述した例に示すように第1の金属層30を有してもよい。また、バンプは、第1の金属層30の外側に形成された第2の金属層をさらに含んでもよい。絶縁膜15は、バンプの端部下に形成されてなる薄い層と、半導体チップ10の面に形成される厚い層と、を有する。例えば図8(B)に示すように、第1の金属層30の端部下に、複数層からなる絶縁膜15の下層60の一部が入り込んでいてもよい。
【0093】
これによれば、半導体チップ10の面を厚い層によって覆い、かつ、バンプの端部下に形成する絶縁膜15を薄い層にする。半導体チップ10の面を厚い層で覆うことで、半導体チップ10の耐湿性を高めることができる。また、バンプの端部下の絶縁膜15による段差を小さくすることで、パッド12とバンプとの接続信頼性を高めることができる。
【0094】
(第4の参考例)
図9は、本発明を適用した半導体装置を示す図である。図9に示す半導体装置1は、上述したバンプ(例えば図3(C)で示したバンプ40)がパッド12上に形成された半導体チップ10と、配線パターン72が形成された基板70と、複数の外部端子80と、を含む。
【0095】
この例では、半導体チップ10は、基板70に対してフェースダウンボンディングされている。半導体チップ10と基板70とは、異方性導電材料74によって接着されている。そして、バンプ40と配線パターン72とは、導電粒子によって電気的に接続されている。
【0096】
基板70には、複数の外部端子80が設けられている。外部端子80は、図示しないスルーホールなどを介して配線パターン72に電気的に接続されている。各外部端子80は、ハンダボールであってもよい。ハンダなどを印刷してリフロー工程を経て外部端子80を形成してもよい。外部端子80はハンダのほかに銅などによって形成してもよい。また、積極的に外部端子80を形成せずにマザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。この半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。
【0097】
(第5の参考例)
図10(A)〜図10(C)は、第5の参考例に係るバンプの形成方法を示す図である。
【0098】
本参考例では、図3(A)に示すように第1の金属層30を形成した後、図10(A)に示すように、レジスト層20を残したまま第2の金属層33を形成する。すなわち、第2の金属層33を第1の金属層30の上面に形成する。第2の金属層33は、単一層又は複数層のいずれであってもよい。第2の金属層33は、金(Au)で形成してもよい。第2の金属層33が複数層からなる場合には、少なくとも表面の層を金で形成してもよい。第2の金属層33の厚みは、0.1〜0.2μm程度であってもよい。なお、第2の金属層33は、無電解メッキで形成してもよい。
【0099】
図10(B)に示すように、レジスト層20を除去する。こうして、第1及び第2の金属層30、33を含む金属層42を形成する。
【0100】
次に、図10(C)に示すように、必要があれば、金属層42に、ロウ材44を設ける。詳しくは、第2の金属層33にロウ材44を設ける。ロウ材44は、半導体チップ10を図示しないリード(配線を含む)と電気的に接続するために使用する。ロウ材44は、軟ロウ又は硬ロウのいずれであってもよく、例えばハンダ又は導電ペーストなどであってもよい。
【0101】
第2の金属層33は、第1の金属層30よりも、ロウ材44になじみやすい材料で形成されることが好ましい。ロウ材44としてハンダを使用した場合、第2の金属層33は、第1の金属層30よりも、ハンダに濡れやすい材料であることが好ましい。例えば、上述のように、第2の金属層33の少なくとも表面は、金で形成されてもよい。これによって、ロウ材44を良好な状態で第2の金属層33に設けることができる。なお、第2の金属層33の材料は、金に限定されず、ロウ材44になじみやすいその他の金属であってもよい。
【0102】
金属層42にハンダを設ける場合、例えば、金属層42の上面(第2の金属層33)をハンダ浴に浸すこと、すなわちディップ法で設けてもよい。その場合、ハンダはAu層(第2の金属層33)に付着しやすいので、容易に金属層42上にハンダを設けることができる。あるいは、金属層42を、溶融させたハンダの表面に接触させることで、第2の金属層33にハンダを付着させてもよい。また、印刷法又はインクジェット方式によって、金属層42上にハンダを設けてもよい。ハンダは、スズ(Sn)及び銀(Ag)を含む材料から形成してもよい。金属層42上に設けるハンダの高さは、例えば10〜20μm程度であってもよい。なお、本参考例のバンプは、金属層42(第1及び第2の金属層30、33)と、ロウ材44と、を含む。
【0103】
ロウ材44は、スズ(Sn)を含む金属であってもよい。あるいは、ロウ材44は、スズ(Sn)に銀(Ag)、銅(Cu)、ビスマス(Bi)、亜鉛(Zn)から選ばれる1つ又は複数の金属が加えられたものであってもよい。ロウ材44の膜厚は、隣同士のバンプ間がショートしないように調整すればよい。例えば、バンプと接続する部材(例えばリード)の表面がAuの場合には、ロウ材44の膜厚を約0.1〜3μmにすれば十分な接合強度を有するSn−Au共晶接合を形成できる。また、この程度の膜厚であれば、隣同士のバンプ間の距離が極めて近い距離(例えば約7μm)であっても、接合時にリフローすることで、バンプ間のショートを防止できる。
【0104】
あるいは、上述の例とは別に、第1の金属層30に直接的に、ロウ材44(第2の金属層)を設けてもよい。すなわち、バンプは、第1の金属層30と、ロウ材44と、を含む。例えば、ニッケル層(第1の金属層30)にロウ材44を塗布してバンプを形成してもよい。ロウ材44は、第1の金属層30の全体を覆うように形成してもよく、あるいは第1の金属層30の上面に形成してもよい。
【0105】
本参考例では、金属層42は、その上面に第2の金属層33を有するので、例えば第2の金属層33がロウ材44になじみやすい材料からなる場合に、金属層42に設けるロウ材44の量を適量にすることができる。詳しくは、ロウ材44を、金属層42の上面のみに設けることができる。これによって、ロウ材44を溶融させたときに、ロウ材44が金属層42の側面から横方向(隣のパッド12の方向)に広がることを防ぐことができる。したがって、複数のパッド12が狭ピッチに並んでいる場合でも、溶融したロウ材44による各パッド12の短絡をなくすことができる。
【0106】
(本発明の実施の形態)
図11(A)及び図11(B)は、本発明の実施の形態に係るバンプの形成方法を示す図である。本工程によって形成するバンプ46(図11(B)参照)は、金属層(第1及び第2の金属層30、33)と、ロウ材44と、を含む。本実施の形態では、ロウ材44を、金属層(第1及び第2の金属層30、33)の周囲に、樹脂層24を形成した状態で設ける。
【0107】
図11(A)に示すように、第1及び第2の金属層30、33を形成する。レジスト層20を残して、第2の金属層33を、第1の金属層30の上面に形成してもよい。あるいは、第2の金属層33は、レジスト層20を除去した後に、第1の金属層30の表面を覆うように形成してもよい。なお、第2の金属層33は、第1の金属層30よりも、ロウ材44になじみやすい材料で形成してもよい。言い換えると、第2の金属層33は、第1の金属層30よりもロウ材44が付着しやすい材料で形成してもよい。
【0108】
次に、図11(B)に示すように、金属層(第1及び第2の金属層30、33)にロウ材44を設ける。本工程は、金属層(第1及び第2の金属層30、33)の周囲に樹脂層24を設けて行う。
【0109】
樹脂層24は、パッド12に形成された各金属層(第1及び第2の金属層30、33)の一部を避けて設ける。詳しくは、樹脂層24は、第2の金属層33の少なくとも一部を露出させて設ける。樹脂層24は、金属層(第1及び第2の金属層30、33)の上面を避けて設けてもよい。図示するように、樹脂層24を金属層(第1及び第2の金属層)の上面とほぼ面一になるように設けてもよい。
【0110】
樹脂層24は、レジスト層20を除去した後に、改めて金属層(第1及び第2の金属層30、33)の周囲に形成してもよい。あるいは、樹脂層24として、レジスト層20を残して使用してもよい。後者の場合には、金属層(少なくとも第1の金属層30)を形成するための層と、ロウ材44を設けるための層と、を一度形成したレジスト層20を使用するので工程の簡略化が図れる。なお、樹脂層24としてレジスト層20を使用する場合、第2の金属層33は、レジスト層20とほぼ面一になるように形成することが好ましい。
【0111】
樹脂層24は、フォトリソグラフィ技術、エッチング、スクリーン印刷、インクジェット方式、ディスペンサーによる塗布などを適用して形成することができる。例えば、ポリイミド樹脂を、半導体チップ10のパッド12が形成された面で、複数の金属層(第1及び第2の金属層30、33)を避けて、その上面とほぼ面一になるように塗布して設けてもよい。そして、必要があれば、エッチングなどによって、金属層(第1及び第2の金属層30、33)の上面を露出させてもよい。この場合に、酸素プラズマを照射して露出させてもよい。なお、エッチングなどによって、金属層(第1及び第2の金属層30、33)の一部を露出させることで、樹脂層24の厚みを、金属層(第1及び第2の金属層30、33)の厚み(高さ)よりも多少薄くしても構わない。
【0112】
こうして、樹脂層24を形成した後に、金属層(第1及び第2の金属層30、33)にロウ材44を設ける。ロウ材44は、上述に既に説明した内容のものであってもよく、例えば、ハンダ(例えばスズ、銀及び銅を含む合金)であってもよい。また、ロウ材44は、金属層(第1及び第2の金属層30、33)の少なくとも樹脂層24からの露出面を、溶融したハンダの表面に接触させることで設けてもよい。その場合、第2の金属層33を、ロウ材44になじみやすい材料で形成すれば、確実に第2の金属層33にロウ材44を設けることができる。なお、金属層(第1及び第2の金属層30、33)に設けるハンダの高さは、例えば10〜20μm程度であってもよい。
【0113】
これらによれば、樹脂層24は、ハンダに濡れにくい(ハンダを弾きやすい)ので、金属層(第1及び第2の金属層30、33)の露出面のみに適量のハンダを設けることができる。詳しくは、ハンダが半導体チップ搭載時にパッド12の周囲に余分に流れ出ることのない程度に、少量のハンダを設けることができる。これによって、ハンダ(ロウ材44)が金属層(第1及び第2の金属層30、33)の側面から横方向(隣のパッド12の方向)に広がることを防ぐことができる。したがって、複数のパッド12が狭ピッチに並んでいる場合でも、溶融したロウ材44による各パッド12の短絡をなくすことができる。
【0114】
(第6の参考例)
図12(A)及び図12(B)は、第6の参考例に係るバンプの形成方法を示す図である。本参考例では、第1の金属層90の形態が上述と異なる。
【0115】
図12(A)に示すように、第1の金属層90を、レジスト層20における貫通穴22の高さを超えて、すなわち外側にはみ出して形成する。言い換えると、第1の金属層90を、貫通穴22からあふれ出るように形成する。第1の金属層90は、無電解メッキで形成する場合には、作業温度及び時間、メッキ液の量及びpH並びにメッキ回数(ターン数)などによって、その厚みをコントロールすればよい。
【0116】
第1の金属層90は、貫通穴22の外側の部分ではあらゆる方向に成長する。すなわち、第1の金属層90は、貫通穴22の外側において高さ方向のみならず幅方向にも成長する。こうして、第1の金属層90は、その先端部が貫通穴22の幅を超えて形成される。
【0117】
次に、第2の金属層92を形成する。第2の金属層92は、図示するように、レジスト層20を残して形成してもよい。この場合には、第2の金属層92は、第1の金属層90の先端部(貫通穴22の外側の部分)に形成される。あるいは、第2の金属層92は、レジスト層20を除去した後に形成してもよい。この場合に第2の金属層92は、第1の金属層90の表面を覆って形成してもよい。なお、第1及び第2の金属層90、92のその他の形態及び形成方法は、これまでに記載した内容を適用することができる。
【0118】
図12(B)に示すように、レジスト層20を除去する。こうして、バンプ100(第1及び第2の金属層90、92)を形成する。バンプ100は、本体部94と、先端部96と、を含む。
【0119】
バンプ100の本体部94は、パッド12と接続して設けられている。本体部94は、柱状(例えば円柱又は角柱)をなす。本体部94は、貫通穴22の形状に合わせて形成される。貫通穴22をパッド12を超えないように形成した場合には、本体部94は、半導体チップ10の平面視においてパッド12の内側に形成される。また、本体部94の厚み(高さ)は、レジスト層20の貫通穴22の高さに応じて形成される。
【0120】
バンプ100の先端部96は、本体部94に接続して設けられる。先端部96は、本体部94の幅よりも大きい幅で形成される。例えば、本体部94が半導体チップ10の平面視において矩形をなす場合に、先端部96は、本体部94の少なくとも1辺(全ての辺であることが好ましい)を超えて形成される。また、1つのパッド12に形成されるバンプ100の先端部96は、半導体チップ10の平面視において、隣のパッド12を向く方向と、それとは異なる方向と、にそれぞれ異なる長さで突出してもよい。例えば、先端部96において、パッド12を向く方向に本体部94を超える部分は、それとは異なる方向に本体部94を超える部分よりも、短く形成されてもよい。これによって、それぞれのパッド12における先端部96同士が電気的に接触することを防ぐことができる。なお、先端部96は、パッド12の幅よりも大きい幅で形成されてもよく、あるいは、本体部94の幅よりも大きくてパッド12の幅よりも小さい幅で形成されてもよい。
【0121】
バンプ100(金属層)に、ロウ材44を設ける。ロウ材44は、上述の通りであり、例えばハンダであってもよい。ロウ材44の形成方法は、既に記載した通りである。バンプ100は、先端部96が本体部94よりも大きく形成されることで、先端部96における本体部94を超える部分と、本体部94と、の間にロウ材44を蓄える空間98を有する。例えば、空間98は、先端部96におけるパッド12を向く面と、本体部94の側面と、で形成される入り隅に形成されてもよい。バンプ100に設けられたロウ材44のうち余分な一部を、空間98に蓄えることで、隣のパッド12の方向にロウ材44が流れないようにすることができる。なお、本体部94及び先端部96のそれぞれの形態(金属層の幅など)は、ロウ材44を蓄えやすいように自由に決めることができる。
【0122】
図12(A)及び図12(B)に示す例とは別に、第2の金属層92を貫通穴22からあふれ出るように形成してもよい。すなわち、第1の金属層90をレジスト層20を超えない高さで形成し、レジスト層20を残した状態で、第2の金属層92をレジスト層20を超えるように形成してもよい。その場合であっても、上述に示した効果を得ることができる。
【0123】
なお、上述の説明では、バンプ100は、第1及び第2の金属層90、92を含むものとしたが、これとは別に、バンプ100は、第1及び第2の金属層90、92と、ロウ材44と、を含むものとしてもよい。
【0124】
本参考例によれば、第1の金属層90(又は第2の金属層92)を、貫通穴22からあふれ出るように形成し、先端部を貫通穴22よりも大きい幅で形成する。こうすることで、バンプ100にロウ材44の一部を蓄える空間98を形成することができる。したがって、ロウ材44を、バンプ100(金属層)の外側に広げずに、すなわち各パッド12を短絡させずに設けることができる。
【0125】
次に、本参考例に係る半導体装置について説明する。半導体装置は、複数のパッド12を有する半導体チップ10と、本体部94及び先端部96を有するバンプ100と、を含む。
【0126】
バンプ100については、既に記載した通りである。先端部96は、第1及び第2の金属層90、92又は第2の金属層92で形成される。また、第2の金属層92は、先端部96のみに形成されてもよく、あるいは先端部96及び本体部94に形成されてもよい。なお、先端部96及び本体部94の形状及び大きさは特に限定されない。
【0127】
バンプ100は、ロウ材44を蓄える空間98を有する。詳しくは、バンプ100は、ロウ材44の溶融時にその一部が入り込んで蓄えられるような空間98を有する。空間98の形態は限定されず、先端部96と本体部94とのそれぞれの面によって構成される入り隅に形成されてもよい。
【0128】
本参考例に係る半導体装置によれば、例えば、半導体チップ10をインターポーザ(基板)等にロウ材44を介して搭載するときに、溶融するロウ材44を隣のパッド12の方向に流さずに空間98に蓄えることができる。すなわち、複数のパッド12が狭ピッチである場合でも、それぞれのパッド12を短絡させることがない。したがって、信頼性の高い半導体装置を提供できる。
【0129】
(第7の参考例)
図13(A)〜図16(B)は、本発明を適用した第7の参考例に係るバンプの形成方法を示す図である。図16(A)及び図16(B)は、本参考例における変形例を示す図である。本参考例では、第2の金属層180を電解メッキで形成する。
【0130】
図13(A)に示すように、半導体チップ10に形成された絶縁膜14上に、導電膜170を形成する。導電膜170は、第2の金属層180を電解メッキによって形成するためのメッキリードとなるものである。導電膜170は、少なくとも各パッド12の上方から、所定の形状で絶縁膜14上に引き廻される。詳しくは、導電膜170は、半導体チップ10の平面視において、各パッド14から半導体チップ10の外周の方向に引き廻される。導電膜170は、絶縁膜14上で、各パッド12を覆うように形成してもよい。すなわち、導電膜170は、各パッド12の位置に対応して、ランド状に形成してもよい。あるいは、導電膜170は、各パッド12を通るように、ライン状に形成してもよい。導電膜170の厚さは、後に形成する第1の金属層30との電気的接続を考慮して自由に決めることができるが、例えば、50〜200nm程度であってもよい。また、導電膜170は、導電部材であればその材料は限定されず、例えばニッケル(Ni)、クロム(Cr)、チタン(Ti)、タングステン(W)、白金(Pt)のうちいずれかの材料で形成してもよい。導電膜170の形成方法も限定されず、例えばスパッタ法、蒸着法などで形成すればよい。
【0131】
図13(B)に示すように、導電膜170を形成した後、レジスト層20を形成する。レジスト層20は、絶縁膜14上及び絶縁膜14の導電膜170が形成された部分の上に形成する。導電膜170の一部がパッド12の上方にランドとして形成される場合には、レジスト層20の貫通穴22を、そのランドの内側に外周が位置するように形成する。これによって、貫通穴22の平面形状に従って、導電膜170に開口部172を形成したときに、導電膜170と第1の金属層30との電気的接続を図ることができる。なお、レジスト層20の厚さは、限定されないが、例えば15〜40μm程度に形成してもよい。
【0132】
図13(C)に示すように、それぞれの貫通穴22の内側にて、絶縁膜14の開口部16及び導電膜170の開口部172を形成する。各開口部16、172は、連通するように形成し、これによって、貫通穴22の内側にパッド12の少なくとも一部を露出させる。開口部16、172は、エッチングで形成してもよく、その手段は、ウェットエッチング又はドライエッチングのいずれであってもよい。絶縁膜14及び導電膜170は、一体的に開口させてもよく、あるいは導電膜170に開口部172を形成した後、絶縁膜14に開口部16を形成してもよい。開口部16、172は、図示するように貫通穴22の外周とほぼ同じ大きさで形成してもよく、あるいは、貫通穴22の外周を超えない大きさの外周で形成してもよい。
【0133】
図14(A)に示すように、第1の金属層30を形成する。第1の金属層30は、無電解メッキで形成してもよい。第1の金属層30は、貫通穴22内で、導電膜170に至る高さで形成する。例えば、第1の金属層30を、絶縁膜14と導電膜170の合計の厚さよりも厚く形成する。これによって、第1の金属層30を、貫通穴22の外周で導電膜170に接続することができる。また、第1の金属層30は、レジスト層20よりも低く形成してもよい。こうすれば、第2の金属層180を電解メッキで形成する場合、第2の金属層180を貫通穴22の幅で形成することができる。すなわち、第2の金属層180が等方成長することを抑制し、所定の幅で第1の金属層30上に形成することができる。なお、第1の金属層30の厚さ(高さ)は、限定されないが、例えば1〜30μm程度に形成してもよい。
【0134】
なお、第1の金属層30は、複数層で形成してもよい。第2の金属層180をロウ材で形成する場合、第1の金属層30の第2の金属層180と接続する上層は、パッド12と接続する下層よりも、ロウ材になじみやすい材料で形成してもよい。例えば、第1の金属層30の上層は、金で形成してもよい。
【0135】
図14(B)に示すように、第2の金属層180を形成する。第2の金属層180は、電解メッキで形成する。詳しくは、第1の金属層30と電気的に接続する導電膜170を電極として、電解メッキによって、第1の金属層30に接続する第2の金属層180を形成する。第2の金属層180は、図示するようにレジスト層20のほぼ面一となるように形成してもよく、あるいはレジスト層20よりも低く形成してもよい。
【0136】
ここで、第2の金属層180は、ロウ材であってもよい。すなわち、無電解メッキで設けた第1の金属層30に、ロウ材を設けてもよい。ロウ材は、上述に説明した通りであるが、例えばハンダを使用してもよい。ハンダの組成は、限定されないが、例えば、Sn、Sn−Pb、Sn−Ag、Sn−Cu、Sn−Ag−Cu、SnZnなどであってもよい。ハンダを電解メッキで形成すれば、無電解メッキで形成するよりも、その組成のばらつきを小さくすることができる。そのため、ハンダの溶融温度のばらつきを小さくすることができる。さらに、第1の金属層30は、簡単な工程である無電解メッキで形成するので、全部を電解メッキで形成するよりも簡単に金属層を形成できる。
【0137】
図14(C)に示すように、レジスト層20を除去する。レジスト層20を除去すると、絶縁膜14上の導電膜170が露出する。
【0138】
図15(A)に示すように、導電膜170を除去する。導電膜170は、ウェットエッチング又はドライエッチングなどで除去することができる。なお、導電膜170は、第2の金属層180を形成した後に本工程で除去するので、導電膜170を予め厚く形成しておいても構わない。
【0139】
図15(B)に示すように、レジスト層20及び導電膜170を除去した後、必要であれば、リフロー工程を行ってもよい。リフロー工程は、フラックス塗布後に行ってもよく、あるいはフラックスなしで窒素雰囲気中で行なってもよい。フラックスを使用する場合には、リフロー工程終了後に、洗浄工程を行うことが好ましい。リフローの形態は、限定されず、赤外線炉、遠赤外線炉又は熱風炉などのリフロー炉を使用してもよい。また、レーザやハロゲン光などで照射してもよく、スポット照射又は一括照射のいずれであってもよい。なお、上述の例では、レジスト層20を除去した後にリフロー工程を行うが、これとは別に、レジスト層20を残した状態でリフロー工程を行ってもよい。その場合、リフロー工程終了後に、レジスト層20を除去する。
【0140】
こうして、各パッド12に、第1及び第2の金属層30、180を含むバンプ102を形成することができる。これによれば、簡単な工程で接続信頼性の高いバンプを形成することができる。
【0141】
次に、本参考例における変形例を示す。図14(A)に示すように第1の金属層30を形成した後、図16(A)に示すように第2の金属層182を貫通穴22からあふれ出るように形成する。すなわち、第2の金属層182をレジスト層20よりも高く形成する。その後、図16(B)に示すように、レジスト層20を除去した後、必要に応じてリフロー工程を行う。こうして、各パッド12に、第1及び第2の金属層30、182を含むバンプ104を形成することができる。本変形例においても、上述に説明した効果を得ることができる。
【0142】
(第8の参考例)
図17(A)〜図18(B)は、本発明を適用した第8の参考例に係るバンプの形成方法を示す図である。本参考例では、第2の金属層184を印刷法によって形成する。
【0143】
図17(A)に示すように、レジスト層20の貫通穴22を介して、絶縁膜14に開口部16を形成する。これによって、各パッド12の少なくとも一部を露出させる。
【0144】
図17(B)に示すように、第1の金属層30を形成する。第1の金属層30は、無電解メッキで形成する。第1の金属層30は、レジスト層20よりも低く形成する。詳しくは、後の工程で、貫通穴22を超えない高さで、第2の金属層184を形成できるスペースを残すように、第1の金属層30を低く形成する。
【0145】
なお、第1の金属層30は、複数層で形成してもよい。第2の金属層184をロウ材で形成する場合、第2の金属層184と接続する上層は、パッド12と接続する下層よりも、ロウ材になじみやすい材料で形成してもよい。例えば、第1の金属層30の上層は、金で形成してもよい。
【0146】
図17(C)に示すように、第2の金属層184を印刷法によって形成する。その場合、レジスト層20を印刷用マスクとして利用する。詳しくは、レジスト層20よりも低く形成された第1の金属層30によって生じる段差を、マスクの開口として利用する。ここで、第2の金属層184は、上述したハンダなどのロウ材であってもよい。例えば、ペースト状のハンダを、レジスト層20上にのせて、これを図示しないスキージによって貫通穴22に充填する。第2の金属層22(例えばロウ材)の厚さは、レジスト層20及び第1の金属層30の厚さを、相対的に考慮して決定することができる。
【0147】
図18(A)に示すように、リフロー工程を行う。リフロー工程は、レジスト層20を残したままの状態で行ってもよい。例えば、レーザ光などを照射して溶融させ、表面張力によって半ボール状にしてもよい。
【0148】
その後、図18(B)に示すように、レジスト層20を除去する。これによれば、レジスト層20の除去によって、貫通穴22に形成した第2の金属層184(例えばロウ材)との版離れを行うので、マスクの版離れの良し悪しに関係なく、確実に第1の金属層30上に第2の金属層184を設けることができる。また、マスクへの染み出しによって、材料の塗布量が変化することもない。こうして、各パッド12に第1及び第2の金属層30、44を含むバンプ106を形成することができる。
【0149】
なお、上述の例では、レジスト層20を残した状態でリフロー工程を行うが、これとは別に、レジスト層20を除去した後に、リフロー工程を行ってもよい。
【0150】
本参考例によれば、改めて印刷用マスクを形成する必要がないので、少ない工程で第2の金属層184を設けることができる。また、メタルマスクなどを使用する必要がないので、製造工程に使用する部品点数をなくせるし、マスクの版離れの良し悪しを考慮する必要がない。
【0151】
(第9の参考例)
図19は、本発明を適用した第9の参考例に係る半導体装置を示す図である。半導体装置3は、第8の参考例で説明したバンプを有する半導体チップ10と、配線パターン72が形成された基板70と、複数の外部端子80と、を含む。なお、半導体チップ10は、基板70にフェースダウン実装され、半導体チップ10と基板70との間には、アンダーフィル材として樹脂が充填されている。
【0152】
バンプは、第1の金属層30(例えばニッケル層又は銅層)と、第2の金属層184(例えばハンダ)と、を含む。そして、第2の金属層184によって、各パッド12上の第1の金属層30と、配線パターン72の各配線と、がロウ接されている。半導体チップ10には、簡単な工程で、かつ、接続信頼性の高いロウ材が設けられている。したがって、低コストかつ高信頼性の半導体装置を提供することができる。
【0153】
なお、本参考例で示す半導体装置の形態は、その他の上述の参考例で示した、ロウ材が設けられた半導体チップ10に適用することができる。
【0154】
(本発明の関連技術)
図20(A)及び図20(B)は、本発明の関連技術に係るバンプの形成方法を示す図であり、第2の金属層110の形態が上述と異なる。第2の金属層110は、複数層であってもよい。図示する例では、第2の金属層110は、第1及び第2の層112、114を含む。
【0155】
図20(A)に示すように、第1の層112を、第1の金属層30に形成する。第1の層112は、第1の金属層30の表面を覆うように形成することが好ましい。あるいは、第1の層112は、レジスト層を使用して、第1の金属層30の上面に形成してもよい。第1の層112は、第1の金属層30をレジスト層の貫通穴によって形成し、レジスト層を除去した後に形成してもよい。第1の金属層30は、上述の通りであり、例えばニッケル層(Ni層)であってもよい。第1の層112は、金層(Au層)であってもよい。例えば、金メッキ液を第1の金属層30(Ni層)に設けて、Ni層の表面にAuを置換析出させてもよい。この場合に、半導体チップ10を金メッキ液に浸して行ってもよい。第1の層112(Au層)の厚みは、例えば、0.1〜0.2μm程度であってもよい。
【0156】
図20(B)に示すように、第1の層112の表面に第2の層114を形成する。第2の層114は、金層(Au層)であってもよい。例えば、所定の還元剤を含む金メッキ液に浸して、すなわち自己触媒メッキで、第2の層114(Au層)を形成してもよい。なお、半導体チップ10を溶液に浸す場合には、半導体チップ10への光を遮断することが好ましい。第2の層114(Au層)の厚みは、例えば、第1の層112(Au層)との合計が0.3〜0.7μmとなるような厚みであってもよい。
【0157】
こうして、第1及び第2の金属層30、110からなるバンプ120を形成することができる。バンプ120は、Au層(第1及び第2の層112、114)が外側に形成されている。
【0158】
本関連技術によれば、Au層(第2の金属層110)を、複数層に形成することで厚く形成することができる。したがって、バンプ120の全体を金で形成した場合と同様にして、ニッケル(第1の金属層30)の表面にAu層(第2の金属層110)を形成したバンプ120であっても、例えばリードと直接的に(ロウ材等を使用せずに)接続することができる。
【0159】
なお、本関連技術では、第2の金属層110を例えば0.3〜0.7μm程度に厚く形成できればよく、その形成方法は上述に限定されない。例えば、メッキ浴の組成を適切に選ぶことで、第1の層112を、還元剤を使用して(自己触媒メッキで)形成してもよい。
【0160】
また、上述の説明では、レジスト層の貫通穴で第1の金属層30を形成する方法を示したが、パッド12に開口部16を形成した後に、第1の金属層30を等方成長させてもよい。すなわち、第1の金属層30を高さ方向のみならず幅方向にも成長させてもよい。
【0161】
次に、本関連技術に係る半導体装置の製造方法について説明する。図21及び図22は、半導体装置の製造方法を示す図である。
【0162】
図21に示すように、半導体チップ10のバンプ120を、リード130に電気的に接続する。本関連技術に示す例では、TAB技術を適用した例を示す。リード130は、基板140(テープ)に形成されている。基板140は、デバイスホール142を有し、複数のリード130がデバイスホール142の内側に突出する。半導体チップ10は、基板140のデバイスホール142に配置して、それぞれのバンプ120を、いずれかのリード130の一部(インナーリード132)に接合させる。リード130は、必要に応じて、先端部においてバンプ120に向けて屈曲してもよい。リード130の材料は、限定されないが、例えば銅であってもよい。
【0163】
リード130は、少なくともインナーリード132でメッキされている。インナーリード132におけるメッキ層134の厚みは限定されない。メッキ層134は、スズ層(Sn層)であってもよい。
【0164】
バンプ120は、第2の金属層110(Au層)が例えば0.3〜0.7μm程度に厚く形成されている。したがって、バンプ120と、インナーリード132と、によって共晶接合を図ることができる。詳しくは、第2の金属層110(Au層)と、インナーリード132のメッキ層(Sn層)と、によって共晶を形成することで、両者を電気的に接続することができる。すなわち、バンプの形成工程によって、第2の金属層110(Au層)を厚く形成することで、第2の金属層110(Au層)を他の導電部材と直接的に(ロウ材等を使用せずに)接合することができる。共晶接合は、バンプ120及びインナーリード132を例えば400℃程度に加熱して行う。この場合に、瞬間的に高温で加熱して半導体チップ10等に過度の熱ストレスを与えないように、予め、半導体チップ10を例えば200℃〜400℃程度にアニールしておくことが好ましい。アニールは、大気、窒素又は真空雰囲気中で行うことができる。
【0165】
第2の金属層110(Au層)は、他の導電部材と共晶接合を行える程度に厚く形成されている。これによれば、バンプ120を、第1及び第2の金属層30、110の両方を金で形成した場合よりも、低コストでインナーリード132との接合を図ることができる。
【0166】
なお、インナーリード132のメッキ層134をAu層で形成し、バンプ120の第2の金属層110と、メッキ層134と、を熱圧着して接合してもよい。
【0167】
図22は、バンプ120と、リード150と、における接続形態の変形例を示す図である。リード150は、基板160に形成されている。リード150は、配線であり、複数の配線が基板160に所定の形状に形成されて、配線パターンが形成される。配線パターンは、バンプ120との接続部(ランド152)を有する。ランド152は、そこに接続されるラインよりも面積が大きく形成される。配線パターンは、少なくともランド152においてメッキされている。配線パターンの図示しないメッキ層は、Sn層であってもよい。
【0168】
半導体チップ10を基板160に搭載して、バンプ120とランド152とを接合する。詳しくは、半導体チップ10を基板160にフェースダウンボンディングする。本変形例の場合でも、バンプ120の第2の金属層110(Au層)と、ランド152のメッキ層(Sn層)と、によって共晶を形成することができる。なお、半導体チップ10と基板160との間には図示しない樹脂を設けることが一般的である。この樹脂は、アンダーフィル材として使用してもよい。
【0169】
なお、ランド152のメッキ層をAu層で形成し、バンプ120の第2の金属層110と、メッキ層134と、を熱圧着して接合してもよい。
【0170】
(第1変形例)
次に、本関連技術におけるバンプの形成方法の第1変形例を示す。
【0171】
まず、第1の金属層30(Ni層)に第1の層112(Au層)を形成する。例えば、金メッキ液を第1の金属層30に設けて、ニッケルの表面に金を置換析出させてもよい。
【0172】
そして、第2の層114を第1の層112の表面に形成する。この例では、第2の層114は、Sn層である。詳しくは、所定の還元剤を含むスズメッキ液に浸して、すなわち自己触媒メッキで、第2の層114(Sn層)を形成する。スズメッキ液は、SnCl2を成分として含んでもよい。また、還元剤としてTiCl3を使用してもよい。また、メッキ液中には、錯化剤、緩衝剤及び安定剤が添加される。例えば、メッキ液中には、クエン酸、EDTA(エチレンジアミン四酢酸)二ナトリウム塩、ニトリロ三酢酸などが含まれてもよい。なお、第2の層114(Sn層)を形成するときに、メッキ液をpH8.5程度にして、80℃程度に加熱して行ってもよい。
【0173】
この例によれば、第2の層114(Sn層)によって、バンプ120とリード130(150)とを共晶接合できる。なお、この例による半導体装置の製造方法において、リード130(150)のメッキ層は、Au層であることがこの好ましい。これによれば、Sn−Auの共晶合金を形成できる。
【0174】
あるいは、第1の層112はパラジウム層(Pd層)であり、第2の層114はスズ層(Sn層)であってもよい。この場合には、Pd層(第1の層112)を自己触媒メッキで第1の金属層30に形成し、さらにその上にSn層(第2の層114)を積層させる。
【0175】
第2の金属層110は、上述した金属に限定されず、例えば、第1の層112は、銅層(Cu層)又は銅とパラジウムを含む層(Cu+Pd層)であってもよい。詳しくは、Ni層(第1の金属層30)上に選択的にパラジウム核を設けて、Cuを1〜3μm程度で自己触媒メッキによって形成する。もしくは、パラジウム核の上にさらに自己触媒メッキでPdを0.2〜0.5μm程度に形成し、さらにCuを1〜3μm程度で自己触媒メッキによって形成する。最終的に、Sn層を置換メッキによってCu層の表面に形成することでバンプを形成する。
【0176】
上述とは別に、第1の金属層30に、蒸着法でSnと、Ag、Cu、BiもしくはZnの少なくとも1つと、を含む金属又はSnを含む金属を形成してもよい。これらの合金は、0.2μm〜0.3μm程度の膜厚で形成してもよい。あるいは、第1の層としてAu層を置換メッキで第1の金属層30に形成した後に、蒸着法で上述のSn層等を形成してもよい。
【0177】
(第2変形例)
次に、本関連技術におけるバンプの形成方法の第2変形例を示す。この例においても、第2の金属層110における第2の層114の形態が異なる。
【0178】
この例では、第2の層114を形成するために使用するスズメッキ液中に、Cu又はAgの少なくともいずれか一方を含ませておく。Cu又はAgは、微粒子として、スズメッキ液中に含ませてもよい。粒子の径は、10〜100nm程度であってもよい。例えば、約70nmの径を有するAg粒子を、メッキ液中に例えば約5g/lの量で含ませてもよい。あるいは、約100nmの径を有するCu粒子を、メッキ液中に例えば約3g/lの量で含ませてもよい。これらの粒子は、加熱させたメッキ液中で攪拌させる。
【0179】
このようなスズメッキ液を使用して、第2の層114を形成する。詳しくは、Snを析出させるとともに、Cu又はAgの少なくともいずれか一方を析出させる。第2の層114は、Sn層である。詳しくは、第2の層114は、スズメッキ液中に混入する粒子によって、Sn−Cu、Sn−Ag又はSn−Ag−Cuのいずれかの層に形成される。なお、第2の層114の厚みは限定されず、例えば5μm程度であってもよい。
【0180】
この例によれば、例えばバンプ120とリード130(150)とを接合する場合に、リード130(150)のメッキ層134が例えば金以外の材料からなっても、バンプ120とリード130(150)とを良好に接合することができる。すなわち、バンプ120をハンダで形成した場合と同様にして、バンプ120とリード130(150)とを接合することができる。
【0181】
なお、バンプ120と接合するリード130(150)のメッキ層の材料は、限定されず、例えば金、スズ又は銅であってもよい。また、バンプ120とリード130(150)との接合は、約250℃に両者を加熱して行ってもよい。
【0182】
図23には、本実施の形態に係る半導体装置1を実装した回路基板1000が示されている。回路基板1000には例えばガラスエポキシ基板やポリイミドフィルム等の有機系基板あるいは液晶表示体基板などのガラス基板を用いることが一般的である。回路基板1000には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置1の外部端子80とを機械的に接続することでそれらの電気的導通を図る。
【0183】
そして、本発明を適用した半導体装置1を有する電子機器として、図24にはノート型パーソナルコンピュータ1200、図25には携帯電話1300が示されている。
【図面の簡単な説明】
【図1】 図1は、第1の参考例に係るバンプの形成方法を示す図である。
【図2】 図2(A)及び図2(B)は、第1の参考例に係るバンプの形成方法を示す図である。
【図3】 図3(A)〜図3(C)は、第1の参考例に係るバンプの形成方法を示す図である。
【図4】 図4は、第1の参考例に係るバンプの形成方法を示す図である。
【図5】 図5(A)及び図5(B)は、第2の参考例に係るバンプの形成方法を示す図である。
【図6】 図6(A)及び図6(B)は、第2の参考例に係るバンプの形成方法を示す図である。
【図7】 図7(A)及び図7(B)は、第3の参考例に係るバンプの形成方法を示す図である。
【図8】 図8(A)及び図8(B)は、第3の参考例に係るバンプの形成方法を示す図である。
【図9】 図9は、第4の参考例に係る半導体装置を示す図である。
【図10】 図10(A)〜図10(C)は、第5の参考例に係るバンプの形成方法を示す図である。
【図11】 図11(A)及び図11(B)は、本発明の実施の形態に係るバンプの形成方法を示す図である。
【図12】 図12(A)及び図12(B)は、第6の参考例に係るバンプの形成方法を示す図である。
【図13】 図13(A)〜図13(C)は、第7の参考例に係るバンプの形成方法を示す図である。
【図14】 図14(A)〜図14(C)は、第7の参考例に係るバンプの形成方法を示す図である。
【図15】 図15(A)及び図15(B)は、第7の参考例に係るバンプの形成方法を示す図である。
【図16】 図16(A)及び図16(B)は、第7の参考例に係るバンプの形成方法の変形例を示す図である。
【図17】 図17(A)〜図17(C)は、第8の参考例に係るバンプの形成方法を示す図である。
【図18】 図18(A)及び図18(B)は、第8の参考例に係るバンプの形成方法を示す図である。
【図19】 図19は、第9の参考例に係る半導体装置を示す図である。
【図20】 図20(A)及び図20(B)は、本発明の実施の形態に適用する技術に係るバンプの形成方法を示す図である。
【図21】 図21は、本発明の実施の形態に適用する技術に係る半導体装置の製造方法を示す図である。
【図22】 図22は、本発明の実施の形態に適用する技術に係る半導体装置の製造方法を示す図である。
【図23】 図23は、本発明を適用した実施の形態に係る半導体装置が搭載された回路基板を示す図である。
【図24】 図24は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図25】 図25は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
10 半導体チップ
12 パッド
14 絶縁膜
15 絶縁膜
16 開口部
18 開口部
20 レジスト層
22 貫通穴
24 樹脂層
30 第1の金属層
32 第2の金属層
33 第2の金属層
40 バンプ
42 金属層
44 ロウ材
46 バンプ
50 上層
52 開口部
60 下層
62 開口部
70 基板
72 配線パターン
74 異方性導電材料
80 外部端子
90 第1の金属層
92 第2の金属層
94 本体部
96 先端部
98 空間
100 バンプ
102 バンプ
104 バンプ
106 バンプ
110 第2の金属層
112 第1の層
114 第2の層
120 バンプ
130 リード
150 リード
170 導電膜
172 開口部
180 第2の金属層
182 第2の金属層
184 第2の金属層
Claims (2)
- 開口部を有する絶縁膜がパッドの一部を前記開口部によって露出させて前記開口部からの露出部以外では前記パッドを覆い、金属層が前記パッドの前記絶縁膜からの前記露出部上に配置され、樹脂層が前記金属層の上面を避けて前記金属層の周囲に位置するように、前記パッド、前記絶縁膜、前記金属層及び前記樹脂層を配置する工程と、
ロウ材を、前記樹脂層に弾かせて、前記金属層の前記上面に設ける工程と、
を含み、
前記金属層は、第1の金属層と、前記第1の金属層の表面に形成されてなる第2の金属層と、からなり、
前記第2の金属層を、無電解メッキによって形成し、
前記第2の金属層は、第1及び第2のAu層で形成し、
前記第1のAu層を、置換メッキで前記第1の金属層の表面に形成し、
前記第2のAu層を、自己触媒メッキで前記第1のAu層の表面に形成するバンプの形成方法。 - 請求項1に記載のバンプの形成方法によって、半導体チップに形成された前記パッド上に前記金属層を形成する半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001044824A JP3968554B2 (ja) | 2000-05-01 | 2001-02-21 | バンプの形成方法及び半導体装置の製造方法 |
| KR10-2001-0022996A KR100514230B1 (ko) | 2000-05-01 | 2001-04-27 | 범프의 형성방법 및 반도체장치의 제조방법 |
| CNB011207124A CN1294635C (zh) | 2000-05-01 | 2001-04-28 | 凸起的形成方法、半导体器件的制造方法 |
| US09/843,924 US6809020B2 (en) | 2000-05-01 | 2001-04-30 | Method for forming bump, semiconductor device and method for making the same, circuit board, and electronic device |
| TW090110424A TW544875B (en) | 2000-05-01 | 2001-05-01 | Method for forming bump, semiconductor device and method for making the same, circuit board, and electronic machine |
| KR1020040070245A KR100592609B1 (ko) | 2000-05-01 | 2004-09-03 | 범프의 형성방법 및 반도체장치의 제조방법 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-132172 | 2000-05-01 | ||
| JP2000132172 | 2000-05-01 | ||
| JP2000-272595 | 2000-09-08 | ||
| JP2000272595 | 2000-09-08 | ||
| JP2001044824A JP3968554B2 (ja) | 2000-05-01 | 2001-02-21 | バンプの形成方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002158248A JP2002158248A (ja) | 2002-05-31 |
| JP3968554B2 true JP3968554B2 (ja) | 2007-08-29 |
Family
ID=27343293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001044824A Expired - Fee Related JP3968554B2 (ja) | 2000-05-01 | 2001-02-21 | バンプの形成方法及び半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6809020B2 (ja) |
| JP (1) | JP3968554B2 (ja) |
| KR (2) | KR100514230B1 (ja) |
| CN (1) | CN1294635C (ja) |
| TW (1) | TW544875B (ja) |
Families Citing this family (157)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642136B1 (en) | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
| US8021976B2 (en) | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
| JP3494940B2 (ja) * | 1999-12-20 | 2004-02-09 | シャープ株式会社 | テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール |
| US7247932B1 (en) | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
| JP3420203B2 (ja) * | 2000-10-27 | 2003-06-23 | Necエレクトロニクス株式会社 | ハンダバンプの形成方法 |
| US6815324B2 (en) | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
| TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
| US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US8158508B2 (en) * | 2001-03-05 | 2012-04-17 | Megica Corporation | Structure and manufacturing method of a chip scale package |
| US7498196B2 (en) | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
| US6732913B2 (en) * | 2001-04-26 | 2004-05-11 | Advanpack Solutions Pte Ltd. | Method for forming a wafer level chip scale package, and package formed thereby |
| US7099293B2 (en) * | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
| US6613606B1 (en) | 2001-09-17 | 2003-09-02 | Magic Corporation | Structure of high performance combo chip and processing method |
| JP2003203940A (ja) * | 2001-10-25 | 2003-07-18 | Seiko Epson Corp | 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器 |
| DE10157209A1 (de) * | 2001-11-22 | 2003-06-12 | Fraunhofer Ges Forschung | Verfahren zur Erzeugung von erhabenen Strukturen, insbesondere Kontakthöckern |
| DE10157205A1 (de) * | 2001-11-22 | 2003-06-12 | Fraunhofer Ges Forschung | Kontakthöcker mit profilierter Oberflächenstruktur sowie Verfahren zur Herstellung |
| DE10158809B4 (de) * | 2001-11-30 | 2006-08-31 | Infineon Technologies Ag | Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn |
| JP2003179099A (ja) * | 2001-12-12 | 2003-06-27 | Toshiba Corp | 半導体装置およびその製造方法 |
| TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
| KR100455387B1 (ko) * | 2002-05-17 | 2004-11-06 | 삼성전자주식회사 | 반도체 칩의 범프의 제조방법과 이를 이용한 cog 패키지 |
| DE10224124A1 (de) * | 2002-05-29 | 2003-12-18 | Infineon Technologies Ag | Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung |
| JP2004014854A (ja) * | 2002-06-07 | 2004-01-15 | Shinko Electric Ind Co Ltd | 半導体装置 |
| KR20030095688A (ko) * | 2002-06-14 | 2003-12-24 | 삼성전기주식회사 | 인쇄회로기판 및 이의 도금방법 |
| WO2004006178A1 (en) * | 2002-07-03 | 2004-01-15 | Quelis Id Systems Inc. | Wire positioning and mechanical attachment for a radio-frequency identification device |
| US7115998B2 (en) * | 2002-08-29 | 2006-10-03 | Micron Technology, Inc. | Multi-component integrated circuit contacts |
| DE10241589B4 (de) * | 2002-09-05 | 2007-11-22 | Qimonda Ag | Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern |
| JP3703455B2 (ja) * | 2002-12-13 | 2005-10-05 | Necエレクトロニクス株式会社 | 二層バンプの形成方法 |
| WO2004060034A1 (ja) * | 2002-12-24 | 2004-07-15 | Matsushita Electric Industrial Co., Ltd. | 電子部品内蔵モジュール |
| JP3742057B2 (ja) | 2002-12-25 | 2006-02-01 | 株式会社バッファロー | 無線情報通信における電波状態の解析技術 |
| TW591780B (en) * | 2003-03-21 | 2004-06-11 | Univ Nat Central | Flip chip Au bump structure and method of manufacturing the same |
| JP4268434B2 (ja) * | 2003-04-09 | 2009-05-27 | 大日本印刷株式会社 | 配線基板の製造方法 |
| TWI317548B (en) * | 2003-05-27 | 2009-11-21 | Megica Corp | Chip structure and method for fabricating the same |
| US7081372B2 (en) * | 2003-07-09 | 2006-07-25 | Chartered Semiconductor Manufacturing Ltd. | Aluminum cap with electroless nickel/immersion gold |
| JP4580633B2 (ja) * | 2003-11-14 | 2010-11-17 | スタンレー電気株式会社 | 半導体装置及びその製造方法 |
| JP2005191541A (ja) | 2003-12-05 | 2005-07-14 | Seiko Epson Corp | 半導体装置、半導体チップ、半導体装置の製造方法及び電子機器 |
| JP2005311293A (ja) * | 2004-03-26 | 2005-11-04 | Seiko Epson Corp | 半導体チップ、半導体装置、半導体装置の製造方法及び電子機器 |
| TWI230989B (en) * | 2004-05-05 | 2005-04-11 | Megic Corp | Chip bonding method |
| US7253089B2 (en) * | 2004-06-14 | 2007-08-07 | Micron Technology, Inc. | Microfeature devices and methods for manufacturing microfeature devices |
| TW200601492A (en) * | 2004-06-30 | 2006-01-01 | Yu-Nung Shen | Routing material and manufacturing method thereof |
| US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
| US7465654B2 (en) * | 2004-07-09 | 2008-12-16 | Megica Corporation | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
| US8067837B2 (en) | 2004-09-20 | 2011-11-29 | Megica Corporation | Metallization structure over passivation layer for IC chip |
| US7452803B2 (en) * | 2004-08-12 | 2008-11-18 | Megica Corporation | Method for fabricating chip structure |
| US6977213B1 (en) * | 2004-08-27 | 2005-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | IC chip solder bump structure and method of manufacturing same |
| TWI255158B (en) * | 2004-09-01 | 2006-05-11 | Phoenix Prec Technology Corp | Method for fabricating electrical connecting member of circuit board |
| JP4556568B2 (ja) * | 2004-09-03 | 2010-10-06 | パナソニック株式会社 | 弾性表面波装置の製造方法 |
| US7355282B2 (en) * | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
| US8008775B2 (en) * | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
| US7547969B2 (en) | 2004-10-29 | 2009-06-16 | Megica Corporation | Semiconductor chip with passivation layer comprising metal interconnect and contact pads |
| TWI250834B (en) * | 2004-11-03 | 2006-03-01 | Phoenix Prec Technology Corp | Method for fabricating electrical connections of circuit board |
| TWI253888B (en) * | 2004-12-09 | 2006-04-21 | Advanced Semiconductor Eng | Method of packaging flip chip and method of forming pre-solders on substrate thereof |
| US8294279B2 (en) | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
| US7375431B1 (en) | 2005-03-18 | 2008-05-20 | National Semiconductor Corporation | Solder bump formation in electronics packaging |
| TWI269420B (en) | 2005-05-03 | 2006-12-21 | Megica Corp | Stacked chip package and process thereof |
| US7468545B2 (en) * | 2005-05-06 | 2008-12-23 | Megica Corporation | Post passivation structure for a semiconductor device and packaging process for same |
| US7470927B2 (en) * | 2005-05-18 | 2008-12-30 | Megica Corporation | Semiconductor chip with coil element over passivation layer |
| CN100505339C (zh) * | 2005-05-19 | 2009-06-24 | 沈育浓 | 发光二极管芯片封装体及其封装方法 |
| US7482272B2 (en) | 2005-06-14 | 2009-01-27 | John Trezza | Through chip connection |
| US7560813B2 (en) * | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
| US7851348B2 (en) | 2005-06-14 | 2010-12-14 | Abhay Misra | Routingless chip architecture |
| US7838997B2 (en) | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
| US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
| US7781886B2 (en) | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| US7687400B2 (en) | 2005-06-14 | 2010-03-30 | John Trezza | Side stacking apparatus and method |
| US7215032B2 (en) * | 2005-06-14 | 2007-05-08 | Cubic Wafer, Inc. | Triaxial through-chip connection |
| CN1901161B (zh) | 2005-07-22 | 2010-10-27 | 米辑电子股份有限公司 | 连续电镀制作线路组件的方法及线路组件结构 |
| KR100848741B1 (ko) * | 2005-08-09 | 2008-07-25 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007048887A (ja) * | 2005-08-09 | 2007-02-22 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4890835B2 (ja) * | 2005-10-28 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7397121B2 (en) | 2005-10-28 | 2008-07-08 | Megica Corporation | Semiconductor chip with post-passivation scheme formed over passivation layer |
| TWI287846B (en) * | 2006-03-17 | 2007-10-01 | Advanced Semiconductor Eng | Method for forming metal bumps |
| DE102006025960B4 (de) * | 2006-06-02 | 2011-04-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleitereinrichtung |
| US8421227B2 (en) | 2006-06-28 | 2013-04-16 | Megica Corporation | Semiconductor chip structure |
| US8592977B2 (en) * | 2006-06-28 | 2013-11-26 | Megit Acquisition Corp. | Integrated circuit (IC) chip and method for fabricating the same |
| TWI378540B (en) | 2006-10-14 | 2012-12-01 | Advanpack Solutions Pte Ltd | Chip and manufacturing method thereof |
| TWI339883B (en) * | 2007-02-02 | 2011-04-01 | Unimicron Technology Corp | Substrate structure for semiconductor package and manufacturing method thereof |
| US8592989B2 (en) * | 2007-02-09 | 2013-11-26 | Stats Chippac Ltd. | Integrated circuit package system with bump over via |
| KR100857365B1 (ko) * | 2007-02-28 | 2008-09-05 | 주식회사 네패스 | 반도체 장치의 범프 구조물 |
| US20080213991A1 (en) * | 2007-03-02 | 2008-09-04 | Airdio Wireless Inc. | Method of forming plugs |
| US8193636B2 (en) | 2007-03-13 | 2012-06-05 | Megica Corporation | Chip assembly with interconnection by metal bump |
| US8178965B2 (en) * | 2007-03-14 | 2012-05-15 | Infineon Technologies Ag | Semiconductor module having deflecting conductive layer over a spacer structure |
| US7964961B2 (en) * | 2007-04-12 | 2011-06-21 | Megica Corporation | Chip package |
| US7838062B2 (en) | 2007-05-29 | 2010-11-23 | Sunpower Corporation | Array of small contacts for solar cell fabrication |
| TWI378544B (en) * | 2007-07-19 | 2012-12-01 | Unimicron Technology Corp | Package substrate with electrically connecting structure |
| US8779300B2 (en) * | 2007-07-19 | 2014-07-15 | Unimicron Technology Corp. | Packaging substrate with conductive structure |
| TWI340614B (en) * | 2007-08-03 | 2011-04-11 | Unimicron Technology Corp | Circuit board and method of fabricating the same |
| US8039960B2 (en) * | 2007-09-21 | 2011-10-18 | Stats Chippac, Ltd. | Solder bump with inner core pillar in semiconductor package |
| US8264072B2 (en) * | 2007-10-22 | 2012-09-11 | Infineon Technologies Ag | Electronic device |
| US7952207B2 (en) * | 2007-12-05 | 2011-05-31 | International Business Machines Corporation | Flip-chip assembly with organic chip carrier having mushroom-plated solder resist opening |
| US20090233436A1 (en) * | 2008-03-12 | 2009-09-17 | Stats Chippac, Ltd. | Semiconductor Device Having High-Density Interconnect Array with Core Pillars Formed With OSP Coating |
| JPWO2009122912A1 (ja) * | 2008-03-31 | 2011-08-04 | 三洋電機株式会社 | はんだ構造体、はんだ構造体の形成方法、はんだ構造体を含む半導体モジュール、および携帯機器 |
| GB0807485D0 (en) * | 2008-04-24 | 2008-06-04 | Welding Inst | Method of applying a bump to a substrate |
| US8319344B2 (en) * | 2008-07-14 | 2012-11-27 | Infineon Technologies Ag | Electrical device with protruding contact elements and overhang regions over a cavity |
| US8378485B2 (en) * | 2009-07-13 | 2013-02-19 | Lsi Corporation | Solder interconnect by addition of copper |
| US9543262B1 (en) * | 2009-08-18 | 2017-01-10 | Cypress Semiconductor Corporation | Self aligned bump passivation |
| JP5428667B2 (ja) | 2009-09-07 | 2014-02-26 | 日立化成株式会社 | 半導体チップ搭載用基板の製造方法 |
| KR101069980B1 (ko) * | 2009-09-15 | 2011-10-04 | 삼성전기주식회사 | 솔더 범프 형성 방법 |
| US9024431B2 (en) | 2009-10-29 | 2015-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die contact structure and method |
| US8766439B2 (en) | 2009-12-10 | 2014-07-01 | International Business Machines Corporation | Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip |
| TWI423409B (zh) * | 2010-04-20 | 2014-01-11 | 瑞鼎科技股份有限公司 | 晶片結構及其晶片接合結構與製造方法 |
| US8492891B2 (en) * | 2010-04-22 | 2013-07-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cu pillar bump with electrolytic metal sidewall protection |
| TWM397591U (en) * | 2010-04-22 | 2011-02-01 | Mao Bang Electronic Co Ltd | Bumping structure |
| CN102237329B (zh) * | 2010-04-27 | 2013-08-21 | 瑞鼎科技股份有限公司 | 芯片结构及其芯片接合结构与制造方法 |
| TWI419284B (zh) * | 2010-05-26 | 2013-12-11 | 南茂科技股份有限公司 | 晶片之凸塊結構及凸塊結構之製造方法 |
| US8518815B2 (en) * | 2010-07-07 | 2013-08-27 | Lam Research Corporation | Methods, devices, and materials for metallization |
| US8232193B2 (en) | 2010-07-08 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming Cu pillar capped by barrier layer |
| US8405199B2 (en) * | 2010-07-08 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive pillar for semiconductor substrate and method of manufacture |
| US8258055B2 (en) * | 2010-07-08 | 2012-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor die |
| KR101695353B1 (ko) * | 2010-10-06 | 2017-01-11 | 삼성전자 주식회사 | 반도체 패키지 및 반도체 패키지 모듈 |
| JP2012089703A (ja) * | 2010-10-20 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体素子の製造方法及び半導体素子 |
| CN102569171B (zh) * | 2010-11-18 | 2015-02-04 | 精材科技股份有限公司 | 改善冠状缺陷的线路结构及其制作方法 |
| US20120267779A1 (en) * | 2011-04-25 | 2012-10-25 | Mediatek Inc. | Semiconductor package |
| KR101782503B1 (ko) * | 2011-05-18 | 2017-09-28 | 삼성전자 주식회사 | 솔더 범프 붕괴를 억제하는 반도체 소자의 범프 형성방법 |
| US8431478B2 (en) * | 2011-09-16 | 2013-04-30 | Chipmos Technologies, Inc. | Solder cap bump in semiconductor package and method of manufacturing the same |
| CN103094096A (zh) * | 2011-11-07 | 2013-05-08 | 上海华虹Nec电子有限公司 | 一种用于形成半导体器件金属图形的剥离工艺方法 |
| US8586408B2 (en) * | 2011-11-08 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact and method of formation |
| CN103151275A (zh) * | 2011-12-06 | 2013-06-12 | 北京大学深圳研究生院 | 倒装芯片金凸点的制作方法 |
| US8530344B1 (en) * | 2012-03-22 | 2013-09-10 | Chipbond Technology Corporation | Method for manufacturing fine-pitch bumps and structure thereof |
| US9190348B2 (en) | 2012-05-30 | 2015-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scheme for connector site spacing and resulting structures |
| US9472521B2 (en) | 2012-05-30 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scheme for connector site spacing and resulting structures |
| CN104105440B (zh) * | 2012-10-12 | 2016-06-22 | 奥林巴斯株式会社 | 内窥镜 |
| TWI600129B (zh) | 2013-05-06 | 2017-09-21 | 奇景光電股份有限公司 | 玻璃覆晶接合結構 |
| JP2013219404A (ja) * | 2013-08-02 | 2013-10-24 | Sumida Corporation | アンテナ部品の製造方法 |
| US20150187714A1 (en) * | 2013-12-26 | 2015-07-02 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits including copper pillar structures and methods for fabricating the same |
| US20150195912A1 (en) * | 2014-01-08 | 2015-07-09 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Substrates With Ultra Fine Pitch Flip Chip Bumps |
| KR102152865B1 (ko) * | 2014-02-06 | 2020-09-07 | 엘지이노텍 주식회사 | 인쇄회로기판, 이를 포함하는 패키지 기판 및 이의 제조 방법 |
| US9806046B2 (en) * | 2014-03-13 | 2017-10-31 | Taiwan Semiconductor Manufacturing Co., Ltd | Semiconductor device structure and manufacturing method |
| US20150276945A1 (en) * | 2014-03-25 | 2015-10-01 | Oy Ajat Ltd. | Semiconductor bump-bonded x-ray imaging device |
| US9875980B2 (en) * | 2014-05-23 | 2018-01-23 | Amkor Technology, Inc. | Copper pillar sidewall protection |
| CN105684138B (zh) * | 2014-07-29 | 2019-09-06 | 松下知识产权经营株式会社 | 半导体部件和半导体安装品的制造方法 |
| US9263378B1 (en) | 2014-08-04 | 2016-02-16 | International Business Machines Corporation | Ball grid array and land grid array assemblies fabricated using temporary resist |
| SG11201703125WA (en) * | 2014-10-23 | 2017-05-30 | Agency Science Tech & Res | Method of bonding a first substrate and a second substrate |
| KR101706825B1 (ko) * | 2014-11-13 | 2017-02-27 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
| CN105990166B (zh) * | 2015-02-27 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 晶圆键合方法 |
| KR102326505B1 (ko) | 2015-08-19 | 2021-11-16 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
| US10049996B2 (en) | 2016-04-01 | 2018-08-14 | Intel Corporation | Surface finishes for high density interconnect architectures |
| US11466355B1 (en) * | 2016-07-20 | 2022-10-11 | Oceanit Laboratories, Inc. | Submerged underwater electroless, electrochemical deposition of metal on conductive and nonconductive surfaces |
| JP6624298B2 (ja) * | 2016-09-09 | 2019-12-25 | 富士電機株式会社 | 半導体装置製造方法 |
| US10037957B2 (en) | 2016-11-14 | 2018-07-31 | Amkor Technology, Inc. | Semiconductor device and method of manufacturing thereof |
| JP6955864B2 (ja) * | 2016-12-26 | 2021-10-27 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| IT201700087318A1 (it) | 2017-07-28 | 2019-01-28 | St Microelectronics Srl | Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici e suo metodo di preparazione |
| IT201700087309A1 (it) * | 2017-07-28 | 2019-01-28 | St Microelectronics Srl | Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici |
| US11114399B2 (en) * | 2017-12-19 | 2021-09-07 | Jx Nippon Mining & Metals Coproration | Semiconductor wafer with void suppression and method for producing same |
| US10453817B1 (en) | 2018-06-18 | 2019-10-22 | Texas Instruments Incorporated | Zinc-cobalt barrier for interface in solder bond applications |
| CN110856375B (zh) * | 2018-08-21 | 2021-11-16 | 宏启胜精密电子(秦皇岛)有限公司 | 热压熔锡焊接电路板及其制作方法 |
| KR102811310B1 (ko) * | 2018-11-20 | 2025-05-22 | 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 | 구리 및 구리합금을 선택적으로 에칭하기 위한 에칭액 및 그것을 이용한 반도체기판의 제조방법 |
| US11094656B2 (en) * | 2018-12-31 | 2021-08-17 | Texas Instruments Incorporated | Packaged semiconductor device with electroplated pillars |
| US11094659B2 (en) * | 2019-09-30 | 2021-08-17 | Texas Instruments Incorporated | Microelectronic device with pillars having flared ends |
| US11094668B2 (en) * | 2019-12-12 | 2021-08-17 | Micron Technology, Inc. | Solderless interconnect for semiconductor device assembly |
| CN111554582B (zh) * | 2020-06-11 | 2022-07-15 | 厦门通富微电子有限公司 | 一种芯片封装方法和芯片封装器件 |
| CN115938949A (zh) * | 2021-08-12 | 2023-04-07 | 礼鼎半导体科技(深圳)有限公司 | 含焊球载板及其制造方法 |
| CN113990833A (zh) * | 2021-09-15 | 2022-01-28 | 日月光半导体制造股份有限公司 | 导线结构及其形成方法 |
| KR102773514B1 (ko) * | 2022-02-16 | 2025-02-27 | 주식회사 에스코넥 | 패널 지지 장치 제조 방법 |
| US12334463B2 (en) * | 2022-06-30 | 2025-06-17 | Nanya Technology Corporation | Semiconductor structure having copper pillar within solder bump and manufacturing method thereof |
| US20240088072A1 (en) * | 2022-09-13 | 2024-03-14 | Micron Technology, Inc. | Embedded metal pads |
| US20240371739A1 (en) * | 2023-05-05 | 2024-11-07 | Advanced Semiconductor Engineering, Inc. | Electronic package |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54105962A (en) * | 1978-02-07 | 1979-08-20 | Mitsubishi Electric Corp | Projection electrode forming method for semiconductor device |
| US4205099A (en) | 1978-04-14 | 1980-05-27 | Sprague Electric Company | Method for making terminal bumps on semiconductor wafers |
| US5310699A (en) * | 1984-08-28 | 1994-05-10 | Sharp Kabushiki Kaisha | Method of manufacturing a bump electrode |
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| JPH03101234A (ja) * | 1989-08-14 | 1991-04-26 | Nec Corp | 半導体装置の製造方法 |
| JPH0373535A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体装置およびその製造方法 |
| DE69014871T2 (de) * | 1990-07-31 | 1995-05-24 | Ibm | Verfahren zur Bildung metallischer Kontaktflächen und Anschlüsse auf Halbleiterchips. |
| US5830533A (en) * | 1991-05-28 | 1998-11-03 | Microelectronics And Computer Technology Corporation | Selective patterning of metallization on a dielectric substrate |
| JP2784122B2 (ja) | 1992-10-29 | 1998-08-06 | ローム株式会社 | 半導体装置の製法 |
| JPH06224203A (ja) * | 1993-01-27 | 1994-08-12 | Sumitomo Metal Mining Co Ltd | 半導体素子 |
| KR950001962A (ko) * | 1993-06-30 | 1995-01-04 | 김광호 | 반도체 칩 범프 |
| US5656858A (en) * | 1994-10-19 | 1997-08-12 | Nippondenso Co., Ltd. | Semiconductor device with bump structure |
| JP3493531B2 (ja) * | 1995-02-03 | 2004-02-03 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JPH08236654A (ja) * | 1995-02-23 | 1996-09-13 | Matsushita Electric Ind Co Ltd | チップキャリアとその製造方法 |
| JPH08250551A (ja) * | 1995-03-10 | 1996-09-27 | Mitsubishi Electric Corp | フリップチップおよびその製造方法ならびに実装方法、バーンイン検査基板 |
| JPH0997791A (ja) | 1995-09-27 | 1997-04-08 | Internatl Business Mach Corp <Ibm> | バンプ構造、バンプの形成方法、実装接続体 |
| JPH09252003A (ja) * | 1996-03-15 | 1997-09-22 | Hitachi Ltd | バンプの形成方法及びバンプを有する半導体装置の製造方法 |
| JP3201957B2 (ja) | 1996-06-27 | 2001-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 金属バンプ、金属バンプの製造方法、接続構造体 |
| JPH10125685A (ja) * | 1996-10-16 | 1998-05-15 | Casio Comput Co Ltd | 突起電極およびその形成方法 |
| JPH1126466A (ja) * | 1997-07-09 | 1999-01-29 | Matsushita Electron Corp | 半導体装置の製造方法 |
| TW453137B (en) * | 1997-08-25 | 2001-09-01 | Showa Denko Kk | Electrode structure of silicon semiconductor device and the manufacturing method of silicon device using it |
| JP3654485B2 (ja) * | 1997-12-26 | 2005-06-02 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH11219966A (ja) * | 1998-01-30 | 1999-08-10 | Sony Corp | はんだバンプの製造方法 |
| SG77652A1 (en) * | 1998-03-18 | 2001-01-16 | Hitachi Cable | Semiconductor device lead-patterning substrate and electronics device and method for fabricating same |
| KR100269540B1 (ko) * | 1998-08-28 | 2000-10-16 | 윤종용 | 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 |
| US6844253B2 (en) * | 1999-02-19 | 2005-01-18 | Micron Technology, Inc. | Selective deposition of solder ball contacts |
| US6440836B1 (en) * | 1999-03-16 | 2002-08-27 | Industrial Technology Research Institute | Method for forming solder bumps on flip chips and devices formed |
| US6300250B1 (en) * | 1999-08-09 | 2001-10-09 | Taiwan Semiconductor Manufacturing Company | Method of forming bumps for flip chip applications |
-
2001
- 2001-02-21 JP JP2001044824A patent/JP3968554B2/ja not_active Expired - Fee Related
- 2001-04-27 KR KR10-2001-0022996A patent/KR100514230B1/ko not_active Expired - Fee Related
- 2001-04-28 CN CNB011207124A patent/CN1294635C/zh not_active Expired - Fee Related
- 2001-04-30 US US09/843,924 patent/US6809020B2/en not_active Expired - Fee Related
- 2001-05-01 TW TW090110424A patent/TW544875B/zh not_active IP Right Cessation
-
2004
- 2004-09-03 KR KR1020040070245A patent/KR100592609B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1322010A (zh) | 2001-11-14 |
| US6809020B2 (en) | 2004-10-26 |
| CN1294635C (zh) | 2007-01-10 |
| TW544875B (en) | 2003-08-01 |
| KR20040081732A (ko) | 2004-09-22 |
| KR100592609B1 (ko) | 2006-06-26 |
| JP2002158248A (ja) | 2002-05-31 |
| KR100514230B1 (ko) | 2005-09-13 |
| US20010040290A1 (en) | 2001-11-15 |
| KR20010106196A (ko) | 2001-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3968554B2 (ja) | バンプの形成方法及び半導体装置の製造方法 | |
| JP3700563B2 (ja) | バンプの形成方法及び半導体装置の製造方法 | |
| US6740577B2 (en) | Method of forming a small pitch torch bump for mounting high-performance flip-flop devices | |
| KR100778041B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7851345B2 (en) | Semiconductor device and method of forming oxide layer on signal traces for electrical isolation in fine pitch bonding | |
| JP2005109496A (ja) | プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法 | |
| CN102496580A (zh) | 一种焊料凸点的形成方法 | |
| JP3119927B2 (ja) | 半導体装置 | |
| US6905915B2 (en) | Semiconductor device and method of manufacturing the same, and electronic instrument | |
| JP2002203869A (ja) | バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2009231681A (ja) | 半導体装置およびその製造方法 | |
| CN102437135A (zh) | 圆片级柱状凸点封装结构 | |
| US20060225917A1 (en) | Conductive bump structure of circuit board and fabrication method thereof | |
| JP3700598B2 (ja) | 半導体チップ及び半導体装置、回路基板並びに電子機器 | |
| JP2008028112A (ja) | 半導体装置の製造方法 | |
| JP3813497B2 (ja) | バンプ形成方法および半導体装置の実装構造体 | |
| CN100580894C (zh) | 形成有预焊锡材料的半导体封装基板制法 | |
| JP3800298B2 (ja) | バンプの形成方法及び半導体装置の製造方法 | |
| CN100452329C (zh) | 可供形成预焊锡材料的半导体封装基板及其制法 | |
| JP2004072043A (ja) | 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法 | |
| JP4238694B2 (ja) | 半導体ウエハおよび半導体チップの製造方法 | |
| JP2003338582A (ja) | バンプ形成方法、半導体装置及びその製造方法、回路基板並びに電子機器 | |
| CN202473905U (zh) | 圆片级柱状凸点封装结构 | |
| JP4726409B2 (ja) | 半導体素子及びその製造方法 | |
| JP2003338583A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041104 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070412 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070509 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070522 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |